JPS5884333A - メモリ制御方式 - Google Patents
メモリ制御方式Info
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- JPS5884333A JPS5884333A JP18196081A JP18196081A JPS5884333A JP S5884333 A JPS5884333 A JP S5884333A JP 18196081 A JP18196081 A JP 18196081A JP 18196081 A JP18196081 A JP 18196081A JP S5884333 A JPS5884333 A JP S5884333A
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- dma
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発ｆ！４は、メモリ装置に８けるデータの書込み。
読出しを制ｍｉロセツサ（よるデータのＤＭＡ転送によ
って行なわせるメモリ制御方式に関する。
って行なわせるメモリ制御方式に関する。
従来、この種のデータのＤＭム転送方式としてば、ｌバ
イトのデータの転送ごとＫＤＭＡ要求を出丁ようにしメ
サイクルスチール転送ｇよび１回のＤＭＡ９求で全デー
タを転送させてしまうバースト転送の各方式が採用され
ているが、両者とも［ＤＭＡを要求する周辺装置から制
御プロセッサ（ｃｐｕ）へバスの明は渡しを要求し、そ
れを受けた劃−プロセッサが通常の処理を中断してバス
を明は渡し１周辺装置はそのバスを使用してメモリ装置
との間でデータの転送な行なわせるようにするものであ
り、その間制御プロセッサによる他の処理を行なわせる
こｔができなくなってしまうとともに、最優先の割込中
にもＤＭＡ ｌ！求があるとそれを受けつけて割込処理
を中断させること和なってしまい、制御性の悪いものＫ
なってしまって（、する。
イトのデータの転送ごとＫＤＭＡ要求を出丁ようにしメ
サイクルスチール転送ｇよび１回のＤＭＡ９求で全デー
タを転送させてしまうバースト転送の各方式が採用され
ているが、両者とも［ＤＭＡを要求する周辺装置から制
御プロセッサ（ｃｐｕ）へバスの明は渡しを要求し、そ
れを受けた劃−プロセッサが通常の処理を中断してバス
を明は渡し１周辺装置はそのバスを使用してメモリ装置
との間でデータの転送な行なわせるようにするものであ
り、その間制御プロセッサによる他の処理を行なわせる
こｔができなくなってしまうとともに、最優先の割込中
にもＤＭＡ ｌ！求があるとそれを受けつけて割込処理
を中断させること和なってしまい、制御性の悪いものＫ
なってしまって（、する。
一本発明はこのような点を考慮してなされたもので、メ
モリ装置Ｋｇけるデータの書込み、続出しｖＤＭＡ動作
によりて行なわせる際、制御プロセツサの処理能力を何
ら低減させることなく周辺装置との間で高速でデータ転
送を行なわせることができるようにしたメモリ制御方式
を提供するものである。
モリ装置Ｋｇけるデータの書込み、続出しｖＤＭＡ動作
によりて行なわせる際、制御プロセツサの処理能力を何
ら低減させることなく周辺装置との間で高速でデータ転
送を行なわせることができるようにしたメモリ制御方式
を提供するものである。
以下、添付図面を参照して本発明の一実施例について詳
述する。
述する。
第１図は本発明によるメモリ制御方式を具体的ＶＣ実施
するためのシステム構成例を示している・同図に２いて
、ＣＰＵ１１’！汎用のマイクロプロセッサであり、ア
ドレス信号ムＢとデータバスＤＢとを有してふり、ＭＩ
ＭＲＤ はＣＰＵＩがＲＡＭ（ランダムアクセスメモリ
）２またｉｊＲＯＭ （リードオンリーメモリ） ３
からメモリの記憶内容を読み出す際のリードストローブ
である。 ＲＯＭ ３ＧＩＣＰＵＩの実行１０グラムＶ
記憶して８（プログラム用ＲＯＭ ｇよび固定データ（
テーブル）を＆１ｆｆｌしてｚくデータＲＯＭの機能を
それぞれ有している。アドレスデコーダ４は、アドレス
信号の上位数ビットをデコードしてＲＯＭ３ Ｖ１７：
は８謀２の選択信号Ｃ８１またはＣＢ２１に出力するも
のである。普通、小さなシステムではこのアドレスデコ
ーダ４は省略され、アドレスの上位ビット線を直接選択
線とすることが行なわれるが１本発明にあってもその手
段をとることができることばいうまでもない、また、ゲ
ー）Ｇｌ 、Ｇ２ はそれぞｎｃＰＵｌ によりＲＡ
Ｍ２を通常にアクセスしてメモリリード、メモリライト
を行なわせるときのリードストローブＲＤ２．ライトス
トローブＷＲ２を作るアンドゲートであり、ゲートＧ３
はＲＡＭ２のライトストローブパルスを作るためのオア
ゲートで、ＷＢ２とＤＭＡ転送時のライトストローブパ
ルスＤＭＡＷＲとのオア出力ＱＲＡＭ２のライトイネー
ブル人力ＷＥに送出する。５ばＤＭムライト時Ｖｃｇけ
るＲＡＭ２のアドレスを指定するアドレスカウンタであ
り＊６Ｇ’：！１バイト分のデータのＤＭＡ転送（サイ
クルスチール転送）の回数ｔカウントし、指定回数のＤ
ＭＡ転送が終了したときにＤＭＡ動作を終了させるため
のエンド信号ＥＯＭを発生させるためのイベントカウン
タであり、それら各カウンタ５，６ともにＤＭＡ転送が
行なわれるたびに歩道されル、マルチプレクサ７ハ通常
時［ＣＰＵ１ が８ムＭ２ ｔ−アクセスするときはＲ
ＡＭ２ に対してアドレス信号ムＢを接続し、ＤＭＡ転
送時にはアドレスカウンタ５の出力をＲＡＭ２ Ｋ与え
るＲＡＭ２のアドレス切換用のもので、その切換え１１
選択人力Ｓの有無に応じて行なわれる。３ステートバツ
フア８！！双方向のトライステートバッファで、ＣＰＵ
１がＲＡＭ２ ｖアクセスしているとき（データバスＤ
ＢとＲＡＭ２のＩｌｏ、端とを接続し、それ以外のとき
ＫはデータバスＤＢとＲＡＭ２ のＩｌｏ ｎＡとｔ
切り離丁ものであり、また３ステートバツフア９は周辺
装置からのデータＤＡＴムをＤＭムライト時ｖｃＲＡＭ
２のＩ ／ Ｏ端に与えるためのものである。フリップ
フロラ７１０はＤＭＡ転送の開始と終了とを制御するた
めのもので９．またフリップフロラ１１１ａＤＭＡ １
ｉｉｌｔ送がｃＰＵｌ のＭＩＭＲＤ （！を号と同期
がとれるように・するためのものである、ゲー）Ｇ５は
ＣＰＵＩがＲＡＭ２ 、をアクセスしてｇらず、かつＤ
ＭＡ ｌ！求が受けつけられたときにアクノーリッジ信
号ＡＣＫを出力するアンドゲートでありｔゲートＧ６は
ＤＭＡ書込パルス信号ＤＭＡＷＲを出力するアンドゲー
トである。な２ｈ ＲＡＭＰ／としては普通半導体メモ
リを用いるが−その他コアメモリ、バブノＶメモ９など
を用いることも可能である。また、ＲＡＭ２の■１０ラ
インは入力と出力時に２けるデータラインもあり５Ｉ１
０ラインにブータラ与えてライシイネーブルＷＥを“１
“にすると■１０ライン上のデータがＲＡＭ２に書込ま
れ、またＩ１０ラインに＠続される他の出力・を全て高
インピーダンスにして２き（双方向データバスを用いて
いるのでデータの衝突を防止するために３ステートバッ
フγ８，９を何れもハイインピーダンス状庫にする）、
アウトプットイネーブルＯＥを６１１″とするとＲＡＭ
２の記憶データ、が■１０ラインに１ｔｈＳηさ、れる
ようＫなりている・まず、この実施例ｅｃｇける動作を
説明する前にそれが使用される周辺装置について述べる
。この実施例では後述する。ようにＤＭＡ転送の速度が
ＣＰＵＩ のＭｇＭＲＤ 信号によって制限されるよう
Ｋなっている０丁なわち、ＤＭＡ１ｌ求ＤＭＡＲＩＱが
出されてからＭＫＭＲＤ 信号の後縁でＤＭＡ要求がア
クノーリッジされ１次のＭｇＭＲＤ 信号でＤＭＡ転送
されるようにして忘り（８２図参照）。
するためのシステム構成例を示している・同図に２いて
、ＣＰＵ１１’！汎用のマイクロプロセッサであり、ア
ドレス信号ムＢとデータバスＤＢとを有してふり、ＭＩ
ＭＲＤ はＣＰＵＩがＲＡＭ（ランダムアクセスメモリ
）２またｉｊＲＯＭ （リードオンリーメモリ） ３
からメモリの記憶内容を読み出す際のリードストローブ
である。 ＲＯＭ ３ＧＩＣＰＵＩの実行１０グラムＶ
記憶して８（プログラム用ＲＯＭ ｇよび固定データ（
テーブル）を＆１ｆｆｌしてｚくデータＲＯＭの機能を
それぞれ有している。アドレスデコーダ４は、アドレス
信号の上位数ビットをデコードしてＲＯＭ３ Ｖ１７：
は８謀２の選択信号Ｃ８１またはＣＢ２１に出力するも
のである。普通、小さなシステムではこのアドレスデコ
ーダ４は省略され、アドレスの上位ビット線を直接選択
線とすることが行なわれるが１本発明にあってもその手
段をとることができることばいうまでもない、また、ゲ
ー）Ｇｌ 、Ｇ２ はそれぞｎｃＰＵｌ によりＲＡ
Ｍ２を通常にアクセスしてメモリリード、メモリライト
を行なわせるときのリードストローブＲＤ２．ライトス
トローブＷＲ２を作るアンドゲートであり、ゲートＧ３
はＲＡＭ２のライトストローブパルスを作るためのオア
ゲートで、ＷＢ２とＤＭＡ転送時のライトストローブパ
ルスＤＭＡＷＲとのオア出力ＱＲＡＭ２のライトイネー
ブル人力ＷＥに送出する。５ばＤＭムライト時Ｖｃｇけ
るＲＡＭ２のアドレスを指定するアドレスカウンタであ
り＊６Ｇ’：！１バイト分のデータのＤＭＡ転送（サイ
クルスチール転送）の回数ｔカウントし、指定回数のＤ
ＭＡ転送が終了したときにＤＭＡ動作を終了させるため
のエンド信号ＥＯＭを発生させるためのイベントカウン
タであり、それら各カウンタ５，６ともにＤＭＡ転送が
行なわれるたびに歩道されル、マルチプレクサ７ハ通常
時［ＣＰＵ１ が８ムＭ２ ｔ−アクセスするときはＲ
ＡＭ２ に対してアドレス信号ムＢを接続し、ＤＭＡ転
送時にはアドレスカウンタ５の出力をＲＡＭ２ Ｋ与え
るＲＡＭ２のアドレス切換用のもので、その切換え１１
選択人力Ｓの有無に応じて行なわれる。３ステートバツ
フア８！！双方向のトライステートバッファで、ＣＰＵ
１がＲＡＭ２ ｖアクセスしているとき（データバスＤ
ＢとＲＡＭ２のＩｌｏ、端とを接続し、それ以外のとき
ＫはデータバスＤＢとＲＡＭ２ のＩｌｏ ｎＡとｔ
切り離丁ものであり、また３ステートバツフア９は周辺
装置からのデータＤＡＴムをＤＭムライト時ｖｃＲＡＭ
２のＩ ／ Ｏ端に与えるためのものである。フリップ
フロラ７１０はＤＭＡ転送の開始と終了とを制御するた
めのもので９．またフリップフロラ１１１ａＤＭＡ １
ｉｉｌｔ送がｃＰＵｌ のＭＩＭＲＤ （！を号と同期
がとれるように・するためのものである、ゲー）Ｇ５は
ＣＰＵＩがＲＡＭ２ 、をアクセスしてｇらず、かつＤ
ＭＡ ｌ！求が受けつけられたときにアクノーリッジ信
号ＡＣＫを出力するアンドゲートでありｔゲートＧ６は
ＤＭＡ書込パルス信号ＤＭＡＷＲを出力するアンドゲー
トである。な２ｈ ＲＡＭＰ／としては普通半導体メモ
リを用いるが−その他コアメモリ、バブノＶメモ９など
を用いることも可能である。また、ＲＡＭ２の■１０ラ
インは入力と出力時に２けるデータラインもあり５Ｉ１
０ラインにブータラ与えてライシイネーブルＷＥを“１
“にすると■１０ライン上のデータがＲＡＭ２に書込ま
れ、またＩ１０ラインに＠続される他の出力・を全て高
インピーダンスにして２き（双方向データバスを用いて
いるのでデータの衝突を防止するために３ステートバッ
フγ８，９を何れもハイインピーダンス状庫にする）、
アウトプットイネーブルＯＥを６１１″とするとＲＡＭ
２の記憶データ、が■１０ラインに１ｔｈＳηさ、れる
ようＫなりている・まず、この実施例ｅｃｇける動作を
説明する前にそれが使用される周辺装置について述べる
。この実施例では後述する。ようにＤＭＡ転送の速度が
ＣＰＵＩ のＭｇＭＲＤ 信号によって制限されるよう
Ｋなっている０丁なわち、ＤＭＡ１ｌ求ＤＭＡＲＩＱが
出されてからＭＫＭＲＤ 信号の後縁でＤＭＡ要求がア
クノーリッジされ１次のＭｇＭＲＤ 信号でＤＭＡ転送
されるようにして忘り（８２図参照）。
したがってＤＭＡ転送には最大メモリリードの２周期分
かかることｖＣｒｌる。ＣＰＵＩ は通常２つのサイク
ルをもって動作を行なうｅｌＮが命令フェッチサイクル
（オペコードフェッチサイクル）。
かかることｖＣｒｌる。ＣＰＵＩ は通常２つのサイク
ルをもって動作を行なうｅｌＮが命令フェッチサイクル
（オペコードフェッチサイクル）。
第２が実行サイクル（イクズキ轟−トサイクル）である
Ｓ ＲＡ Ｍ ２はＣＰＵＩ の実行サイグル中にアク
セスされることがあるが、一般的には１０グラムエリア
１に：ＲＡＭ２に設けない限り命令フェッチサイクル中
にアクセスされることがｑい、また。
Ｓ ＲＡ Ｍ ２はＣＰＵＩ の実行サイグル中にアク
セスされることがあるが、一般的には１０グラムエリア
１に：ＲＡＭ２に設けない限り命令フェッチサイクル中
にアクセスされることがｑい、また。
命令フェッチサイクルは１命令の実行にともない必ず１
［は生ずることになる。
［は生ずることになる。
本発明によるメモリ制御方式にあっては、ｍ仏転送をＣ
Ｐ−Ｕ １が命令フエ艷チサイクル中に行なえばＣＰＵ
Ｉ の石垣を中断することがな（なり。
Ｐ−Ｕ １が命令フエ艷チサイクル中に行なえばＣＰＵ
Ｉ の石垣を中断することがな（なり。
しかもｌ命令時間内に１１１４１命令フエツチサイクル
が必ず生ずるという点く着目し、その間に中速度のデー
タのＤＭＡ転送を行なわせるようにするものである。な
８、その際のＤＭＡ転送の速度は最長時に２命令フ工ツ
チサイクル分かかるので高速のＤＭＡ転送を行なわせる
ことＧ１できｒｊ（＋Ｎ＠（７かし、ａ気テープやフロ
ッピーディスクなどの低速メモリ装置や例えばモデムや
デジタル通信回線などのインターフェースとマイクロプ
ロセッサのＲＡＭの間のデータ転送を行なわせる場合の
ようにデータをシリアル＃Ｃ転送して（る装置について
は有用である０例えば、ｌ命令フェッチサイクルが２μ
ｓ のＣＰＵを用いた場合にＭＩＣＭＲＤ信号は２μｓ
に１度発生することＫなり、ＤＭＡ要求がきてからＤ
ＭＡ転送が１＠行なわれるのに最大４μｓかかることに
なる。データバスが８ビツトのとき、８ビツトのデータ
の転送に４μｓかかるので１秒間に２５０Ｋ バイト
のデータ転送が可能となり、これは２Ｍビット／ ｓ
ｅ ｃの転送レートに相当する。
が必ず生ずるという点く着目し、その間に中速度のデー
タのＤＭＡ転送を行なわせるようにするものである。な
８、その際のＤＭＡ転送の速度は最長時に２命令フ工ツ
チサイクル分かかるので高速のＤＭＡ転送を行なわせる
ことＧ１できｒｊ（＋Ｎ＠（７かし、ａ気テープやフロ
ッピーディスクなどの低速メモリ装置や例えばモデムや
デジタル通信回線などのインターフェースとマイクロプ
ロセッサのＲＡＭの間のデータ転送を行なわせる場合の
ようにデータをシリアル＃Ｃ転送して（る装置について
は有用である０例えば、ｌ命令フェッチサイクルが２μ
ｓ のＣＰＵを用いた場合にＭＩＣＭＲＤ信号は２μｓ
に１度発生することＫなり、ＤＭＡ要求がきてからＤ
ＭＡ転送が１＠行なわれるのに最大４μｓかかることに
なる。データバスが８ビツトのとき、８ビツトのデータ
の転送に４μｓかかるので１秒間に２５０Ｋ バイト
のデータ転送が可能となり、これは２Ｍビット／ ｓ
ｅ ｃの転送レートに相当する。
次に、第１図の構成に２いて、ＣＰＵＩ の通常の制＃
（よるＲＡＭ２ Ｋｇけるデータの書込み２よび読出し
の動作について、以下説明なする。
（よるＲＡＭ２ Ｋｇけるデータの書込み２よび読出し
の動作について、以下説明なする。
ＣＰｔＴ１が命令を実行するときに２つのサイクルを要
することは繭（述べたが、その命令フェッチサイクルで
１：ＩＣＰＵＩＧ！実行中の１０グラム番地をアドレス
バスＡＢＫ出力することＫなる・プログラムはＲＯＭ３
Ｋ格納されているため、その上位ビットがアドレスデ
コーダ４によってデコードされ、その選択信号ＣＢ１に
よってＲＯＭ３が選択され、またその下位ビットがＲＯ
Ｍ３のムＢ瑞に与えられてＲＯＭ３のアドレスがｍ足さ
れる。
することは繭（述べたが、その命令フェッチサイクルで
１：ＩＣＰＵＩＧ！実行中の１０グラム番地をアドレス
バスＡＢＫ出力することＫなる・プログラムはＲＯＭ３
Ｋ格納されているため、その上位ビットがアドレスデ
コーダ４によってデコードされ、その選択信号ＣＢ１に
よってＲＯＭ３が選択され、またその下位ビットがＲＯ
Ｍ３のムＢ瑞に与えられてＲＯＭ３のアドレスがｍ足さ
れる。
このようにしてＲＯＭ３のアドレスが指定されたのちＣ
ＰＵＩからＭｇＭＩＤ信号がＲＯＭ３ Ｋｆｆｌされ、
指定された番地に格納されているデータ丁ｔわち命令コ
ードがデーグーパスＤＢＫ出力される。
ＰＵＩからＭｇＭＩＤ信号がＲＯＭ３ Ｋｆｆｌされ、
指定された番地に格納されているデータ丁ｔわち命令コ
ードがデーグーパスＤＢＫ出力される。
命令フエツチサ１クルでＲＯＭ２がデータバスＤＢＫ出
力したデータはＣＰＵＩ Ｋ＠り入れられ。
力したデータはＣＰＵＩ Ｋ＠り入れられ。
その命令コードによる仕事を行う、この仕事を命令実行
サイクルと言う・命令実行サイクルでは、ＣＰＵＩはＲ
ＡＭ２をアクセスする事もある６例えば、ＣＰυ１内部
のア牛１−ムレータとＲＡＭ２のある番地のデータを比
較するとか加算するとかの命令でＧ！ ＲＡ Ｍ ２が
アグセースされる。また、単ＫＣＰＵＩ の内部レジス
タの内容をＲＡＭ２の指定された番地にストアするとか
、逆［ＲＡＭ２の特定番地のデータｖｃｐｔｒｘの内部
レジスタにロードするときもＲＡＭ２がアクセスされる
。
サイクルと言う・命令実行サイクルでは、ＣＰＵＩはＲ
ＡＭ２をアクセスする事もある６例えば、ＣＰυ１内部
のア牛１−ムレータとＲＡＭ２のある番地のデータを比
較するとか加算するとかの命令でＧ！ ＲＡ Ｍ ２が
アグセースされる。また、単ＫＣＰＵＩ の内部レジス
タの内容をＲＡＭ２の指定された番地にストアするとか
、逆［ＲＡＭ２の特定番地のデータｖｃｐｔｒｘの内部
レジスタにロードするときもＲＡＭ２がアクセスされる
。
い；（、ＣＰＵがＲＡＭの特定番地のデータ１に鱈出丁
ときの動作について述べると、まずＣＰＵＩは命令７エ
ツチサイクルと同様にアドレスバスＡＢに読み出したい
ＲＡＭ２０番地を出力する。上位ビットはアドレスデコ
ーダ４により８ムＭ２の選択信号Ｃ８２を選択する。下
位ビットはマルチプレクサ７を通って８ムＭ２のアドレ
ス入カムＢＫ入力される。マルチプレクサ７の選択人力
ＳばＣ８２ｖＣより′１ｍとなり、ム・側の入力がマル
チプレクサ７のＯＵＴ Ｋ出力される。ＣＰＵＩ より
ＲＡＭ２のアドレスがムＢＫ出力されたのち。
ときの動作について述べると、まずＣＰＵＩは命令７エ
ツチサイクルと同様にアドレスバスＡＢに読み出したい
ＲＡＭ２０番地を出力する。上位ビットはアドレスデコ
ーダ４により８ムＭ２の選択信号Ｃ８２を選択する。下
位ビットはマルチプレクサ７を通って８ムＭ２のアドレ
ス入カムＢＫ入力される。マルチプレクサ７の選択人力
ＳばＣ８２ｖＣより′１ｍとなり、ム・側の入力がマル
チプレクサ７のＯＵＴ Ｋ出力される。ＣＰＵＩ より
ＲＡＭ２のアドレスがムＢＫ出力されたのち。
ＣＰＵＩ ばＭＥＭＲＤ （１号’に’ｌ”にする・こ
こで、アンドゲートＧｌの出力ＲＤ２が’１″となって
ＲＡＭ２の！１０端子よりＲＡＭ２の指定番地のデータ
が出力゛される。このとき、３ステートバツフア８のイ
ネーブルゲート（ｄ２０８２により選択され１選択人力
ＳはＲＤ２により選択されているので３ステートバツフ
ア８のうちＡのバッファがアクテープとなり、１ｋＡＭ
２のデータはＣＰＵ１のデータバスＤＢＫ出力される。
こで、アンドゲートＧｌの出力ＲＤ２が’１″となって
ＲＡＭ２の！１０端子よりＲＡＭ２の指定番地のデータ
が出力゛される。このとき、３ステートバツフア８のイ
ネーブルゲート（ｄ２０８２により選択され１選択人力
ＳはＲＤ２により選択されているので３ステートバツフ
ア８のうちＡのバッファがアクテープとなり、１ｋＡＭ
２のデータはＣＰＵ１のデータバスＤＢＫ出力される。
ＣＰＵ１はデータバスＤＢ上のデータｖＭＩＭＲＤ パ
ルスの出力中の適当なタイミングでサンプリングしてＲ
ＡＭのデータｖＩｌ！み取る。
ルスの出力中の適当なタイミングでサンプリングしてＲ
ＡＭのデータｖＩｌ！み取る。
°次に、ＣＰＵＩがＲＡＭ２ Ｋデータを書き込むとき
の動作について述べる。ＣＰＵ１がアドレスバスＡＢＫ
ＲＡＭ２０指定番地を出力し、マルチプレクサ７のＯＵ
Ｔがム冨上のアドレスを選択しＲＡＭ２ に出力するこ
とは８ムＭ２からのデータ読出し時と同じである。この
ときＣＰＵＩ は、データバスＤＢ上に書き込むデータ
１に：出力する・アドレスデコーダ４はＣ８２ｖ選択し
％３ステートバッファ８のＧ入力を０１０とＴる・この
ときＭＫＭＲＤ冨“０“なので、ＲＤｇ細“０８丁なわ
ち３ステートバツフγ８の１入力は“０″となっている
。したがって、３ステートバツフア８０Ｂバクフアがア
クティブとなり、データバスＤＢ上のデータはＲＡＭ２
の■１０端子に出力される。
の動作について述べる。ＣＰＵ１がアドレスバスＡＢＫ
ＲＡＭ２０指定番地を出力し、マルチプレクサ７のＯＵ
Ｔがム冨上のアドレスを選択しＲＡＭ２ に出力するこ
とは８ムＭ２からのデータ読出し時と同じである。この
ときＣＰＵＩ は、データバスＤＢ上に書き込むデータ
１に：出力する・アドレスデコーダ４はＣ８２ｖ選択し
％３ステートバッファ８のＧ入力を０１０とＴる・この
ときＭＫＭＲＤ冨“０“なので、ＲＤｇ細“０８丁なわ
ち３ステートバツフγ８の１入力は“０″となっている
。したがって、３ステートバツフア８０Ｂバクフアがア
クティブとなり、データバスＤＢ上のデータはＲＡＭ２
の■１０端子に出力される。
なＳ、このときＣＢ２ＧＩＬインバートされ、アントゲ
−）Ｇ５を閉じるのでＤＭＡの３ステートバツフア８は
ハイインピーダンス出力となってデータハｘ ＤＢ ｖ
Ｌ／中断する。アドレス２よびデータがＲＡＭ２ Ｋ加
えられたのちＭＩＭＷＲパルスが出力され、Ｉ＆ＡＭ２
Ｋデータが書込まれる。
−）Ｇ５を閉じるのでＤＭＡの３ステートバツフア８は
ハイインピーダンス出力となってデータハｘ ＤＢ ｖ
Ｌ／中断する。アドレス２よびデータがＲＡＭ２ Ｋ加
えられたのちＭＩＭＷＲパルスが出力され、Ｉ＆ＡＭ２
Ｋデータが書込まれる。
以上のように通常のＣＰＵからのデー′夕書込みやＣＰ
ＵからＲＡＭデータの続出しが行なわれる・これらの動
作Ｇ！、ＤＭＡとは全く関係なく実行さｎる。
ＵからＲＡＭデータの続出しが行なわれる・これらの動
作Ｇ！、ＤＭＡとは全く関係なく実行さｎる。
次に、第１図の構成に忘いて１本発明によるメモリ制御
方式によるＤＭＡのデータ書込時の動作につむ、１て、
＠２図の各部信号のタイムチャートとともに以下説明な
する。
方式によるＤＭＡのデータ書込時の動作につむ、１て、
＠２図の各部信号のタイムチャートとともに以下説明な
する。
まず、ＤＭＡによるデータ書込みの開始はＣＰＵＩＫよ
り８〒ＡＲＴ 信号が出力されることにより行なわれる
。この実施例では５ＴＡＲＴ 信号とアドレスカウンタ
５の１リセツト値号を同一にしている。８’ｒＡＲ’ｒ
信号の出力時にアドレスカウンタ５ＫｇいてＤＭＡで
のＩＩＡＭ２の先頭アドレスが１リセツトされ、そのプ
リセットアドレスがデータバスＤＢを通してアドレスカ
ウンタ５に与えられる。その際、ＲＡＭ２のアドレスの
ビット数がデータバスＤＢよりも大きいときＫは複数回
にプリセットを分けることもできるし、また予め１リセ
ツトアドレスが決ｔりていてもかまわない・また、５Ｔ
ＡＲＴ 信号によりてアドレスカウンタ５１にθ番地に
リセット名せるようにしてもよい。
り８〒ＡＲＴ 信号が出力されることにより行なわれる
。この実施例では５ＴＡＲＴ 信号とアドレスカウンタ
５の１リセツト値号を同一にしている。８’ｒＡＲ’ｒ
信号の出力時にアドレスカウンタ５ＫｇいてＤＭＡで
のＩＩＡＭ２の先頭アドレスが１リセツトされ、そのプ
リセットアドレスがデータバスＤＢを通してアドレスカ
ウンタ５に与えられる。その際、ＲＡＭ２のアドレスの
ビット数がデータバスＤＢよりも大きいときＫは複数回
にプリセットを分けることもできるし、また予め１リセ
ツトアドレスが決ｔりていてもかまわない・また、５Ｔ
ＡＲＴ 信号によりてアドレスカウンタ５１にθ番地に
リセット名せるようにしてもよい。
同時に、８ＴＡＩＬＴ 信号によりＤＭＡ転送の回数を
指定するイベントカウンタ６が１リセツトされる。この
実−例ではイベントカリン９６の１リセツト値を固定の
ものにしている０例えば、ＤＭＡにょるデータ転送り２
５６ｉ１で終了させたいとき１イベントカウンタ６ば８
ビツトのバイナリカウンタとして動作し、そのプリ４Ｆ
）値ｔ−ｏとすると２５５回目のデータ転送後にキャリ
ー出力ＣＹがｍｌ−となり、２５６回＠にエンド信号音
ＯＭが出されて７リツプフロツ１１０をリセットし、そ
れ（よりＤＭＡ４！求ＤＭＡＲＩＱ ＩＦ）ゲートＧ７
を閉じてＲＢＱ信号が７リツプフロツグＩＩＫ与えられ
ないよう和している。
指定するイベントカウンタ６が１リセツトされる。この
実−例ではイベントカリン９６の１リセツト値を固定の
ものにしている０例えば、ＤＭＡにょるデータ転送り２
５６ｉ１で終了させたいとき１イベントカウンタ６ば８
ビツトのバイナリカウンタとして動作し、そのプリ４Ｆ
）値ｔ−ｏとすると２５５回目のデータ転送後にキャリ
ー出力ＣＹがｍｌ−となり、２５６回＠にエンド信号音
ＯＭが出されて７リツプフロツ１１０をリセットし、そ
れ（よりＤＭＡ４！求ＤＭＡＲＩＱ ＩＦ）ゲートＧ７
を閉じてＲＢＱ信号が７リツプフロツグＩＩＫ与えられ
ないよう和している。
次に、ｇ’ｒＡＲＴ 信号に厄じてセットされたフリッ
プフロップ１０のセット出力ＲＵＮによってゲート０７
が開かれ、そのときＤＭＡ ！！求ＤＭＡＲＩＣＱが与
えられているとフリッグフロッグＩＩＫＲＩＱ信号１に
出力する・ＲＩＱ信号は次のＭＩＣＭＲＤ パルスの後
縁でそれＶ認識し、Ｃ８２信号が“０″のときすなわち
ＲＡＭ２がアクセスしていないときはゲート０５からア
クノーリッジ信号ＡＣＫが出力される。そのアクノーリ
ッジ信号ムＣＫｆ２３ステートバッファ９ｖアクティブ
としてＲＡＭ２のＩ１０端子に外部からの書込データＤ
ＡＴＡ Ｑ送出させる６そして、次のＭｌ！ＭＲＤパル
スでゲートＧ６が開かれてＤＭム書込のストローブパル
スＤＭＡＷＲがゲー）Ｇ３ｖ通してＲＡＭ２のｗｇ、＠
ｃ与えられ、それによりＤＭＡ転送によるデータＤＡＴ
Ａが８ムＭ２に書込まれることにｔる、その際、ＤＭＡ
ＷＲパルスはアドレスカラン４５ｆ１歩進させて次の書
込アドレスを作るとともに：、イベントカウンタ６をも
１歩道させる。また、そのＤＭＡＷＲパルスは周辺装置
にも送られ。
プフロップ１０のセット出力ＲＵＮによってゲート０７
が開かれ、そのときＤＭＡ ！！求ＤＭＡＲＩＣＱが与
えられているとフリッグフロッグＩＩＫＲＩＱ信号１に
出力する・ＲＩＱ信号は次のＭＩＣＭＲＤ パルスの後
縁でそれＶ認識し、Ｃ８２信号が“０″のときすなわち
ＲＡＭ２がアクセスしていないときはゲート０５からア
クノーリッジ信号ＡＣＫが出力される。そのアクノーリ
ッジ信号ムＣＫｆ２３ステートバッファ９ｖアクティブ
としてＲＡＭ２のＩ１０端子に外部からの書込データＤ
ＡＴＡ Ｑ送出させる６そして、次のＭｌ！ＭＲＤパル
スでゲートＧ６が開かれてＤＭム書込のストローブパル
スＤＭＡＷＲがゲー）Ｇ３ｖ通してＲＡＭ２のｗｇ、＠
ｃ与えられ、それによりＤＭＡ転送によるデータＤＡＴ
Ａが８ムＭ２に書込まれることにｔる、その際、ＤＭＡ
ＷＲパルスはアドレスカラン４５ｆ１歩進させて次の書
込アドレスを作るとともに：、イベントカウンタ６をも
１歩道させる。また、そのＤＭＡＷＲパルスは周辺装置
にも送られ。
ＤＭＡ ｌ！求を出している周辺装置はそのＤＭＷＲパ
ルスの前縁でＤＭＡＲＥＱ ｔ’解除Ｔる。最終的に
、イベントガウン４６がカウントアツプされてキャリー
信号ＣＹが出され、最後のデータがＤＭＡ転送されると
きのＤＭＡＷＲ信号が発生ずるとゲ−）Ｇ４からエンド
信号鳶ＯＭが７リツ１フロツ７１０に与えられてそれが
リセットされ、そｆ’ＬＫよりゲー）Ｇ７ＶＬ中断して
以後のＤＭＡ ＠送な中断させる−７−Ｃ２ｓエンド信
号層ＯＭ［よりてＣＰＵＩＫ割込みをかけてＤＭＡ転送
の終了ｔ＃ＣＰＵＩに知らせたり、ＣＰＵＩが７リツプ
フロツグ１０のリセット出力ＲＵＮ ｔ＃適宜チェック
したりしてＤＭＡ転送の終了を検知し、それによりＣＰ
ＵＩは次のサイクルスタートな行なわせることになる。
ルスの前縁でＤＭＡＲＥＱ ｔ’解除Ｔる。最終的に
、イベントガウン４６がカウントアツプされてキャリー
信号ＣＹが出され、最後のデータがＤＭＡ転送されると
きのＤＭＡＷＲ信号が発生ずるとゲ−）Ｇ４からエンド
信号鳶ＯＭが７リツ１フロツ７１０に与えられてそれが
リセットされ、そｆ’ＬＫよりゲー）Ｇ７ＶＬ中断して
以後のＤＭＡ ＠送な中断させる−７−Ｃ２ｓエンド信
号層ＯＭ［よりてＣＰＵＩＫ割込みをかけてＤＭＡ転送
の終了ｔ＃ＣＰＵＩに知らせたり、ＣＰＵＩが７リツプ
フロツグ１０のリセット出力ＲＵＮ ｔ＃適宜チェック
したりしてＤＭＡ転送の終了を検知し、それによりＣＰ
ＵＩは次のサイクルスタートな行なわせることになる。
また、ＣＰＵＩ ＩＩｃｇいて時間監視による次サイク
ルのスタートなかけるようにすることもできる。
ルのスタートなかけるようにすることもできる。
なｚ１第２因中ＲＡＭｌ１０のタイムチャートにＢいて
、グロスした斜線の部分＄１ ＣＰ Ｕ １ のデータ
バスＤＢ上のデータがＲＡＭ２のＩ１０端に出力されて
いる状態時を、また斜線部分はＣＰＵＩのアドレスバス
ムＢで指定された番地のＲＡＭ２のデータがＲＡＭ２０
Ｉ１０端に出力されている状態時を、さらに白抜きの部
分は周辺装置から送られてきたデータＤＡ’Ｔムが８ム
Ｍ２のＩ１０端に入力されている状態時をそれぞれ示し
ている。
、グロスした斜線の部分＄１ ＣＰ Ｕ １ のデータ
バスＤＢ上のデータがＲＡＭ２のＩ１０端に出力されて
いる状態時を、また斜線部分はＣＰＵＩのアドレスバス
ムＢで指定された番地のＲＡＭ２のデータがＲＡＭ２０
Ｉ１０端に出力されている状態時を、さらに白抜きの部
分は周辺装置から送られてきたデータＤＡ’Ｔムが８ム
Ｍ２のＩ１０端に入力されている状態時をそれぞれ示し
ている。
また、第３図は本発明によるメモリ制御方式に２けるＤ
ＭＡ動作によるデータの胱出しを具体的に実行させるた
めの構成例を示すもので、この場合に％、！ＲＡＭ２へ
のデータの書込みばＣＰＵＩからの書込命令のみによっ
て行なわれ、逆ｉｃＲＡＭ２からのデータのｌ！ｔｆｌ
Ｌ、はＤＭＡでも行なわれるので、ゲートＧ２のＷＲ２
出力がＲＡＭ２のｗｇ端に与えられ、またゲー）Ｇ３の
出力がＲＡＭ２の０１ｇ９４に与えられるようＫＨって
いる。また。
ＭＡ動作によるデータの胱出しを具体的に実行させるた
めの構成例を示すもので、この場合に％、！ＲＡＭ２へ
のデータの書込みばＣＰＵＩからの書込命令のみによっ
て行なわれ、逆ｉｃＲＡＭ２からのデータのｌ！ｔｆｌ
Ｌ、はＤＭＡでも行なわれるので、ゲートＧ２のＷＲ２
出力がＲＡＭ２のｗｇ端に与えられ、またゲー）Ｇ３の
出力がＲＡＭ２の０１ｇ９４に与えられるようＫＨって
いる。また。
ＤＭＡのデータラインｉｌＲＡＭ２の夏１０端から直接
引き出され、またゲートＧ６の出力がＤＭＡストローブ
ＤＭＡ８７Ｂ として周辺装置に送られてＲＡＭ２の
■１０端から出力されるデータのサンプリングに使用さ
れるようＫなりている。その他の構成および動作につい
ては、第１図の場合と全く同様である。第４図ＫＤＭム
動作によるデータの読出し時に２ける各部信号のタイム
チャートを示している。
引き出され、またゲートＧ６の出力がＤＭＡストローブ
ＤＭＡ８７Ｂ として周辺装置に送られてＲＡＭ２の
■１０端から出力されるデータのサンプリングに使用さ
れるようＫなりている。その他の構成および動作につい
ては、第１図の場合と全く同様である。第４図ＫＤＭム
動作によるデータの読出し時に２ける各部信号のタイム
チャートを示している。
以上１本発明によるメモリ制御方式にあっては。
制御プロセッサ（ＣＰＵ）ＫよりＤＭＡ動作によるデー
タ転送を周辺装置とメモリ装置（ＲＡ Ｍ）との間で行
なわせるメモリ制御システムに２いて、制御プロセッサ
のデータバスとメモリ装置のデータバスとを切り離丁手
段と、制御プロセッサに２いてメモリ装置がアクセスさ
れていないことを検知する手段とをとり、制御プロセッ
サがメモリ装置をアクセスしていない命令フェッチサイ
クルの期間中に制御プロセッサのデータバスとメモリ装
置のデータバスとを切り離してＤＭＡ動作によるデータ
転送を行なわせるようにしたもので、ＣＰＵｔＶｃｇけ
る通常の処理な何ら中断させることなくそれと並行して
ＤＭＡ動作によるデータ転送を行なわせることができ、
従来のようにＤＭＡ動作時にＣＰＵＩのデータバスを明
は渡すことな（ＣＰＵ１の処理を効率良（かつ迅速に行
なわせることができるという優れた利点を有している。
タ転送を周辺装置とメモリ装置（ＲＡ Ｍ）との間で行
なわせるメモリ制御システムに２いて、制御プロセッサ
のデータバスとメモリ装置のデータバスとを切り離丁手
段と、制御プロセッサに２いてメモリ装置がアクセスさ
れていないことを検知する手段とをとり、制御プロセッ
サがメモリ装置をアクセスしていない命令フェッチサイ
クルの期間中に制御プロセッサのデータバスとメモリ装
置のデータバスとを切り離してＤＭＡ動作によるデータ
転送を行なわせるようにしたもので、ＣＰＵｔＶｃｇけ
る通常の処理な何ら中断させることなくそれと並行して
ＤＭＡ動作によるデータ転送を行なわせることができ、
従来のようにＤＭＡ動作時にＣＰＵＩのデータバスを明
は渡すことな（ＣＰＵ１の処理を効率良（かつ迅速に行
なわせることができるという優れた利点を有している。
このようなことは１つの制御プロセッサの行なう作業量
を増大させるために有効で、従来ＤＭＡ動作時にＣＰＨ
の処理を中断させなければならないのでバックアップ用
のＣＰＵ１を必要としていたシステム′４ｔ１つのＣＰ
Ｕでまかなうようにすることも可能となり、システムの
制御性を同上させ、その小形化、ローコスト化を容易に
実現させることができるものとなる。
を増大させるために有効で、従来ＤＭＡ動作時にＣＰＨ
の処理を中断させなければならないのでバックアップ用
のＣＰＵ１を必要としていたシステム′４ｔ１つのＣＰ
Ｕでまかなうようにすることも可能となり、システムの
制御性を同上させ、その小形化、ローコスト化を容易に
実現させることができるものとなる。
纂１図は本発明によるメモリ制御方式に２けるＤＭＡ！
＃作によるデータの書込みを具体的に実施させる場合の
一構成例な示すブロック図、＠２図は同実施例における
各部信号のタイムチャート、第３図は本発明によるメモ
リ制御方式に２けるＤＭＡ動作によるデータの１！出し
を具体的に実施させる場合の一構暖例を示すブロック図
、！４図は同実施例ＩＩＣＥける各部信号のタイムチャ
ートである。
＃作によるデータの書込みを具体的に実施させる場合の
一構成例な示すブロック図、＠２図は同実施例における
各部信号のタイムチャート、第３図は本発明によるメモ
リ制御方式に２けるＤＭＡ動作によるデータの１！出し
を具体的に実施させる場合の一構暖例を示すブロック図
、！４図は同実施例ＩＩＣＥける各部信号のタイムチャ
ートである。
Claims (1)
- 制御プロセッサによりＤＭム動作（よるデータ転送を周
辺装置上メモリ装置との間で行なわせるメモリ制御シス
テムにｇいて、制御プロセッサのデータバスとメモリ装
置のデータバスとを切り離工手段と、制御プロセッサ（
ｇいてメモリ装置がアクセスされていないことを検知Ｔ
る手段とをとり、制御プロセッサがメモリ装置をアクセ
スしていない命令フェッチサイクルの期間中に制御プロ
セッサのデータバスとメモ９ｉＩ置のデータバスとを切
り離してＤＭム勅作によるデ′−タ転送りｈなわせるよ
うにしたメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18196081A JPS5884333A (ja) | 1981-11-13 | 1981-11-13 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18196081A JPS5884333A (ja) | 1981-11-13 | 1981-11-13 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5884333A true JPS5884333A (ja) | 1983-05-20 |
Family
ID=16109872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18196081A Pending JPS5884333A (ja) | 1981-11-13 | 1981-11-13 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5884333A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01209563A (ja) * | 1988-02-18 | 1989-08-23 | Oki Electric Ind Co Ltd | プロセッサ間通信方式 |
| JPH03282667A (ja) * | 1990-03-29 | 1991-12-12 | Nec Corp | コンピュータ装置 |
-
1981
- 1981-11-13 JP JP18196081A patent/JPS5884333A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01209563A (ja) * | 1988-02-18 | 1989-08-23 | Oki Electric Ind Co Ltd | プロセッサ間通信方式 |
| JPH03282667A (ja) * | 1990-03-29 | 1991-12-12 | Nec Corp | コンピュータ装置 |
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