JPH01209563A - プロセッサ間通信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、プロセッサ間でデータを転送するプロセッサ
間通信方式に関するものである。

（従来の技術） 従来、プロセッサ間通信方式として、プロセッサに内蔵
されているシリアルポートを介して通信する方式、プロ
セッサ間を双方向レジスタにより接続し該双方向レジス
タを介して通信する方式等が一般に用いられていた。後
者の方式は一方のプロセッサが双方向レジスタにデータ
を書込み、データ書込みが行なわれたことを他方のプロ
セッサに通知すると、他方のプロセッサはその通知を受
けてその双方向レジスタからデータを読出すということ
を双方向で行なうことによりデータを転送する通信方式
である。

（発明が解決しようとする課題） しかしながら、上記通信方式ではいずれもプロセッサは
１バイトごとに書込み、あるいは読出し処理を行なう必
要があるので、プロセッサ間で転送すべきデータ量が大
きくなるとプロセッサの処理時間の殆んどがプロセッサ
間のデータ転送のために使用されることとなり、従って
プロセッサのデータ処理効率が犬きく低下するという問
題があった。

本発明は上記問題点を除去し、プロセッサのデータ処理
効率を損うことなくプロセッサ間でデータを転送し得る
プロセッサ間通信方式を提供することを目的とするもの
である。

（課題を解決するための手段） 本発明は、第１および第２のプロセッサ間でデータを転
送するプロセッサ間通信方式において。

データを一時格納するデータメモリと、上記第１のプロ
セッサが指定する範囲のアドレスを生成して順次出力す
るカウンタと、上記カウンタの出力バスと第１のプロセ
ッサからのアドレスバスとを　−切替えて上記データメ
モリからのアドレスバスに接続するアドレス切替器と、
上記第２のプロセッサに接続され転送するデータを一時
ラッチするレジスタと、上記レジスタからのバスと第１
のプロセッサからのデータバスとを切替えて上記データ
メモリからのデータバスに接続するデータバス切替器と
を備え、上記第１のプロセッサがプログラムメモリにア
クセス中、上記アドレス切替器とデータバス切替器とを
切替えて上記カウンタの出力バスを上記データメモリか
らのアドレスバスに接続するとともに上記レジスタから
のバスを上記データメモリからのデータバスに接続し、
上記データメモリと第２のプロセッサ間で上記レジスタ
を介してデータ転送を行なうことを特徴とするプロセッ
サ間通信方式である。

（作用） プロセッサがプログラムメモリにアクセスしている時に
は、データメモリはフリーの状態にある。

本発明はこの点に着目し、プロセッサがプログラムメモ
リにアクセス中に、上記データメモリと他のプロセッサ
間でデータの転送を行なうものである。すなわち、本発
明はプログラムメモリアクセスしている間に、データメ
モリのデータバスとアドレスバスとをプロセッサからの
データバスとアドレスバスとからそれぞれ切離し、所定
のアドレスを生成するカウンタの出力バスと他のプロセ
ッサへのデータバスとにそれぞれ接続することによシ上
記データメモリと他のプロセッサ間でデータ転送を実行
するものである。従って、プロセッサはデータ転送中に
も動作を停止する必要がないのでデータ処理効率の低下
が回避される。

（実施例） 第１図は、本発明の実施例を示すブロック図であって、
１および１２はプロセッサ、２はマルチブレックスされ
ているアドレスバスとデータバスとを分離するためにプ
ロセッサ１からのアＰレスストローブ信号ＡＬＥによシ
アドレスのみをラッチするアドレス切替回路、３はプロ
セッサ１用のプログラムが格納しであるプログラムメモ
リ、８はプロセッサ１または１２で処理するデータを格
納する読出し、書込み可能なデータメモリ、６はデータ
メモリ８用のアドレスをプロセッサ１から指定されるア
ドレスを先頭として順次生成するアドレスカウンタ、２
はプロセッサ１から指定される転送すべきデータのバイ
ト数に基づいてアドレスカウンタ６の動作を制御するバ
イトカウンタ、５はアドレスカウンタ６が生成するアド
レスとプロセッサ１がデータメモリ８にアクセスするア
ドレスとを切替えてアドレスメモリ８に送出するアドレ
ス切替回路、９はプロセッサ１からのデータバス、書込
みレジスタからのバスおよび読出しレジスタからのバス
とを切替えてデータメモリ８に接続するデータバス切替
回路、１０はプロセッサ１２からデータメモリ８に書込
むデータを一時ラッチする上記書込みレジスタ、１１は
データメモリ８からプロセッサ１２に転送するデータを
一時ラッチする上記読出しレジスタ、４は上記アドレス
切替回路５、アドレスカウンタ６、バイトカウンタ７、
データメモリ８、データバス切替回路９゜書込みレジス
タ１０、読出しレジスタ１ノを制御するためのタイミン
グを出力する夕、イミングコントロール回路である。な
お、プロセッサ１は第２図に示すようにプログラムメモ
リアクセス信号ＰＳＥＮとデータメモリアクセス信号Ｒ
Ｄ、ＷＲが別々の信号線で出力されるメモリアクセス方
法を採用したものである。本実施例ｊ−ｉ！ロセッサｌ
としてインテル社製の８０５１マイクロプロセツサを使
用した例であシ、該８０５１マイクロプロセツサは１６
ビツトのアドレスバスの白下８ビットがデータバスとマ
ルチプレックスされているので、上記アドレスラッチ回
路２を設けている。しかし、アドレスバスとデータバス
が完全に分離されたプロセッサであれば当然アドレスラ
ッチ回路２は不要である。

第３図は第１図に示す実施例の動作を説明するためのタ
イミングチャートであり、第４図はプロセッサ１のプロ
グラムによる転送コントロールのアルゴリズムを示すフ
ローチャートである。

次に本実施例の動作を第１図、第３図および第４図に基
づいて説明する。第１図に示すプロセッサ１は、第３図
に示すようにプログラムメモリ３にアクセスするプログ
ラムフェッチサイクルとデータメモリ８にアクセスする
データメモリアクセスサイクルを有し、アドレスストロ
ーブ信号ＡＬＥ、プログラムフェッチ信号ＰＳＥＮ、デ
ータメモリリード信号ＲＤ、データメモリライト信号Ｗ
Ｒ，ＦＯＲＴθからアドレスバスの下位８ビツト（Ａｎ
−Ａ７）とデータバスの８ビツト（Ｄ、　％Ｄ８）とを
マルチプレックスした信号、ＲＯＲＴ　２からアドレス
バスの上位８ビツト（八８〜Ａｔ５）をそれぞれ第３図
（４）〜（Ｅ）Ｋ示すタイミングで規則的に出力する。

ＦＯＲＴ　。

から出力されるアドレスとデータがマルチプレックスさ
れた信号は、第１図に示すアドレスラッチ回路２によシ
ラッチされ、アドレスが上記マルチプレックスされた信
号から分離される。第３図（Ｆ）はこの分離されたアド
レス（Ａｏ＝Ａｙ）を示す。

データメモリ８に格納されているデータをプロセッサ１
２に転送する場合、プロセッサ１はまず転送しようとす
るデータ列が格納されているアドレスの先頭アドレスを
データバスを介してアドレスカウンタ６にセクトしく第
４図ステツブ■）、上記転送すべきデータ列の長さを示
すバイト数をデータバスを介してバイトカウンタ７にセ
ットする（第４図ステップ■）。続いて、プロセッサ１
°はタイミングコントロール回路４に内蔵する転送開始
φを第３図（Ｇ）に示すようにデータメモＩＪ　ＩＪ−
ド信号ＲＤ／データメモリライト信号１ＮＦｔの立下９
に合せてデータバスを介してセットする（第４図ステッ
プ■）。タイミングコントロール回路４は上記転送開始
ｆがセットされると、第３図（）Ｉ）および（Ｉ）に示
すようなタイミング１、タイミング２を発生する。タイ
ミング１は、転送開始可４゛がセットされている場合に
、タイミング１自身がリセットされているときはアドレ
スストローブ信号ＡＬＥの立下シでセットされ、タイミ
ング１自身がセットされているときはアドレスストロー
ブ信号ＡＩＪまたはデータメモリリード信号ＲＤ／デー
タメモリライト信号ＷＲの立下りでリセットされるよう
設定しであるので、第３図（６）に示すタイミングで発
生することとなる。タイミング２は、アドレスストロー
ブ信号ＡＬＥとタイミング１のＡＮＤ条件により発生す
るよう設定しであるので、第３図（Ｉ）に示すタイミン
グでプ西ダラムフェッチサイクル毎に発生することとな
る。タイミングコントロール回路４は、発生したタイミ
ング２とプロセッサ１からのアドレスストローブ信号Ａ
ＬＥに基づいて第３図（Ｊ）に示すようにプログラムフ
ェッチサイクル毎にアドレス切替タイミングを生成し、
アドレス切替回路５とデータバス切替回路９に出力する
。

これによシアドレス切替回路５はデータメモリ８からの
アドレスバスをプロセッサ１からのアドレスバスから切
離してアドレスカウンタ６の出力バスに接続し、データ
バス切替回路９はデータメモリ８からのデータバスをプ
ロセッサ１からのデータバスから切離して書込みレジス
タ１０または読出しレジスタ１１からのバスに接続する
。今は、データメモリ８からプロセッサ１２にデータを
転送する場合であるからデータバス切替回路９はタイミ
ングコントロール回路４の指示に基づきデータメモリ８
からのデータバスと読出しレジスタ１１からのバスとを
接続する。タイミングコントロール回路４は、同時にア
ドレスカウンタ６とバイトカウント７にタイミング信号
２を送る。アドレスカウンタ６は既にプロセッサ１から
送られている上記先頭アドレス、例えば“ｍ＋１″に基
づき内蔵するアドレス生成用のカウンタを“ｍ”にセッ
トし待機しているが、上記タイミング２の入力に基づき
カウンタ内容をインクリメントしアドレス″″ｍ＋１”
を出力する。アドレスカウンタ６は以後バイトカウンタ
７から動作停止の命令がくるまでタイミング２０入力ご
とに上記カウンタの内容をインクリメントし、出力する
。バイトカウンタ７は既にプロセッサ１から送られてい
る転送すべきデータのバイト数、例えば“ｎ″を内蔵す
るカウンタにセットし待機しているが、上記タイミング
２０入力に基づきカウンタ内容をデクリメントし、”　
ｎ−１″とする。以後、バイトカウンタはタイミング２
の入力ごとにデクリメントを行なう。タイミングコント
ロール回路４は、更に第３図Ｈ、（０）に示すように、
タイミング２に基づいて読出しレジスタ書込みタイミン
グおよびデータメモリリードタイミングを発生し、読出
しレジスタ１１およびデータメモリ８にそれぞれ送出す
る。データメモリ８は上記データメモリリードタイミン
グに基づき、アドレスカウンタ６が出力するアドレス“
ｍ＋１″に格納されているデータを読み出して出力する
。読出しレジスタ１１は上記読出しレジスタ書込みタイ
ミングに基づき、データバス切替回路９を介して送られ
てくる上記データを一時ラッチする。

すなわち、プロセッサ１がプログラムメモリ３をアクセ
スしているプログラムフェッチサイクルごとに、その間
タイミングコントロール回路４は第３図（Ｓ）に示すア
ドレス切替タイミングによりアドレス切替回路５および
データバス切替回路９を制御し、データメモリ８からの
アドレスバスとデータバスとをプロセッサ１からのアド
レスバスとデータバスとからそれぞれ切離してアドレス
カウンタ６の出力バスと読出しレジスタ１ノからのバス
とにそれぞれ接続し、アドレスカウンタ６が出力するア
ドレスの場所に格納されているデータをデータメモリ８
から読み出して読出しレジスタに一時ラッチするもので
ある。

読出しレジスタ１１は、データメモリ８からのデータが
書込まれると、第３図（Ｐ）に示すように読出しレジス
タＦＵＬＬフラグを立ててプロセッサ１２に送るべきデ
ータがセットされていることを知らせる。プロセッサ１
２はこの読出しレジスタＦＵＬＬフラグが立ったことを
見て、読出しレジスタ１１からデータを読み出す。読出
しレジスタ１１はラッチしたデータが読み取られると上
記読出しレジスタＦＵＬＬフラグをクリアする。タイミ
ングコントロール回路４は上記読出しレノスタＦＵＬＬ
フラグがクリアされたことを確認すると次のプログラム
フェッチサイクルで再びデータメモリ８から読出しレジ
スタ１ノにデータを転送させる。上記動作はプログラム
フェッチサイクルごとに繰シ返され、バイトカウンタ７
のカウンタ内容が０”となったとき、すなわち、プロセ
ッサ１から指定された範囲のデータについて全て転送を
終えたときタイミングコントロール回路４は次のアドレ
スストローブ信号ＡＬＥの立上シェッジで転送開始Ｆ４
をクリアし、転送動作の全てを終了する。

以上説明したように、データメモリ８からプロセッサ１
２へのデータ転送はプログラムフェッチサイクル時に、
プロセッサ１の動作と並行してタイミングコントロール
回路４の制御の下で実行するので、プロセッサ１の処理
効率を低下させない。

また、プロセッサ１２からデータメモリ８にデータを転
送する場合も、上記と同様にしてプログラムフェンクサ
イクル中にデータ転送を実行することができるので、同
様にプロセッサ１の処理効率を低下させない。

また、本発明はプリンタに適用することができる。すな
わち、第１図において、プロセッサ１は外部から印字デ
ータ（文字データ）や、文字ピッ埋を行なってプロセッ
サ２に転送する。プロセッサ２は転送されたデータに基
づいてプリンタのモータ、リレー等の機械部分を制御す
る場合である。

この場合、転送すべきイメージデータは印字データに比
べて大量となるが、本発明の適用によりプロセッサ１の
データ処理効率の低下を招くことなく上記データの転送
が可能となる。

（発明の効果） 以上詳細に説明したように１本発明によれば、第１のプ
ロセッサがプログラムメモリをアクセスしている間に、
該第１のプロセッサの動作と並行してデータメモリと第
２のプロセッサ間でデータ転送を実行しているので、第
１のプロセッサは上記データ転送中に動作を一時停止す
る必要がない。

従って、第１のプロセッサのデータ処理効率は上記デー
タ転送によっては低下することがない。

また、本発明は特に大量のデータを転送する必要がある
場合にその効果をより発揮する。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図はプ
ロセッサのメモリアクセス方法の説明図。 第３図は第１図の動作を説明するためのタイミングチャ
ート、第４図はプロセッサの動作を示すフローチャート
である。 １．１２・・・プロセッサ、２・・・アドレスラッチ回
路、３・・・プログラムメモリ、４・・・タイミングコ
ントロール回路、５・・・アドレス切替回路、６・・・
アドレスカウンタ、２・・・バイトカウンタ、８・・・
データメモリ、９・・・データバス切替回路、１０・・
・書込みレジスタ、１１・・・読出しレジスタ。 特許出願人　　沖電気工業株式会社 （α）　アロプｊＡ又モリ畠卜巴しサイクルクイミンク
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２１第２図 第４図

Claims (1)

1. 【特許請求の範囲】 第１および第２のプロセッサ間でデータを転送するプロ
   セッサ間通信方式において、 データを一時格納するデータメモリと、 上記第１のプロセッサが指定する範囲のアドレスを生成
   して順次出力するカウンタと、 上記カウンタの出力バスと第１のプロセッサからのアド
   レスバスとを切替えて上記データメモリからのアドレス
   バスに接続するアドレス切替器と、上記第２のプロセッ
   サに接続され転送するデータを一時ラッチするレジスタ
   と、 上記レジスタからのバスと第１のプロセッサからのデー
   タバスとを切替えて上記データメモリからのデータバス
   に接続するデータバス切替器とを備え、 上記第１のプロセッサがプログラムメモリにアクセス中
   、上記アドレス切替器とデータバス切替器とを切替えて
   上記カウンタの出力バスを上記データメモリからのアド
   レスバスに接続するとともに上記レジスタからのバスを
   上記データメモリからのデータバスに接続し、上記デー
   タメモリと第２のプロセッサ間で上記レジスタを介して
   データ転送を行なうことを特徴とするプロセッサ間通信
   方式。