JPH01193958A - インターフェース制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセンサを使用するコンピュータ
システムのインターフェースに係り、特にシステム装置
本体によるその周辺デノくイスのインターフェースに好
適なインターフェース制御回路に関する。

〔従来の技術〕

従来のこの種のインターフェース制御としては、インタ
ーフェース制御回路を制御するための専用のマイクロプ
ロセッサとダイナミ・ツクメモリアクセスのための制御
回路、およびメモリ等がインターフェース制御用のＬＳ
Ｉとは別個に設けられているものが一般的であった。す
なわち、インターフェイス制御回路とともに別体の制御
専用のマイクロプロセッサを用い、このマイクロプロセ
１．すのプログラム制御によってインターフェースの制
御を行っていた。

〔発明が解決しようとする課題〕

ところが、上記のインターフェース制御技術では、制御
用のマイコンシステムを構成するために多数の部品が必
要となっており、装置全体が大形化してしまうという欠
点があった。

さらに、マイクロコンピュータのプログラムによってイ
ンターフェース制御を行っているため、各インターフェ
ースの有している最高速度を十分に引き出すことができ
ず、スルーブツトが向上しないという問題点があった。

本発明は、上記問題点に着目してなされたものであり、
その目的はインターフェース制御を最小部品点数で実現
するとともに、インターフェース制御をハードウェア構
成で実現することにより、制御の高速化を実現すること
にある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。

すなわち、上記目的はインターフェースに必要な各種コ
マンド情報と該コマンドの実行結果を示すステータスと
メツセージ情報とデータ転送のためのパラメータ等をイ
ンターフェース制御部内の記憶部に格納するハードウェ
ア構成とすることにより達成されるものである。

〔作用〕

上記した手段によれば、インターフェイス制御回路と別
体の専用のマイクロプロセンサを用いることなく、イン
ターフェース制御の大部分をハードウェア構成で実現可
能となり、システムが小形化するとともに、システムの
メインプロセッサの僅かな負担によりインターフェース
の効率的なプロトコル制御が可能となり、高速なインタ
ーフェース制御が実現される。

また、記憶部にアドレスカウンタとワードカウンタとの
任意の時点のカウント値を退避させることにより、バス
の切り離し及び再接続が可能となり、効率的なバスの利
用が実現され、インターフェース制御をさらに効率的に
行なうことができる。

〔実施例〕

第１図は本発明の一実施例であるインターフェース制御
回路の回路図、第２図は本実施例によるインターフェー
ス制御の手順を示すフロー図、第３図は本実施例のイン
ターフェース制御回路を含むシステム構成を示す概略図
、第４図はインターフェース制御回路に対するマイコン
プログラムの初期設定を示すフロー図、第５図はその起
動を示すフロー図である。

本実施例のインターフェース制御回路（ＳＣ３ＩＣ）１
は、システムにおいて第３図に示されるように配置され
ている。すなわち第３図において、２はシステムの中枢
となるメインプロセッサであり、このメインプロセッサ
２と上記５Ｃ３ＩＣＩとはシステムバス４により互いに
接続されている。

３は上記５Ｃ３ＩＣＩに接続される複数のデバイス（以
下ターゲノ）という）を示しており、各デバイス３は、
ＳＣ３Ｉバス５により上記ＳＣ３ＩＣ１と接続されてい
る。なお、システムバス４に接続される６は本システム
のメインストレージであり、該メインストレージ６と、
メインプロセッサ２と５Ｃ３ＩＣＩとでシステム装置本
体く以下イニシェーク７という）が構成されている。

第２図は上記５ＣＳＩＣＩによるＳＣ３Ｉバス５の制御
手順を示したもので、バスフ！Ｊ−１０（Ｂｕｓ　ｆｒ
ｅｅ）　、アービトレーション１１（ＡＲＢ）、セレク
ション・リセレクション（Ｓｅｌ／Ｒｅ５ｅｌ　、以下
単にセレクション１２という）とインフォメーション１
８の各フェーズとからなる。このインフォメーション１
８は、さらにメツセージアウト１３、コマンド１４、デ
ータ転送１５、ステータス１６およびメツセージイン１
７の各フェーズで構成されており、これらを順次終了す
ると再度バスフリー１０のフェーズに戻る。

これらの制御手順について以上の各フェーズをもとに簡
単に説明すると、まずバスフリー１０のフェーズでは、
ＳＣ３Ｉバス５が未使用状態とされており、次のアービ
トレション１１のフェーズにおいて前記イニシエータと
ターゲット間において、ｓｃｓ　ｉバス５の専有許可の
競合が行われる。

ここで５Ｃ３Ｉバス５の専有を欲するイニシェークおよ
びターゲットは、ｓｃｓ　ｒバス５のデータ線に自身の
ＩＤ番号を出力する。各イニシェークおよびターゲット
のＩＤ番号には予め優先順位が付与されており、競合間
において優先順位の高いＩＤ番号に対してＳＣ３Ｉバス
５の専有が許可される。

次に、セレクション・リセレクション１２のフェーズに
おいては、上記で専有が許可されたイニシェーク又はタ
ーゲットがリンクしたい相手方を選択し、ＳＣ３Ｉバス
５のデータ線に当該相手先のＩＤ番号を出力する。この
段階でＳＣ３Ｉバス５上における送信元・送信先のリン
クが実現しインフォメーション１８のフェーズに入る。

インフォメーション１８のフェーズにおいて、まずメツ
セージアウト１３のフェーズでは、引き続き行われる一
連のフェーズシーケンスのプロトコルが相手方に宣言さ
れ、たとえば当該制御におけるオプションフェーズの有
無等が相手方に通知される。

続くコマンド１４のフェーズは、複数バイトで構成され
るコマンドの転送を行うフェーズであり、該フェーズに
おいて転送されたコマンドの内容にしたがってデータ転
送１５あるいはステータス１６のフェーズに分岐する。

すなわち、データ転送を伴うコマンドであればデータ転
送１５のフェーズに移り、データ転送を伴わないコマン
ドであればステータス１６のフェーズに遷移する。

ステータス１６のフェーズでは、コマンドの実行結果を
ターゲットからイニシェーク側へ通知してメツセージイ
ン１７のフェーズに移る。

メッセージイン１７のフェーズでは、コマンド動作が終
了したことを通知し、イニシェークに次の処理を要求し
、バスフリー１０のフェーズに回帰する。

なお、以上に説明した各フェーズ間の遷移については、
あくまでも−例であり、以上に説明した−　　’／　　
− もの以外のオブンヨン等が付加されているものであって
もよい。

次に上記５Ｃ３ＩＣＩの内部論理構成について第１図を
用いて説明する。

第１図において、５Ｃ３ＩＣＩの起動前にまずメインプ
ロセッサ２のマイクロプログラム制御によって、システ
ムバス４を介して５Ｃ３Ｉバス５のイニシェークとして
の初期設定が行なわれる。

この手順を第４図を参照してさらに詳しく説明すると以
下の通りである。すなわち、まずセットリセットレジス
タ５Ｒ３Ｔ２０に対して“１”をセットした後（４０１
）、所定時間、たとえば２５μｓｅｃ以上経過した後に
引続き該５Ｒ３Ｔ２０に“Ｏ′″をセットしく４０２）
、５Ｃ３Ｉバス５のコントロール線のＲ３Ｔ信号をアサ
ートして全てのＳＣ３Ｉデバイスをイニシャライズする
。次にホストＩＤレジスタＨＩＤ２１にイニシェークの
ＩＤ番号を設定しく４０３）、これとともにセレクショ
ンのフェーズ１２におけるタイムアウトエラーを検出す
るためのカウント値をＲＡＭ２６に対して設定する（４
０４）。最後にオプションシステムレジスタ０ＰＳＹＳ
　２２に当該ＳＣ３ＩＣ１のオプション機能、例えばデ
ィスコネクト／リコネクト機能およびデータバスのパリ
ティチエツク・ジェネレート機能等のオプションフェー
ズの有無等を設定する（４０５）。以上によりメインプ
ロセッサ２からのプログラム制御による初期設定が完了
する。この初期設定はシステムの起動時およびリセット
時に１度設定すればシステムの作動中はすべて有効であ
る。

次に、イニシェークとターゲットとの間における手順に
ついて第５図を参照しながら説明する。

メインプロセンサ２のマイクロプログラムにより実行レ
ジスタＥＸＥＣ２３の内容が参照され、ＳＣ３Ｉバス５
が既に起動状態となっているか否かがチエツクされる（
５０１）。ここで、起動状態となっていない場合にはコ
マンドのバイト数をコマンドカウントレジスタＣＭＤＣ
ＮＴ　２４に設定し、さらにリンク先のターゲットＩＤ
をターゲットＩＤレジスタＴＩＤ２５に設定する（５０
２）。次に、データ転送の有無を伴うコマンドであるか
否かが判断され（５０３）　、データ転送が必要な場合
には、ＲＡＭ２６に対してメツセージアウトのフェーズ
１３で応答されるメツセージ情報、アドレスカウント値
、およびデータ転送方向（ターゲット→イニンエータ、
もしくはターゲソトーイニンエータ）を設定する（５０
４）。最後に、ＥＸＥＣ２３１ｍ対して′１”をセット
シ、５ＣＳＩＣＩに対して起動をかける（５０５）。

上記の起動がかかると、５Ｃ３ＩＣＩは５Ｃ８Ｉバス５
が空いている状態、すなわちノ＼スフリー１０のフェー
ズであればそのコントロール線のＢＳＹ信号をアサート
する。

次に、○ＰＳＹＳ２２の内容が参照されて、オプション
としてアービトレーション１１のフェーズが設定されて
いる場合には該フェーズに遷移する。

このアービトレーション１１のフェーズにおいては、５
Ｃ８Ｉバス５の占有を欲するイニシェークおよびターゲ
ットが自身に割り当てられたＩＤを出力する。このとき
、５Ｃ３ＩＣＩは、上記ＨＩＤ２１の内容をデコーダＤ
ＥＣ２７、パスセレクタ２８を経由してＳＣ３Ｉバス５
のデータ線に出力する。ＩＤの競合は制御部４４におい
て行なわれる。この競合ＩＤ中、予め付与された優先順
位の最も高いＩＤが選択されると、該ＩＤのイニシェー
クあるいはターゲットに対してＳＣ３Ｉバス５の占有が
許可される。

該アービトレーション１１のフェーズにおいて、例えば
イニシェークがバス占有権を取得すると次のセレクショ
ン１２のフェーズに遷移する。

セレクション１２のフェーズにおいては、５Ｃ３Ｉバス
５のデータ線に対してリンクしたい相手先ターゲットの
ＩＤ番号とともにコントロール線にＳＥＬ信号を出力す
る。この動作は、ＴＩＤ２５よりデコーダＤＥＣ２７、
パスセレクタ２８を経由してＳＣ３Ｉバス５に出力する
ことにより行なわれる。

なおこのフェーズでは、先にマイクロプログラムにより
設定されたタイムアウトエラーを検出するためのカウン
ト値がＲＡＭ２６から呼び出され、実行アドレスカウン
タＥＡＣ３１にセットされる。

次のメツセージアウト１３のフェーズにおいては、先に
メインプロセッサ２のマイクロプログラムによってＲＡ
Ｍ２６に記憶されたメッセージ情報が、ハスセレクタ２
８を経てＳＣ３Ｉバス５のデータ線に出力される。これ
により以降のフェーズシーケンスのプロトコルがイニシ
ェークト相手先ターゲット間で決定される。

続いてコマンド１４のフェーズでは、まず、ＣＭＤＣＮ
Ｔ２４によってアドレスセレクタ２９を経由してＲＡＭ
２６に格納された複数バイトで構成されているコマンド
の各バイトが読み出される。

このようにして読み出されたコマンドは、パスセレクタ
２８およびＳＣ３Ｉバス５を経由してリンクの取られて
いるターゲットに転送される。ここで、ＳＣ３Ｉハス５
上におけるデータの転送はコントロール信号であるＲＥ
Ｑ、ＡＣＫ信号のハンドンエイクにより行なわれる。こ
れをさらに詳しく説明すると、まずターゲット側からＲ
ＥＱ信号−１２＝ がアサートされ、これによりＲＡＭ２６から出力された
最初のコマンドの第１バイト目がＳＣ３Ｉバス５に出力
される。これとともに、ＲＥＱ／ＡＣＫ信号発生器ＲＥ
Ｑ／ＡＣＫＧＥＮ３０によりＡＣＫ信号がアサートされ
る。これと同時に、ＣＭＤＣＮＴ２４は−１だけデクリ
メントされてＲＡＭ２６のアドレスが変更されてコマン
ドの第２バイト目のバイトが読み出され、上記と同様に
してターゲットに転送される。

以上のようにして、コマンドの全てのバイトの転送が完
了すると、ターゲット側は転送されたコマンドの内容を
認識して、該コマンドがデータ転送を伴うかどうかによ
り次のデータ転送あるいはステータスのフェーズ１５又
は１６のいずれかに遷移する。

上記によりデータ転送１５のフェーズに遷移された場合
には概ね以下に説明する処理が行なわれる。

すなわち、ＲＡＭ２６内にはターゲット分のアドレスカ
ウントおよびワードカウントの各カウント値が、ターゲ
ットのＩＤに対応して割当てられて格納されており、こ
れらはメインプロセッサ２のマイクロプログラムの制御
により設定されたレジスタＥＴＧ４２の値により、ＲＡ
Ｍ２６内にアドレッングされている。上記アドレスカウ
ント値およびワードカウント値は、上記実行アドレスカ
ウンタＥＡＣ３１および実行ワードカウンタＥＷＣ３２
に転送される。これらの両カウント値は、本フェーズで
行なわれるＤ　Ｍ　Ａデータ転送のパラメータとなり、
ＥＡＣ３１のカウント値はイニンエータ側のメインスト
レージ６におけるＤＭＡ転送ブロックのアドレスポイン
タであり、一方、ＥＷＣ３２のカウント値はＤＭＡ転送
ブロックのワード数を示すポインタとなる。

なお、５Ｃ３ＩＣＩの内部には、たとえばターゲット先
へのデータの送受を行なうための一対の先入れ先出し方
式（ＦｉＦｏ）バッファ（システムデータパングア３４
，５Ｃ３Ｉデータバンフア３５）が備えられている。こ
のＦｉＦｏバッファを設けているのは以下の理由による
。すなわち、システムバス４は３２ビツトのロングワー
ド転送が可能であるのに対して、ＳＣ３Ｉバス５は８ビ
ット単位のバイト転送である。そのため、システムバス
４側の使用効率を向上させるために上記バッファを設け
、転送データを一時格納しておくものである。

以上に説明したＤＭＡ転送においても、上記コマンドの
フェーズ１４におけるコマンドパラメータの転送と同様
に、ＳＣ３Ｉバス５上におけるＲＥＱ、ＡＣＫ信号のハ
ンドシェイク、こより行なわれる。すなわち、システム
バス４において、１単位のＤＭＡバスサイクルのデータ
転送が行なわれる毎に、ＥＡＣ３１は転送バイト分だけ
インクリメントされ、一方ＥＷＣ３２はデクリメントさ
れる。このようなデータ転送にともない、本実施例では
上記のように一対のＦｉＦｏバッファが備えられている
ため、バス、特にシステムバス４の効率的な使用が行な
われている。これを具体例で説明すると以下の通りであ
る。

例えばイニンエータのメインストレージ６からターゲッ
トへのデータ転送（ＤＭＡ　　ＲＥＡＤ）を行なう場合
、システムハス４のバスコントローラ（図示せず）にＤ
ＭＡ転送の要求を行なう。これと同時にＥＡＣ３１の値
をバスセレクタ３３を経由してシステムハス４のアドレ
ス線へ出力する。

これによりメインストレージ６のＤＭＡ転送ブロックの
先頭アドレスをアドレッシングしメインストレージ６か
らデータを読み出す。読み出されたデータは、３２ビツ
トのロングワード構成でシステムハス４のデータ線を介
してＳＣ３Ｉ　Ｃ１に入力され、システムデータバッフ
ァ３４に入力される。さらに該データは、ＳＣ３Ｉデー
タバッファ３５に転送され、パスセレクタ２８において
８バイト単位に分割され、ＳＣ３Ｉバス５を経由してリ
ンクの取られた相手先ターゲットに転送される。

一方、ターゲットからイニシエータのメインストレージ
６に対してデータ転送（ＤＭＡ　　ＷＲＩＴＥ）を行な
う場合には、５Ｃ３ＩＣＩのハイドデータをＳＣ３Ｉデ
ータバッファ３５に順次キューイングしてゆき、該デー
タバッファ３５がオーバーフロー状態となるとシステム
データバッファ３４に転送し、ロングワード構成でシス
テムバス４のデータ線に出力する。

ところで、このデータ転送１５のフェーズにおいては、
さらにバスのスループットを向上させるために、データ
転送の途中においてデバイス自身の処理動作が伴うとき
、バスの切り離しくディスコネクト）が行なわれ、この
間、別のデバイスによるデータ転送が可能となる。そし
てデバイス自身の処理が終了し、データ転送を再開した
い場合には、バスの再接続（リコネクト）が行なわれる
。

このとき５Ｃ３ＩＣＩの制御としては、ディスコネクト
時にデータ転送途中のアドレスカウンタ値およびワード
カウンタ値をＲＡＭ２６中のＩＤ番号に対応するアドレ
スに退避させる。またリコネクト時においては、退避さ
せた両カウント値をＥＡＣ３１およびＥＷＣ３２に戻し
、先に中断された一連のデータ転送を再開する。これに
より複数デバイスのマルチアクセスを可能にしてハスの
スループットを向上させている。

次のステータス１６のフェーズでは、ターゲットから５
Ｃ３Ｉバス５のデータ線を介してコマンドの実行結果を
イニシェークに報告する。この内容はＲＡＭ２６に記憶
される。上記各フェーズの遷移により５Ｃ３ＩＣＩはＳ
Ｃ３Ｉバス５でのイニシェークとターゲットとの間のリ
ンクを取り、コマンド動作の実行を行い、−通りのコマ
ンドの実行結果をＲＡＭ２６内に記憶するとともに、シ
ステムバス４のコントロール線にＩＮＴ信号を出力しメ
インプロセッサ２に対して割り込み処理を要求する。こ
れによりメインプロセッサ２は、コマンドの正常終了時
又は異常終了時において行なわなければならない処理を
メツセージあるいはステータス情報としてＲＡＭ２６か
ら読み出して判断する。

最後のメツセージイン１７のフェーズでは、コマンド動
作が終了したことを確認して、イニンエータに次の処理
を要求し、バスフリー１０のフェーズに回帰する。

なお、以上には説明しなかったが、第１図において、３
６は各フェーズの遷移をＳＣ３Ｉバス５のコントロール
線の認識により制御するフェーズシーケンサであり、４
４はフェーズシーケンサ３６のフェーズ信号を受けて各
レジスタ、ゲート等を制御する制御部である。

また、３７．３８．３９はそれぞれバスフリー１０、ア
ービトレーション１１、セレクション１２の各フェーズ
におけるＳＣ３Ｉバス５のコントロール信号の検出又は
タイミングの生成および各ハードウェアの動作タイミン
グ信号を生成するカウンタである。さらに４０は５Ｃ３
ＩＣＩ内の各種レジスタの制御を行なうＰＭＡコントロ
ーラ、４１は基本クロック発生回路、４３はＲＡＭ２６
へのＲＡＭアクセスタイミング発生回路ＲＴＧである。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

たとえばアービトレーション１１およびセレクション１
２の各フェーズ等はオプションフェーズであり、制御プ
ロトコルとして必ずしも備わっていなくてもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、必要なコマンド情報と該コマンドの実行結果
を示すステータスとメソセージ情報とデータ転送のため
のパラメータとを格納する記憶部と、該記憶部に格納さ
れたコマンド情報を読み出すカウンタと、上記転送の際
の記憶部からの各情報を読み出すアドレスカウンタとワ
ードカウンタと、さらにＲＡＭをアクセスするターゲッ
トレジスタ及びアドレスレジスタとを備えた構成とする
ことによって、インターフェイス制御回路と別体の専用
のマイクロプロセッサを用いることなく、インターフェ
ース制御の大部分をハードウェア構成で実現可能となり
、システムが小形化するとともに、システムのメインプ
ロセッサの僅かな負担によりインターフェースの効率的
なプロトコル制御が可能となり、高速なインターフェー
ス制御が実現される。

【図面の簡単な説明】

第１図は本発明の一実施例であるインターフェース制御
回路を示す回路図、 第２図は上記実施例によるインターフェース制御の手順
を示すフロー図、 第３図は上記実施例のインターフェース制御回路を含む
システム構成を示す概略図、 第４図は上記実施例のインターフェース制御回路に対す
るマイコンプログラムの初期設定を示すフロー図、 第５図はその起動を示すフロー図である。 １・・・インターフェース制御回路（ＳＣ３ＩＣ）、２
・・・メインプロセッサ、３・・・デバイス（ターゲッ
ト）、４・・・システムバス、５・・・ＳＣ３Ｉバス、
６・・・メインストレージ、７・・・イニシェーク、１
０・・・バス７１Ｊ−（フェーズ）、１１・・・アービ
トレーション（フェーズ）、１２・・・セレクション・
リセレクション（フェーズ）、１３・・・メツセージア
ウト（フェーズ）、１４・・・コマンド（フェーズ）、
１５・・・データ転送（フェーズ）、１６・・・ステー
タス（フェーズ）、１７・・・メツセージイン（フェー
ズ）、１８・・・インフォメーション（フェーズ）、２
０・・・セットリセットレジスタ５Ｒ３Ｔ、２１　・・
・ホストＩＤレジスタＨＩＤ、２２・・・オプションシ
ステムレジスタ○ＰＳＹＳ、２３・・・実行レジ、２．
夕ＥＸＥＣ，２４・・・コマンドカウントレジスタＣＭ
ＤＣＮＴ。 ２５・・・ターゲットＩＤレジスタＴＩＤ、２６・・・
ＲＡＭ、２７・・・デコーダＤＥＣ，２８・・・パスセ
レクタ、２９・・・アドレスセレクタ、３０・・・ＲＥ
　Ｑ／Ａ　ＣＫ信号発生器ＲＥＱ／ＡＣＫＧＥＮ、３１
・・・実行アドレスカウンタＥＡＣ，３２・・・実行ワ
ードカウンタＥＷＣ。 ３３・・・パスセレクタ、３４・・・システムデータハ
ソファ、３５・・・ＳＣ３Ｉデータバッファ、３６・・
・フェーズシーケンサ、３７，３８゜３９・・・カウン
タ、４０・・・ＰＭＡコントローラ、４１・・・基本ク
ロック発生回路、４２・・・レジスタＥＴＧ、４３・・
・ＲＡＭアクセスタイミング発生回路ＲＴＧ、４４・・
・制御部。 代理人　弁理士　筒　井　大　和 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １、メインプロセッサによって制御されるシステム装置
   本体とその周辺デバイスとを記憶部から取り出された情
   報によって相互に接続し制御するインターフェース制御
   回路であって、コマンドと該コマンドの実行結果を示す
   ステータスとメッセージ情報とデータ転送のためのパラ
   メータとを格納する記憶部と、該記憶部に格納されたコ
   マンドを読み出すカウンタと、上記転送の際の記憶部か
   らの各情報を読み出すアドレスカウンタとワードカウン
   タとを備えているとともに、この各カウンタにおける任
   意の時点のカウント値を上記記憶部に退避させることを
   特徴とするインターフェース制御回路。 ２、請求項１記載のインターフェース制御回路において
   、更に複数の周辺デバイス中の特定の１台の指定を行う
   レジスタ手段を備え、前記記憶部に記憶された前記アド
   レスカウンタと前記ワードカウンタの読み出しの際、前
   記レジスタ手段によってアドレッシングされることを特
   徴とするインターフェース制御回路。