JPH01193958A - インターフェース制御回路 - Google Patents
インターフェース制御回路Info
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- JPH01193958A JPH01193958A JP1866188A JP1866188A JPH01193958A JP H01193958 A JPH01193958 A JP H01193958A JP 1866188 A JP1866188 A JP 1866188A JP 1866188 A JP1866188 A JP 1866188A JP H01193958 A JPH01193958 A JP H01193958A
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- interface control
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- 230000002093 peripheral effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 15
- 239000003999 initiator Substances 0.000 description 13
- 239000000872 buffer Substances 0.000 description 11
- 230000007704 transition Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000000819 phase cycle Methods 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセンサを使用するコンピュータ
システムのインターフェースに係り、特にシステム装置
本体によるその周辺デノくイスのインターフェースに好
適なインターフェース制御回路に関する。
システムのインターフェースに係り、特にシステム装置
本体によるその周辺デノくイスのインターフェースに好
適なインターフェース制御回路に関する。
従来のこの種のインターフェース制御としては、インタ
ーフェース制御回路を制御するための専用のマイクロプ
ロセッサとダイナミ・ツクメモリアクセスのための制御
回路、およびメモリ等がインターフェース制御用のLS
Iとは別個に設けられているものが一般的であった。す
なわち、インターフェイス制御回路とともに別体の制御
専用のマイクロプロセッサを用い、このマイクロプロセ
1.すのプログラム制御によってインターフェースの制
御を行っていた。
ーフェース制御回路を制御するための専用のマイクロプ
ロセッサとダイナミ・ツクメモリアクセスのための制御
回路、およびメモリ等がインターフェース制御用のLS
Iとは別個に設けられているものが一般的であった。す
なわち、インターフェイス制御回路とともに別体の制御
専用のマイクロプロセッサを用い、このマイクロプロセ
1.すのプログラム制御によってインターフェースの制
御を行っていた。
ところが、上記のインターフェース制御技術では、制御
用のマイコンシステムを構成するために多数の部品が必
要となっており、装置全体が大形化してしまうという欠
点があった。
用のマイコンシステムを構成するために多数の部品が必
要となっており、装置全体が大形化してしまうという欠
点があった。
さらに、マイクロコンピュータのプログラムによってイ
ンターフェース制御を行っているため、各インターフェ
ースの有している最高速度を十分に引き出すことができ
ず、スルーブツトが向上しないという問題点があった。
ンターフェース制御を行っているため、各インターフェ
ースの有している最高速度を十分に引き出すことができ
ず、スルーブツトが向上しないという問題点があった。
本発明は、上記問題点に着目してなされたものであり、
その目的はインターフェース制御を最小部品点数で実現
するとともに、インターフェース制御をハードウェア構
成で実現することにより、制御の高速化を実現すること
にある。
その目的はインターフェース制御を最小部品点数で実現
するとともに、インターフェース制御をハードウェア構
成で実現することにより、制御の高速化を実現すること
にある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、上記目的はインターフェースに必要な各種コ
マンド情報と該コマンドの実行結果を示すステータスと
メツセージ情報とデータ転送のためのパラメータ等をイ
ンターフェース制御部内の記憶部に格納するハードウェ
ア構成とすることにより達成されるものである。
マンド情報と該コマンドの実行結果を示すステータスと
メツセージ情報とデータ転送のためのパラメータ等をイ
ンターフェース制御部内の記憶部に格納するハードウェ
ア構成とすることにより達成されるものである。
上記した手段によれば、インターフェイス制御回路と別
体の専用のマイクロプロセンサを用いることなく、イン
ターフェース制御の大部分をハードウェア構成で実現可
能となり、システムが小形化するとともに、システムの
メインプロセッサの僅かな負担によりインターフェース
の効率的なプロトコル制御が可能となり、高速なインタ
ーフェース制御が実現される。
体の専用のマイクロプロセンサを用いることなく、イン
ターフェース制御の大部分をハードウェア構成で実現可
能となり、システムが小形化するとともに、システムの
メインプロセッサの僅かな負担によりインターフェース
の効率的なプロトコル制御が可能となり、高速なインタ
ーフェース制御が実現される。
また、記憶部にアドレスカウンタとワードカウンタとの
任意の時点のカウント値を退避させることにより、バス
の切り離し及び再接続が可能となり、効率的なバスの利
用が実現され、インターフェース制御をさらに効率的に
行なうことができる。
任意の時点のカウント値を退避させることにより、バス
の切り離し及び再接続が可能となり、効率的なバスの利
用が実現され、インターフェース制御をさらに効率的に
行なうことができる。
第1図は本発明の一実施例であるインターフェース制御
回路の回路図、第2図は本実施例によるインターフェー
ス制御の手順を示すフロー図、第3図は本実施例のイン
ターフェース制御回路を含むシステム構成を示す概略図
、第4図はインターフェース制御回路に対するマイコン
プログラムの初期設定を示すフロー図、第5図はその起
動を示すフロー図である。
回路の回路図、第2図は本実施例によるインターフェー
ス制御の手順を示すフロー図、第3図は本実施例のイン
ターフェース制御回路を含むシステム構成を示す概略図
、第4図はインターフェース制御回路に対するマイコン
プログラムの初期設定を示すフロー図、第5図はその起
動を示すフロー図である。
本実施例のインターフェース制御回路(SC3IC)1
は、システムにおいて第3図に示されるように配置され
ている。すなわち第3図において、2はシステムの中枢
となるメインプロセッサであり、このメインプロセッサ
2と上記5C3ICIとはシステムバス4により互いに
接続されている。
は、システムにおいて第3図に示されるように配置され
ている。すなわち第3図において、2はシステムの中枢
となるメインプロセッサであり、このメインプロセッサ
2と上記5C3ICIとはシステムバス4により互いに
接続されている。
3は上記5C3ICIに接続される複数のデバイス(以
下ターゲノ)という)を示しており、各デバイス3は、
SC3Iバス5により上記SC3IC1と接続されてい
る。なお、システムバス4に接続される6は本システム
のメインストレージであり、該メインストレージ6と、
メインプロセッサ2と5C3ICIとでシステム装置本
体く以下イニシェーク7という)が構成されている。
下ターゲノ)という)を示しており、各デバイス3は、
SC3Iバス5により上記SC3IC1と接続されてい
る。なお、システムバス4に接続される6は本システム
のメインストレージであり、該メインストレージ6と、
メインプロセッサ2と5C3ICIとでシステム装置本
体く以下イニシェーク7という)が構成されている。
第2図は上記5CSICIによるSC3Iバス5の制御
手順を示したもので、バスフ!J−10(Bus fr
ee) 、アービトレーション11(ARB)、セレク
ション・リセレクション(Sel/Re5el 、以下
単にセレクション12という)とインフォメーション1
8の各フェーズとからなる。このインフォメーション1
8は、さらにメツセージアウト13、コマンド14、デ
ータ転送15、ステータス16およびメツセージイン1
7の各フェーズで構成されており、これらを順次終了す
ると再度バスフリー10のフェーズに戻る。
手順を示したもので、バスフ!J−10(Bus fr
ee) 、アービトレーション11(ARB)、セレク
ション・リセレクション(Sel/Re5el 、以下
単にセレクション12という)とインフォメーション1
8の各フェーズとからなる。このインフォメーション1
8は、さらにメツセージアウト13、コマンド14、デ
ータ転送15、ステータス16およびメツセージイン1
7の各フェーズで構成されており、これらを順次終了す
ると再度バスフリー10のフェーズに戻る。
これらの制御手順について以上の各フェーズをもとに簡
単に説明すると、まずバスフリー10のフェーズでは、
SC3Iバス5が未使用状態とされており、次のアービ
トレション11のフェーズにおいて前記イニシエータと
ターゲット間において、scs iバス5の専有許可の
競合が行われる。
単に説明すると、まずバスフリー10のフェーズでは、
SC3Iバス5が未使用状態とされており、次のアービ
トレション11のフェーズにおいて前記イニシエータと
ターゲット間において、scs iバス5の専有許可の
競合が行われる。
ここで5C3Iバス5の専有を欲するイニシェークおよ
びターゲットは、scs rバス5のデータ線に自身の
ID番号を出力する。各イニシェークおよびターゲット
のID番号には予め優先順位が付与されており、競合間
において優先順位の高いID番号に対してSC3Iバス
5の専有が許可される。
びターゲットは、scs rバス5のデータ線に自身の
ID番号を出力する。各イニシェークおよびターゲット
のID番号には予め優先順位が付与されており、競合間
において優先順位の高いID番号に対してSC3Iバス
5の専有が許可される。
次に、セレクション・リセレクション12のフェーズに
おいては、上記で専有が許可されたイニシェーク又はタ
ーゲットがリンクしたい相手方を選択し、SC3Iバス
5のデータ線に当該相手先のID番号を出力する。この
段階でSC3Iバス5上における送信元・送信先のリン
クが実現しインフォメーション18のフェーズに入る。
おいては、上記で専有が許可されたイニシェーク又はタ
ーゲットがリンクしたい相手方を選択し、SC3Iバス
5のデータ線に当該相手先のID番号を出力する。この
段階でSC3Iバス5上における送信元・送信先のリン
クが実現しインフォメーション18のフェーズに入る。
インフォメーション18のフェーズにおいて、まずメツ
セージアウト13のフェーズでは、引き続き行われる一
連のフェーズシーケンスのプロトコルが相手方に宣言さ
れ、たとえば当該制御におけるオプションフェーズの有
無等が相手方に通知される。
セージアウト13のフェーズでは、引き続き行われる一
連のフェーズシーケンスのプロトコルが相手方に宣言さ
れ、たとえば当該制御におけるオプションフェーズの有
無等が相手方に通知される。
続くコマンド14のフェーズは、複数バイトで構成され
るコマンドの転送を行うフェーズであり、該フェーズに
おいて転送されたコマンドの内容にしたがってデータ転
送15あるいはステータス16のフェーズに分岐する。
るコマンドの転送を行うフェーズであり、該フェーズに
おいて転送されたコマンドの内容にしたがってデータ転
送15あるいはステータス16のフェーズに分岐する。
すなわち、データ転送を伴うコマンドであればデータ転
送15のフェーズに移り、データ転送を伴わないコマン
ドであればステータス16のフェーズに遷移する。
送15のフェーズに移り、データ転送を伴わないコマン
ドであればステータス16のフェーズに遷移する。
ステータス16のフェーズでは、コマンドの実行結果を
ターゲットからイニシェーク側へ通知してメツセージイ
ン17のフェーズに移る。
ターゲットからイニシェーク側へ通知してメツセージイ
ン17のフェーズに移る。
メッセージイン17のフェーズでは、コマンド動作が終
了したことを通知し、イニシェークに次の処理を要求し
、バスフリー10のフェーズに回帰する。
了したことを通知し、イニシェークに次の処理を要求し
、バスフリー10のフェーズに回帰する。
なお、以上に説明した各フェーズ間の遷移については、
あくまでも−例であり、以上に説明した− ’/
− もの以外のオブンヨン等が付加されているものであって
もよい。
あくまでも−例であり、以上に説明した− ’/
− もの以外のオブンヨン等が付加されているものであって
もよい。
次に上記5C3ICIの内部論理構成について第1図を
用いて説明する。
用いて説明する。
第1図において、5C3ICIの起動前にまずメインプ
ロセッサ2のマイクロプログラム制御によって、システ
ムバス4を介して5C3Iバス5のイニシェークとして
の初期設定が行なわれる。
ロセッサ2のマイクロプログラム制御によって、システ
ムバス4を介して5C3Iバス5のイニシェークとして
の初期設定が行なわれる。
この手順を第4図を参照してさらに詳しく説明すると以
下の通りである。すなわち、まずセットリセットレジス
タ5R3T20に対して“1”をセットした後(401
)、所定時間、たとえば25μsec以上経過した後に
引続き該5R3T20に“O′″をセットしく402)
、5C3Iバス5のコントロール線のR3T信号をアサ
ートして全てのSC3Iデバイスをイニシャライズする
。次にホストIDレジスタHID21にイニシェークの
ID番号を設定しく403)、これとともにセレクショ
ンのフェーズ12におけるタイムアウトエラーを検出す
るためのカウント値をRAM26に対して設定する(4
04)。最後にオプションシステムレジスタ0PSYS
22に当該SC3IC1のオプション機能、例えばデ
ィスコネクト/リコネクト機能およびデータバスのパリ
ティチエツク・ジェネレート機能等のオプションフェー
ズの有無等を設定する(405)。以上によりメインプ
ロセッサ2からのプログラム制御による初期設定が完了
する。この初期設定はシステムの起動時およびリセット
時に1度設定すればシステムの作動中はすべて有効であ
る。
下の通りである。すなわち、まずセットリセットレジス
タ5R3T20に対して“1”をセットした後(401
)、所定時間、たとえば25μsec以上経過した後に
引続き該5R3T20に“O′″をセットしく402)
、5C3Iバス5のコントロール線のR3T信号をアサ
ートして全てのSC3Iデバイスをイニシャライズする
。次にホストIDレジスタHID21にイニシェークの
ID番号を設定しく403)、これとともにセレクショ
ンのフェーズ12におけるタイムアウトエラーを検出す
るためのカウント値をRAM26に対して設定する(4
04)。最後にオプションシステムレジスタ0PSYS
22に当該SC3IC1のオプション機能、例えばデ
ィスコネクト/リコネクト機能およびデータバスのパリ
ティチエツク・ジェネレート機能等のオプションフェー
ズの有無等を設定する(405)。以上によりメインプ
ロセッサ2からのプログラム制御による初期設定が完了
する。この初期設定はシステムの起動時およびリセット
時に1度設定すればシステムの作動中はすべて有効であ
る。
次に、イニシェークとターゲットとの間における手順に
ついて第5図を参照しながら説明する。
ついて第5図を参照しながら説明する。
メインプロセンサ2のマイクロプログラムにより実行レ
ジスタEXEC23の内容が参照され、SC3Iバス5
が既に起動状態となっているか否かがチエツクされる(
501)。ここで、起動状態となっていない場合にはコ
マンドのバイト数をコマンドカウントレジスタCMDC
NT 24に設定し、さらにリンク先のターゲットID
をターゲットIDレジスタTID25に設定する(50
2)。次に、データ転送の有無を伴うコマンドであるか
否かが判断され(503) 、データ転送が必要な場合
には、RAM26に対してメツセージアウトのフェーズ
13で応答されるメツセージ情報、アドレスカウント値
、およびデータ転送方向(ターゲット→イニンエータ、
もしくはターゲソトーイニンエータ)を設定する(50
4)。最後に、EXEC231m対して′1”をセット
シ、5CSICIに対して起動をかける(505)。
ジスタEXEC23の内容が参照され、SC3Iバス5
が既に起動状態となっているか否かがチエツクされる(
501)。ここで、起動状態となっていない場合にはコ
マンドのバイト数をコマンドカウントレジスタCMDC
NT 24に設定し、さらにリンク先のターゲットID
をターゲットIDレジスタTID25に設定する(50
2)。次に、データ転送の有無を伴うコマンドであるか
否かが判断され(503) 、データ転送が必要な場合
には、RAM26に対してメツセージアウトのフェーズ
13で応答されるメツセージ情報、アドレスカウント値
、およびデータ転送方向(ターゲット→イニンエータ、
もしくはターゲソトーイニンエータ)を設定する(50
4)。最後に、EXEC231m対して′1”をセット
シ、5CSICIに対して起動をかける(505)。
上記の起動がかかると、5C3ICIは5C8Iバス5
が空いている状態、すなわちノ\スフリー10のフェー
ズであればそのコントロール線のBSY信号をアサート
する。
が空いている状態、すなわちノ\スフリー10のフェー
ズであればそのコントロール線のBSY信号をアサート
する。
次に、○PSYS22の内容が参照されて、オプション
としてアービトレーション11のフェーズが設定されて
いる場合には該フェーズに遷移する。
としてアービトレーション11のフェーズが設定されて
いる場合には該フェーズに遷移する。
このアービトレーション11のフェーズにおいては、5
C8Iバス5の占有を欲するイニシェークおよびターゲ
ットが自身に割り当てられたIDを出力する。このとき
、5C3ICIは、上記HID21の内容をデコーダD
EC27、パスセレクタ28を経由してSC3Iバス5
のデータ線に出力する。IDの競合は制御部44におい
て行なわれる。この競合ID中、予め付与された優先順
位の最も高いIDが選択されると、該IDのイニシェー
クあるいはターゲットに対してSC3Iバス5の占有が
許可される。
C8Iバス5の占有を欲するイニシェークおよびターゲ
ットが自身に割り当てられたIDを出力する。このとき
、5C3ICIは、上記HID21の内容をデコーダD
EC27、パスセレクタ28を経由してSC3Iバス5
のデータ線に出力する。IDの競合は制御部44におい
て行なわれる。この競合ID中、予め付与された優先順
位の最も高いIDが選択されると、該IDのイニシェー
クあるいはターゲットに対してSC3Iバス5の占有が
許可される。
該アービトレーション11のフェーズにおいて、例えば
イニシェークがバス占有権を取得すると次のセレクショ
ン12のフェーズに遷移する。
イニシェークがバス占有権を取得すると次のセレクショ
ン12のフェーズに遷移する。
セレクション12のフェーズにおいては、5C3Iバス
5のデータ線に対してリンクしたい相手先ターゲットの
ID番号とともにコントロール線にSEL信号を出力す
る。この動作は、TID25よりデコーダDEC27、
パスセレクタ28を経由してSC3Iバス5に出力する
ことにより行なわれる。
5のデータ線に対してリンクしたい相手先ターゲットの
ID番号とともにコントロール線にSEL信号を出力す
る。この動作は、TID25よりデコーダDEC27、
パスセレクタ28を経由してSC3Iバス5に出力する
ことにより行なわれる。
なおこのフェーズでは、先にマイクロプログラムにより
設定されたタイムアウトエラーを検出するためのカウン
ト値がRAM26から呼び出され、実行アドレスカウン
タEAC31にセットされる。
設定されたタイムアウトエラーを検出するためのカウン
ト値がRAM26から呼び出され、実行アドレスカウン
タEAC31にセットされる。
次のメツセージアウト13のフェーズにおいては、先に
メインプロセッサ2のマイクロプログラムによってRA
M26に記憶されたメッセージ情報が、ハスセレクタ2
8を経てSC3Iバス5のデータ線に出力される。これ
により以降のフェーズシーケンスのプロトコルがイニシ
ェークト相手先ターゲット間で決定される。
メインプロセッサ2のマイクロプログラムによってRA
M26に記憶されたメッセージ情報が、ハスセレクタ2
8を経てSC3Iバス5のデータ線に出力される。これ
により以降のフェーズシーケンスのプロトコルがイニシ
ェークト相手先ターゲット間で決定される。
続いてコマンド14のフェーズでは、まず、CMDCN
T24によってアドレスセレクタ29を経由してRAM
26に格納された複数バイトで構成されているコマンド
の各バイトが読み出される。
T24によってアドレスセレクタ29を経由してRAM
26に格納された複数バイトで構成されているコマンド
の各バイトが読み出される。
このようにして読み出されたコマンドは、パスセレクタ
28およびSC3Iバス5を経由してリンクの取られて
いるターゲットに転送される。ここで、SC3Iハス5
上におけるデータの転送はコントロール信号であるRE
Q、ACK信号のハンドンエイクにより行なわれる。こ
れをさらに詳しく説明すると、まずターゲット側からR
EQ信号−12= がアサートされ、これによりRAM26から出力された
最初のコマンドの第1バイト目がSC3Iバス5に出力
される。これとともに、REQ/ACK信号発生器RE
Q/ACKGEN30によりACK信号がアサートされ
る。これと同時に、CMDCNT24は−1だけデクリ
メントされてRAM26のアドレスが変更されてコマン
ドの第2バイト目のバイトが読み出され、上記と同様に
してターゲットに転送される。
28およびSC3Iバス5を経由してリンクの取られて
いるターゲットに転送される。ここで、SC3Iハス5
上におけるデータの転送はコントロール信号であるRE
Q、ACK信号のハンドンエイクにより行なわれる。こ
れをさらに詳しく説明すると、まずターゲット側からR
EQ信号−12= がアサートされ、これによりRAM26から出力された
最初のコマンドの第1バイト目がSC3Iバス5に出力
される。これとともに、REQ/ACK信号発生器RE
Q/ACKGEN30によりACK信号がアサートされ
る。これと同時に、CMDCNT24は−1だけデクリ
メントされてRAM26のアドレスが変更されてコマン
ドの第2バイト目のバイトが読み出され、上記と同様に
してターゲットに転送される。
以上のようにして、コマンドの全てのバイトの転送が完
了すると、ターゲット側は転送されたコマンドの内容を
認識して、該コマンドがデータ転送を伴うかどうかによ
り次のデータ転送あるいはステータスのフェーズ15又
は16のいずれかに遷移する。
了すると、ターゲット側は転送されたコマンドの内容を
認識して、該コマンドがデータ転送を伴うかどうかによ
り次のデータ転送あるいはステータスのフェーズ15又
は16のいずれかに遷移する。
上記によりデータ転送15のフェーズに遷移された場合
には概ね以下に説明する処理が行なわれる。
には概ね以下に説明する処理が行なわれる。
すなわち、RAM26内にはターゲット分のアドレスカ
ウントおよびワードカウントの各カウント値が、ターゲ
ットのIDに対応して割当てられて格納されており、こ
れらはメインプロセッサ2のマイクロプログラムの制御
により設定されたレジスタETG42の値により、RA
M26内にアドレッングされている。上記アドレスカウ
ント値およびワードカウント値は、上記実行アドレスカ
ウンタEAC31および実行ワードカウンタEWC32
に転送される。これらの両カウント値は、本フェーズで
行なわれるD M Aデータ転送のパラメータとなり、
EAC31のカウント値はイニンエータ側のメインスト
レージ6におけるDMA転送ブロックのアドレスポイン
タであり、一方、EWC32のカウント値はDMA転送
ブロックのワード数を示すポインタとなる。
ウントおよびワードカウントの各カウント値が、ターゲ
ットのIDに対応して割当てられて格納されており、こ
れらはメインプロセッサ2のマイクロプログラムの制御
により設定されたレジスタETG42の値により、RA
M26内にアドレッングされている。上記アドレスカウ
ント値およびワードカウント値は、上記実行アドレスカ
ウンタEAC31および実行ワードカウンタEWC32
に転送される。これらの両カウント値は、本フェーズで
行なわれるD M Aデータ転送のパラメータとなり、
EAC31のカウント値はイニンエータ側のメインスト
レージ6におけるDMA転送ブロックのアドレスポイン
タであり、一方、EWC32のカウント値はDMA転送
ブロックのワード数を示すポインタとなる。
なお、5C3ICIの内部には、たとえばターゲット先
へのデータの送受を行なうための一対の先入れ先出し方
式(FiFo)バッファ(システムデータパングア34
,5C3Iデータバンフア35)が備えられている。こ
のFiFoバッファを設けているのは以下の理由による
。すなわち、システムバス4は32ビツトのロングワー
ド転送が可能であるのに対して、SC3Iバス5は8ビ
ット単位のバイト転送である。そのため、システムバス
4側の使用効率を向上させるために上記バッファを設け
、転送データを一時格納しておくものである。
へのデータの送受を行なうための一対の先入れ先出し方
式(FiFo)バッファ(システムデータパングア34
,5C3Iデータバンフア35)が備えられている。こ
のFiFoバッファを設けているのは以下の理由による
。すなわち、システムバス4は32ビツトのロングワー
ド転送が可能であるのに対して、SC3Iバス5は8ビ
ット単位のバイト転送である。そのため、システムバス
4側の使用効率を向上させるために上記バッファを設け
、転送データを一時格納しておくものである。
以上に説明したDMA転送においても、上記コマンドの
フェーズ14におけるコマンドパラメータの転送と同様
に、SC3Iバス5上におけるREQ、ACK信号のハ
ンドシェイク、こより行なわれる。すなわち、システム
バス4において、1単位のDMAバスサイクルのデータ
転送が行なわれる毎に、EAC31は転送バイト分だけ
インクリメントされ、一方EWC32はデクリメントさ
れる。このようなデータ転送にともない、本実施例では
上記のように一対のFiFoバッファが備えられている
ため、バス、特にシステムバス4の効率的な使用が行な
われている。これを具体例で説明すると以下の通りであ
る。
フェーズ14におけるコマンドパラメータの転送と同様
に、SC3Iバス5上におけるREQ、ACK信号のハ
ンドシェイク、こより行なわれる。すなわち、システム
バス4において、1単位のDMAバスサイクルのデータ
転送が行なわれる毎に、EAC31は転送バイト分だけ
インクリメントされ、一方EWC32はデクリメントさ
れる。このようなデータ転送にともない、本実施例では
上記のように一対のFiFoバッファが備えられている
ため、バス、特にシステムバス4の効率的な使用が行な
われている。これを具体例で説明すると以下の通りであ
る。
例えばイニンエータのメインストレージ6からターゲッ
トへのデータ転送(DMA READ)を行なう場合
、システムハス4のバスコントローラ(図示せず)にD
MA転送の要求を行なう。これと同時にEAC31の値
をバスセレクタ33を経由してシステムハス4のアドレ
ス線へ出力する。
トへのデータ転送(DMA READ)を行なう場合
、システムハス4のバスコントローラ(図示せず)にD
MA転送の要求を行なう。これと同時にEAC31の値
をバスセレクタ33を経由してシステムハス4のアドレ
ス線へ出力する。
これによりメインストレージ6のDMA転送ブロックの
先頭アドレスをアドレッシングしメインストレージ6か
らデータを読み出す。読み出されたデータは、32ビツ
トのロングワード構成でシステムハス4のデータ線を介
してSC3I C1に入力され、システムデータバッフ
ァ34に入力される。さらに該データは、SC3Iデー
タバッファ35に転送され、パスセレクタ28において
8バイト単位に分割され、SC3Iバス5を経由してリ
ンクの取られた相手先ターゲットに転送される。
先頭アドレスをアドレッシングしメインストレージ6か
らデータを読み出す。読み出されたデータは、32ビツ
トのロングワード構成でシステムハス4のデータ線を介
してSC3I C1に入力され、システムデータバッフ
ァ34に入力される。さらに該データは、SC3Iデー
タバッファ35に転送され、パスセレクタ28において
8バイト単位に分割され、SC3Iバス5を経由してリ
ンクの取られた相手先ターゲットに転送される。
一方、ターゲットからイニシエータのメインストレージ
6に対してデータ転送(DMA WRITE)を行な
う場合には、5C3ICIのハイドデータをSC3Iデ
ータバッファ35に順次キューイングしてゆき、該デー
タバッファ35がオーバーフロー状態となるとシステム
データバッファ34に転送し、ロングワード構成でシス
テムバス4のデータ線に出力する。
6に対してデータ転送(DMA WRITE)を行な
う場合には、5C3ICIのハイドデータをSC3Iデ
ータバッファ35に順次キューイングしてゆき、該デー
タバッファ35がオーバーフロー状態となるとシステム
データバッファ34に転送し、ロングワード構成でシス
テムバス4のデータ線に出力する。
ところで、このデータ転送15のフェーズにおいては、
さらにバスのスループットを向上させるために、データ
転送の途中においてデバイス自身の処理動作が伴うとき
、バスの切り離しくディスコネクト)が行なわれ、この
間、別のデバイスによるデータ転送が可能となる。そし
てデバイス自身の処理が終了し、データ転送を再開した
い場合には、バスの再接続(リコネクト)が行なわれる
。
さらにバスのスループットを向上させるために、データ
転送の途中においてデバイス自身の処理動作が伴うとき
、バスの切り離しくディスコネクト)が行なわれ、この
間、別のデバイスによるデータ転送が可能となる。そし
てデバイス自身の処理が終了し、データ転送を再開した
い場合には、バスの再接続(リコネクト)が行なわれる
。
このとき5C3ICIの制御としては、ディスコネクト
時にデータ転送途中のアドレスカウンタ値およびワード
カウンタ値をRAM26中のID番号に対応するアドレ
スに退避させる。またリコネクト時においては、退避さ
せた両カウント値をEAC31およびEWC32に戻し
、先に中断された一連のデータ転送を再開する。これに
より複数デバイスのマルチアクセスを可能にしてハスの
スループットを向上させている。
時にデータ転送途中のアドレスカウンタ値およびワード
カウンタ値をRAM26中のID番号に対応するアドレ
スに退避させる。またリコネクト時においては、退避さ
せた両カウント値をEAC31およびEWC32に戻し
、先に中断された一連のデータ転送を再開する。これに
より複数デバイスのマルチアクセスを可能にしてハスの
スループットを向上させている。
次のステータス16のフェーズでは、ターゲットから5
C3Iバス5のデータ線を介してコマンドの実行結果を
イニシェークに報告する。この内容はRAM26に記憶
される。上記各フェーズの遷移により5C3ICIはS
C3Iバス5でのイニシェークとターゲットとの間のリ
ンクを取り、コマンド動作の実行を行い、−通りのコマ
ンドの実行結果をRAM26内に記憶するとともに、シ
ステムバス4のコントロール線にINT信号を出力しメ
インプロセッサ2に対して割り込み処理を要求する。こ
れによりメインプロセッサ2は、コマンドの正常終了時
又は異常終了時において行なわなければならない処理を
メツセージあるいはステータス情報としてRAM26か
ら読み出して判断する。
C3Iバス5のデータ線を介してコマンドの実行結果を
イニシェークに報告する。この内容はRAM26に記憶
される。上記各フェーズの遷移により5C3ICIはS
C3Iバス5でのイニシェークとターゲットとの間のリ
ンクを取り、コマンド動作の実行を行い、−通りのコマ
ンドの実行結果をRAM26内に記憶するとともに、シ
ステムバス4のコントロール線にINT信号を出力しメ
インプロセッサ2に対して割り込み処理を要求する。こ
れによりメインプロセッサ2は、コマンドの正常終了時
又は異常終了時において行なわなければならない処理を
メツセージあるいはステータス情報としてRAM26か
ら読み出して判断する。
最後のメツセージイン17のフェーズでは、コマンド動
作が終了したことを確認して、イニンエータに次の処理
を要求し、バスフリー10のフェーズに回帰する。
作が終了したことを確認して、イニンエータに次の処理
を要求し、バスフリー10のフェーズに回帰する。
なお、以上には説明しなかったが、第1図において、3
6は各フェーズの遷移をSC3Iバス5のコントロール
線の認識により制御するフェーズシーケンサであり、4
4はフェーズシーケンサ36のフェーズ信号を受けて各
レジスタ、ゲート等を制御する制御部である。
6は各フェーズの遷移をSC3Iバス5のコントロール
線の認識により制御するフェーズシーケンサであり、4
4はフェーズシーケンサ36のフェーズ信号を受けて各
レジスタ、ゲート等を制御する制御部である。
また、37.38.39はそれぞれバスフリー10、ア
ービトレーション11、セレクション12の各フェーズ
におけるSC3Iバス5のコントロール信号の検出又は
タイミングの生成および各ハードウェアの動作タイミン
グ信号を生成するカウンタである。さらに40は5C3
ICI内の各種レジスタの制御を行なうPMAコントロ
ーラ、41は基本クロック発生回路、43はRAM26
へのRAMアクセスタイミング発生回路RTGである。
ービトレーション11、セレクション12の各フェーズ
におけるSC3Iバス5のコントロール信号の検出又は
タイミングの生成および各ハードウェアの動作タイミン
グ信号を生成するカウンタである。さらに40は5C3
ICI内の各種レジスタの制御を行なうPMAコントロ
ーラ、41は基本クロック発生回路、43はRAM26
へのRAMアクセスタイミング発生回路RTGである。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえばアービトレーション11およびセレクション1
2の各フェーズ等はオプションフェーズであり、制御プ
ロトコルとして必ずしも備わっていなくてもよい。
2の各フェーズ等はオプションフェーズであり、制御プ
ロトコルとして必ずしも備わっていなくてもよい。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、必要なコマンド情報と該コマンドの実行結果
を示すステータスとメソセージ情報とデータ転送のため
のパラメータとを格納する記憶部と、該記憶部に格納さ
れたコマンド情報を読み出すカウンタと、上記転送の際
の記憶部からの各情報を読み出すアドレスカウンタとワ
ードカウンタと、さらにRAMをアクセスするターゲッ
トレジスタ及びアドレスレジスタとを備えた構成とする
ことによって、インターフェイス制御回路と別体の専用
のマイクロプロセッサを用いることなく、インターフェ
ース制御の大部分をハードウェア構成で実現可能となり
、システムが小形化するとともに、システムのメインプ
ロセッサの僅かな負担によりインターフェースの効率的
なプロトコル制御が可能となり、高速なインターフェー
ス制御が実現される。
を示すステータスとメソセージ情報とデータ転送のため
のパラメータとを格納する記憶部と、該記憶部に格納さ
れたコマンド情報を読み出すカウンタと、上記転送の際
の記憶部からの各情報を読み出すアドレスカウンタとワ
ードカウンタと、さらにRAMをアクセスするターゲッ
トレジスタ及びアドレスレジスタとを備えた構成とする
ことによって、インターフェイス制御回路と別体の専用
のマイクロプロセッサを用いることなく、インターフェ
ース制御の大部分をハードウェア構成で実現可能となり
、システムが小形化するとともに、システムのメインプ
ロセッサの僅かな負担によりインターフェースの効率的
なプロトコル制御が可能となり、高速なインターフェー
ス制御が実現される。
第1図は本発明の一実施例であるインターフェース制御
回路を示す回路図、 第2図は上記実施例によるインターフェース制御の手順
を示すフロー図、 第3図は上記実施例のインターフェース制御回路を含む
システム構成を示す概略図、 第4図は上記実施例のインターフェース制御回路に対す
るマイコンプログラムの初期設定を示すフロー図、 第5図はその起動を示すフロー図である。 1・・・インターフェース制御回路(SC3IC)、2
・・・メインプロセッサ、3・・・デバイス(ターゲッ
ト)、4・・・システムバス、5・・・SC3Iバス、
6・・・メインストレージ、7・・・イニシェーク、1
0・・・バス71J−(フェーズ)、11・・・アービ
トレーション(フェーズ)、12・・・セレクション・
リセレクション(フェーズ)、13・・・メツセージア
ウト(フェーズ)、14・・・コマンド(フェーズ)、
15・・・データ転送(フェーズ)、16・・・ステー
タス(フェーズ)、17・・・メツセージイン(フェー
ズ)、18・・・インフォメーション(フェーズ)、2
0・・・セットリセットレジスタ5R3T、21 ・・
・ホストIDレジスタHID、22・・・オプションシ
ステムレジスタ○PSYS、23・・・実行レジ、2.
夕EXEC,24・・・コマンドカウントレジスタCM
DCNT。 25・・・ターゲットIDレジスタTID、26・・・
RAM、27・・・デコーダDEC,28・・・パスセ
レクタ、29・・・アドレスセレクタ、30・・・RE
Q/A CK信号発生器REQ/ACKGEN、31
・・・実行アドレスカウンタEAC,32・・・実行ワ
ードカウンタEWC。 33・・・パスセレクタ、34・・・システムデータハ
ソファ、35・・・SC3Iデータバッファ、36・・
・フェーズシーケンサ、37,38゜39・・・カウン
タ、40・・・PMAコントローラ、41・・・基本ク
ロック発生回路、42・・・レジスタETG、43・・
・RAMアクセスタイミング発生回路RTG、44・・
・制御部。 代理人 弁理士 筒 井 大 和 第4図 第5図
回路を示す回路図、 第2図は上記実施例によるインターフェース制御の手順
を示すフロー図、 第3図は上記実施例のインターフェース制御回路を含む
システム構成を示す概略図、 第4図は上記実施例のインターフェース制御回路に対す
るマイコンプログラムの初期設定を示すフロー図、 第5図はその起動を示すフロー図である。 1・・・インターフェース制御回路(SC3IC)、2
・・・メインプロセッサ、3・・・デバイス(ターゲッ
ト)、4・・・システムバス、5・・・SC3Iバス、
6・・・メインストレージ、7・・・イニシェーク、1
0・・・バス71J−(フェーズ)、11・・・アービ
トレーション(フェーズ)、12・・・セレクション・
リセレクション(フェーズ)、13・・・メツセージア
ウト(フェーズ)、14・・・コマンド(フェーズ)、
15・・・データ転送(フェーズ)、16・・・ステー
タス(フェーズ)、17・・・メツセージイン(フェー
ズ)、18・・・インフォメーション(フェーズ)、2
0・・・セットリセットレジスタ5R3T、21 ・・
・ホストIDレジスタHID、22・・・オプションシ
ステムレジスタ○PSYS、23・・・実行レジ、2.
夕EXEC,24・・・コマンドカウントレジスタCM
DCNT。 25・・・ターゲットIDレジスタTID、26・・・
RAM、27・・・デコーダDEC,28・・・パスセ
レクタ、29・・・アドレスセレクタ、30・・・RE
Q/A CK信号発生器REQ/ACKGEN、31
・・・実行アドレスカウンタEAC,32・・・実行ワ
ードカウンタEWC。 33・・・パスセレクタ、34・・・システムデータハ
ソファ、35・・・SC3Iデータバッファ、36・・
・フェーズシーケンサ、37,38゜39・・・カウン
タ、40・・・PMAコントローラ、41・・・基本ク
ロック発生回路、42・・・レジスタETG、43・・
・RAMアクセスタイミング発生回路RTG、44・・
・制御部。 代理人 弁理士 筒 井 大 和 第4図 第5図
Claims (1)
- 【特許請求の範囲】 1、メインプロセッサによって制御されるシステム装置
本体とその周辺デバイスとを記憶部から取り出された情
報によって相互に接続し制御するインターフェース制御
回路であって、コマンドと該コマンドの実行結果を示す
ステータスとメッセージ情報とデータ転送のためのパラ
メータとを格納する記憶部と、該記憶部に格納されたコ
マンドを読み出すカウンタと、上記転送の際の記憶部か
らの各情報を読み出すアドレスカウンタとワードカウン
タとを備えているとともに、この各カウンタにおける任
意の時点のカウント値を上記記憶部に退避させることを
特徴とするインターフェース制御回路。 2、請求項1記載のインターフェース制御回路において
、更に複数の周辺デバイス中の特定の1台の指定を行う
レジスタ手段を備え、前記記憶部に記憶された前記アド
レスカウンタと前記ワードカウンタの読み出しの際、前
記レジスタ手段によってアドレッシングされることを特
徴とするインターフェース制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63018661A JPH0746334B2 (ja) | 1988-01-28 | 1988-01-28 | インターフェース制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63018661A JPH0746334B2 (ja) | 1988-01-28 | 1988-01-28 | インターフェース制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01193958A true JPH01193958A (ja) | 1989-08-03 |
JPH0746334B2 JPH0746334B2 (ja) | 1995-05-17 |
Family
ID=11977796
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63018661A Expired - Lifetime JPH0746334B2 (ja) | 1988-01-28 | 1988-01-28 | インターフェース制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0746334B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0713918A (ja) * | 1993-01-29 | 1995-01-17 | Internatl Business Mach Corp <Ibm> | データ転送方法及びデータ処理システム |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58192123A (ja) * | 1982-05-04 | 1983-11-09 | Mitsubishi Electric Corp | 入出力デ−タ転送制御装置 |
-
1988
- 1988-01-28 JP JP63018661A patent/JPH0746334B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58192123A (ja) * | 1982-05-04 | 1983-11-09 | Mitsubishi Electric Corp | 入出力デ−タ転送制御装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0713918A (ja) * | 1993-01-29 | 1995-01-17 | Internatl Business Mach Corp <Ibm> | データ転送方法及びデータ処理システム |
Also Published As
Publication number | Publication date |
---|---|
JPH0746334B2 (ja) | 1995-05-17 |
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