JPH0452848A - ホスト・アダプタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野］ この発明は、小型計算機用の新しい標準インテリジェン
ト・インターフェースである５Ｃ３Ｉ　（ＳｍａｌｌＣ
ｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅｌ
バスに接続される計算機側のアダプタであるホスト・ア
ダプタに関するものである。

［従来の技術］ 第１１図は、小型計算機用の新しい標準インテリジェン
ト・インターフェースである５Ｃ５Ｉバスを使ったシス
テム構成例である。このシステムではコンピュータ・シ
ステムを更新するために、新世代の周辺機器に置き換え
たり９周辺機器をふやしたり、新たに何台かのホスト・
プロセッサを追加する場合、ソフトウェアの変更が少な
くてすむ標準システムとなっている。このため５Ｃ３Ｉ
バスはよく用いられるが、ホスト佃」こ５Ｃ５Ｉバスと
つながるホスト・アダプタが必要である。

この第１１図は１日経エレクトロニクス１９８６゜１０
．６（Ｎｏ、４０５）　ｒ普及にむけて歩みだしたｓｃ
ｓ　ｒ周辺装置インターフェース」に示された図である
。

つながり９両者間のデータの同期をとったり、シーケン
スを制御するものである。図において。

（１）はホストシステムにつながるシステム・バス、（
２）はシステムバス・データレシーバ、（３）はシステ
ムバス・データドライバ、（４）はシステムバス・アド
レスドライバ、　（３１）はレスポンスブタ・レジスタ
、　（３２）はライトデータ・レジスタ、　　（３３）
はメモリアドレス・レジスタ、　　（３４）（３５）は
２組の入出力データバッファ、　　（３６）は５Ｃ８Ｉ
バスコントローラ、　　（２１１はマイクロプロセッサ
、　　（２２）はローカルメモリ、　　（３７）はメモ
リリクエスト・コントロール、　　（３８）はＤＭＡコ
ントロールである。

この動作を説明する。図で、ホスト・プロセッサからシ
ステム・バス（１１経由で起動がかかると、マイクロプ
ロセッサ　（２１）はローカルメモリ（２２）に格納さ
れたプログラムによってホストから指令されたコマンド
を読出し、対応するデータ転送を開始する。システムバ
スへのリクエスト・アドレスはメモリアドレス・レジス
タ　（３３）にありシステム・バスに伝えられる。シス
テムバス・データ転送は、　ＤＭＡモードと非ＤＭＡモ
ードがあるが、　ＤＭＡモード転送中に非ＤＭＡモード
転送要求があっても、非ＤＭＡモード転送は直ちに行わ
れることはなく、ＤＭＡモード転送が終了するまで待た
される。第１３図はこの様子を示している。これはＤＭ
Ａモード転送と非ＤＭＡモード転送でレスポンスデータ
・レジスタ（３１）、ライトデータ・レジスタ（３２］
　、メモリアドレス・レジスタ　（３３）を共用する構
造のためである。

いまＤＭＡリードモードとすると、レスポンスデータ・
レジスタは１回のリードリクエスト分のリードデータだ
けしか格納できないので、第１４図に示すよう（乙　リ
クエストはレスポンス信号の返送を待ってから送信され
る。

第１２図で、レスポンスデータ・レジスタ（３２）は１
回のリードリクエストで読出されるデータ幅に等しい４
バイトのレジスタである。４バイトの整数倍のアドレス
にないメモリ・アドレスからデータ転送を開始する前に
、　ＤＭＡモード主メモリ・リード動作の開始および終
了時に、ファームウェア動作を使って転送対象のデータ
バイトを部分転送するアライメント処理が必要であった
。

第８図と第１５図でアライメント処理を説明する。第８
図で、４バイトの整数倍のアドレスでなく４バイトプラ
ス２のアドレスから転送を始めるとする。この時は第１
５図に示すように、最初の２バイトの転送は非ＤＭＡモ
ードで送り、このためのアライメント処理時間は約１０
０μ秒要した。またこの例では、最後の２バイトの転送
も非ＤＭＡモードで送ることになる。こうして４バイト
の整数倍のアドレス境界に無いアドレスから始まるデー
タ転送でスルーブツト低下の要因となっていた。

これはＤＭＡモード・ライトで４バイトの整数倍のアド
レスに無いメモリアドレスからデータ転送を行う場合も
同様である。

次にホスト・・システム側から５ｃｓｒバスにつながる
Ｉ１０コントローラ側へのデータ転送の説明をする。第
１２図で、出力バッファは１つしかないので、第１６図
に示すように、Ｉ１０コントローラに不都合が生じて転
送が止まると、そのＩ１０コントローラが再接続するま
で動作が停止した。

［考案が解決しようとする課題］ 従来のホスト・アダプタの動作は以上のようになってい
たので以下のような問題点があった。

（１）最初に起動を開始するホスト・システム（イニシ
ェークと呼ばれる）から動作を受ける側の■１０コント
ローラ等（ターゲットと呼ばれる）へデータ転送する場
合、システム・バス上のデータ転送速度が、　５ＣＳＩ
バス上の同期転送速度より低い場合がありオーバーラン
、アンダーランエラーが発生することがある。

（２）１ツのターゲットを起動したＤＭＡ　　（Ｄｉｒ
ｅｃｔＭｅｍｏｒｙ　Ａｃｃｅｓｓ）モードで連続して
主メモリデータ転送をしているときに、非ＤＭＡモード
で別のターゲットのコマンドを主メモリから取り出そう
とする場合、　ＤＭＡモード主メモリデータ転送が終了
するまで動作が待たされ、並列処理ができない。

（３ｊ　ＤＭＡ主メモリリード動作で１６バイトー括転
送をする際、１６バイトの整数倍のアドレスの区切りご
とに転送をすると性能が上がるシステム・バスで、　１
６バイトの整数倍のアドレスにないアドレスからデータ
転送を開始する場合は、　ＤＭＡ主メモリリード動作の
開始および終了時にファームウェア動作を使って転送対
象のデータ・バイトを部分転送するアライメント処理と
呼ばれる処理が必要であるため、主メモリ・リードデー
タ時の転送効率が低下する。

また、　ＤＭＡ主メモリライト動作で４バイト−括転送
をする際、４バイトの整数倍のアドレスの区切りごとに
転送をすると性能が上がるシステム・バスで、４バイト
の整数倍のアドレスにないアドレスからデータ転送を開
始する場合は、　ＤＭＡ主メモリライト動作の開始およ
び終了時にファームウェア動作を使って例えば２バイト
幅のデータを主メモリ量書き込むアライメント処理が必
要であるため、主メモリ・ライト時の転送効率が低下す
る。

（４）主メモリからデータを読み出し、ホスト・アゲブ
タを経由して５Ｃ３Ｉバスからデータをターゲットへ送
り出す動作で、ホスト・アダプタが出力データ・バッフ
ァを１つしか持たない構成では。

そこにデータが残っているため、ターゲットが５Ｃ３Ｉ
バスを一旦切った場合ターゲットが再び接続してデータ
転送を再開し終了するまで９次のターゲットのデータ転
送が待たされ５ＣＳＩバス転送効率が低下する。

この発明は、このような課題を解決しようとするもので
、システム・バスを効率よ（動作させるとともに、主メ
モリからの、または主メモリへのデータ転送が転送開始
アドレスの如何にかかわらず転送効率を向上させること
を目的とする。

［課題を解決するための手段］ この発明に係わるホスト・アダプタは２課題解決のため
以下の手段を備えている。

（１）システム・バス側では２ｍ個のリクエストをまと
めて送り５ｍリクエスト分のデータを格納できるレジス
タを設け、またｍ個のレジスタを区別するタグを付加す
るリクエスト・シーケンサを設けた。

（２）システム・バス側で、　ＤＭＡモードのデータ転
送中に、非ＤＭＡモードのデータ転送要求が発生すると
、　ＤＭＡモードデータ転送を一時中断して非ＤＭＡモ
ードデータ転送を実行し、その後ＤＭＡモードデータ転
送を再開させるリクエスト・マルチプレクサを設けた。

（３）システム・バス側で、主メモリのｎの整数倍のア
ドレスでないアドレスからデータリードを指令されたと
きには、指定アドレスとｎの整数倍アドレスとの差のバ
イト数を指定するリードデータ・アライン・カウンタを
設けた。

またシステム・バス側で、主メモリのｎの整数倍のアド
レスでないアドレスからデータライトを指令されたとき
には、指定アドレスとｎの整数倍アドレスとの差のバイ
ト数を指定するライトデータ・アライメンタを設けた。

（４）データ入力バッファおよびデータ出力バッファを
それぞれ複数個設け、またいずれかからのバッファの要
求で転送単位毎にバスに起動をかけるバスコントローラ
を設けた。

［作用コ この発明は以下の作用を有する。

（１）　ｍ個リクエストをまとめて転送し、かつｍ個の
データをまとめて送る。

（２）　ＤＭＡ連続転送中に９割込んで非ＤＭＡ転送を
し、見かけた上、　ＤＭＡ転送と非ＤＭＡ転送の同時処
理が実行される。

（３）主メモリ上の任意のアドレスからの、または任意
のアドレスへの、ｎの整数倍のリードまたはライトが指
定されても、不要分を空読し、ｎバイト転送を実行する
。

（４）１つのターゲットが接続中に一旦切り放されても
、その再開終了を待たず、他のターゲットとのデータ転
送を行なう。

［発明の実施例］ 発明の実施例を以下に説明する。

第１図はこの発明のホスト・アダプタの構成図である。

このホスト・アダプタが計算機システムで用いられる位
置は、第１２図の従来例と同じである。第１図において
、は）はホスト・システムにつながるシステム・バス、
（２）はシステムバス・データレシーバ、（３）はシス
テムバス・データドライバ、（４）はシステムバス・ア
ドレスドライバ、（５）はＤＭＡレスポンス・データレ
ジスタ。

（６）は非ＤＭＡレスポンス・データレジスタ、（７）
はＤＭＡライトデータ・レジスタ、（８）は非ＤＭＡラ
イトデータ・レジスタ、（９）はＤＭＡアドレスレジス
タ、　　（１０）は非ＤＭＡアドレスレジスタ、　　（
１１）（１２）は計２組の５Ｃ５Ｉバスへ出力するデー
タをた（わえる出力データ・バッファ、　　（１３１（
１４）は計２組の５Ｃ５Ｉバスから入力するデータをた
くわえる入力データ・バッファ、　　（１５）はシステ
ムバス・リクエスト・シーケンサ、　　（１６）はリク
エスト・マルチプレクサ、　　（１７）はライトデータ
・アライメツク、　　（１８）はＤＭＡ転送カウンタ、
　　（１９）はリードデータ・アライン・カウンタ、　
　（２０）は５Ｃ５Ｉバス・コントローラ、　　（２１
）はマイクロプロセッサ。

（２２）はローカル・メモリ、　　（２３）はターゲッ
トが接続される５Ｃ３Ｉバスである。

次に動作を説明する。第１図でホスト・プロセッサから
システム・バス（１）経由で起動がかかると、マイクロ
プロセッサ　（２１）はローカル・メモリ　（２２）に
格納されたプログラムに従ってホストから指令されたコ
マンドを読み出し、対応するデータ転送を開始する。シ
ステム・バス（１）へのリクエスト・アドレスはＤＭＡ
アドレス・レジスタ（９）にあり、システム・バスに伝
えられる。

いま、動作モードがＤＭＡリードモードとすると、リク
エスト・マルチプレクサがあるため、システム・バス上
のコマンドであるリクエスト信号は４つまで連続して送
れ、４つのリード・リクエストに対応したレスポンス・
データはシステム・バスからＤＭＡレスポンス・データ
レジスタ（５）に格納される。ＤＭＡレスポンス・デー
タレジスタ（５）は４つのレスポンス・データを収納で
きる容量となっている。

このタイミングを第２図（ａ）に示す。ここでシステム
・リクエスト・シーケンサ　（１５）は第２図（ｂ）に
示す様に、メモリ・リクエスト送信号、２ビツトのリク
エスト・タグを付加してシステムバスヘメモリ・リクエ
ストを送信する。またＤＭＡレスポンス・データレジス
タではシステムバス・レスポンスデータとともに返送さ
れるレスポンス・タグにより４つのレスポンス・データ
を識別し。

対応する４バイトのレジスタにセットする。システムバ
ス・リクエスト・シーケンサは２ビツトのリクエスト・
タグを付加することによって、最大４つまでのメモリ・
リクエストを連続して送信することができる。

リクエスト・タグを設けた効果について説明する。リク
エスト・タグが無い場合はリクエストとレスポンスデー
タを１対１に対応付ける手段が無いため、レスポンスの
返送を待ってから次のメモリリクエストを送信する手続
きとなるので、第１４図に示す様に４リクエストに２８
Ｔいる。これに対しリクエスト・タグを設けると、リク
エストの送信数、送信順とレスポンスデータの受信数、
受信順が識別出来るので、最大４つまでのレスポンスの
送信を待たずにリクエストを送信することができて、第
２図（ａ）に示す様に４リクエストで２０Ｔに改善され
る。

一般に、高速のデータ転送を行うメモリ装置ではインタ
ーリーブと呼ばれる機能を持ち、４バイト幅のリード要
求に対し内部的には例えば１６バイトを一度に読み出し
、読み出した１６バイト以内のアドレスに対し連続して
リード要求が来た場合には高速に読み出しデータを返送
できる構造となっている。したがって、第２図（ａ）の
ように４つのリード要求をレスポンスの有無にかかわら
ずメモリへ送れば、４つのレスポンス・データを続けて
受けることができる。

次にＤＭＡモードと非ＤＭＡモードの同時動作の説明を
する。非ＤＭＡモードの主メモリ・リードでは、非ＤＭ
Ａアドレスレジスタ　（１０）を用いてリクエストを送
信し、レスポンスデータはＤＭＡレスポンス・データレ
ジスタ（６）に格納される。システムバス・リクエスト
・シーケンサ（１５）はシステム・バスの競合制御、リ
クエスト送信、レスポンス受信などの制御をしている。

リクエスト・マルチプレクサ（１６）は本発明に係わる
構成で、その詳細構成は第３図の様になっており、マイ
クロプロセッサ　（２１）からのＤＭＡ　、非ＤＭＡ転
送要求を受けて、システムバス・リクエスト・シーケン
サ（１５）にどちらの転送を行うのかの指令を与える。

いまＤＭＡモード・ライト実行中の非ＤＭＡモード・ラ
イト割込みがあったとすると、リクエスト・マルチプレ
クサは第４図（ａ）に示すタイムチャートで動作し、　
ＤＭＡモード転送と非ＤＭＡモード転送をシステム・バ
スへの送信リクエスト単位で切り換えることができる。

この動作を第４図ｆａ）に基づき説明する。

ＤＭＡモード・ライト実行中はマイクロプロセッサから
のＤＭＡモード・ライト転送要求信号ＤＭＡ■ＲＴがイ
ネーブルで、リクエスト・マルチプレクサ（１６）はシ
ステムバス・シーケンサ　（１５）にＤＭＡモード・ラ
イト指令信号ＤＭＡ　　ＷＲＴＲＵＮ　　を出力する。

非ＤＭＡモード・ライト要求が発生すると、マイクロプ
ロセッサはＤＭＡ　　ＷＲＴ信号はそのままとし、非Ｄ
ＭＡ　　ＷＲＴ信号をイネーブルにする。リクエスト・
マルチプレクサは、この信号をとらえてＤＭＡＷＲＴＲ
ＵＮをディスエーブルとするが、システムバス・リクエ
スト・シーケンサは１６バイト境界を１つの区切りとし
てリクエストを送信し続ける。またＤＭＡモード・ライ
トデータ・レジスタ（７）は、　ＤＭＡ　　ＷＲＴ　Ｒ
ＵＮディスエーブルを受は取ると、１６バイト境界で入
力データバッファ　（１３）（１４）からの新たなデー
タ取込みを中断し、保持の していたデータをシステム・バスへ送信終了ギクイミン
グでＤＭＡ　　ＷＲＴデータレジスタＯＫ信号をディス
エーブルとしてリクエスト・マルチプレクサ（１６）へ
伝える。ここでＤＭＡモード・ライト転送が中断される
。一方リクエスト・マルチプレクサはＤＭＡモード・ラ
イトデータ・レジスタ（７）からのＤＭＡモードＷＲＴ
データ・レジスクＯＫ信号ディスエーブルを受取ると、
システムバス・リクエスト・シーケンサ　（１５）と非
ＤＭＡモード・ライトデータ・レジスタ（８）に非ＤＭ
Ａモード・ライト指令信号非ＤＭＡ　　ＷＲＴ　　ＲＵ
Ｎイネーブルを送る。非ＤＭＡモード・ライトデータ・
レジスタ（８）はシステム・バスへ送信するデータが揃
ったタイミングで非ＤＭＡＷＲＴデータ・レジスタＯＫ
信号をリクエスト・マルチプレクサに返送し、システム
バス・リクエスト・シーケンサは非ＤＭＡモード・ライ
トを１回だけ実行する。ここで非ＤＭＡモード・ライト
転送が割込まれことになる。非ＤＭＡモード・ライトの
システム・バスへのリクエストが送信終了したタイミン
グでリクエスト・マルチプレクサは非ＤＭＡ　ＷＲＴＲ
ＵＮ信号をディスエーブルとし、中断していたＤＭＡモ
ード・ライトを再開するためにＤ１４Ａ　ＷＲＴ　ＲＵ
Ｎ信号をイネーブルとする。また、　ＤＭＡ　ＷＲＴ　
ＲＵＮ信号イネーブルと同時に、マイクロプロセッサか
らの非ＤＭＡＷＲ丁信号もリセットする。システムバス
・リクエスト・シーケンサとＤＭＡモード・ライトデー
タ・レジスタ（７）はｆ）ＭＡ　ＷＲＴ　ＲＵＮ信号イ
ネブールをとらえ、　ＤＭＡモード・ライトを再開する
。

こうしてリクエスト・マルチプレクサはＤＭＡモード転
送と非ＤＭＡモード転送を、システム・バスへの送信リ
クエスト単位で切り替えることができる。

第４図（ｂ）はこの様子を示したタイム・チャートであ
り、上記の動作説明により、　ＤＭＡモードと非ＤＭＡ
モードの見かけ上の上の同時動作が行われる。

次に複数バイトを一括して転送する場合を説明する。Ｄ
ＭＡモードの主メモリリードでは１６バイトごとの一括
データ転送が多い。これに対応してアドレス制御は１６
バイトの整数倍のアドレスからの読み出しが便利なよう
に考慮されている。

第１図でリードデータ・アライン・カウンタ（１９）を
設け、この詳細構成は第５図のようになっている。第５
図と第６図（ａ）により動作を説明する。出力データバ
ッファ［）　（１２）と５Ｃ５Ｉパスコントローラ　（
２０）の間には出力データバッファ・コントローラがあ
り、リードデータ・アライン・カウンタ　（１９）から
のアライメント要求を監視しながら出力データバッファ
にリードパルスを、また５Ｃ５Ｉバス・コントローラに
対してはＡＣＫ信号を返送する。出力データバッファ・
コントローラは５Ｃ３Ｉバス転送開始、終了アドレスが
システム・バス接続の主メモリの１６バイトの整数倍の
境界では無かった場合では、　５Ｃ３Ｉバスへのデータ
転送の開始と終了時に、出力データバッファに格納され
ている余分なデータを読捨てる動作を行う。リードデー
タ・アライン・カウンタにはＳＣ５Ｉバス転送開始前に
マイクロプロセッサ　（２１）がら読捨てるべきデータ
のバイト数をセットしておく。例えば第６図（ａ）の例
では第５図のリードデータ・アラインカウンタにＰバイ
トとＱバイトがセットされる。５ＣＳＩバスデータが転
送が始まると、　５ＣＳＩバス・コントローラ　（２０
）はＲＥＱ信号を出力データバッファ・コントローラへ
伝える。このときり−ドデータ・アライン・カウンタ　
（１９）は、データ転送開始時の読捨てバイトカウンタ
値がゼロで無ければ５ＴＡＫＧＮ信号を出力データバッ
ファ・コントローラに出力する。出力データバッファ・
コントローラは５ＴＡＬＧＮ信号が見えると、　５ｃｓ
ｒバス・コントローラにＡＣＫ信号を返送せず、出力デ
ータバッファの空読みを行う。空読み毎安にリードデー
タ・アライン・カウンタにはＤＥＣ：ＡＬＧＮ信号を返
し。

Ｐバイトからの減算を指示する。・こうしてＰバイトの
空読みが終了すると、　５ＣＳＩバス・コントローラに
ＡＣＫ信号を返送して５ｃｓｘバスデータ転送が開始さ
れる。

５Ｃ３Ｉバスデータ転送が終了すると、　５Ｃ５Ｉバス
・コントローラはＲＥＱ信号をディスエーブルとする。

このタイミングでリードデータ・アライン・カウンタ　
（１９）は出力データバッファ・コントローラに対しＥ
ＮＤＡＬＧＮ信号を出力し、Ｑバイト分の余分なデータ
の空読みを催促する。Ｑバイト分の減算は、同様に、　
ＤＥＣＡＬＧＮ信号により行われる。

こうして、第６図（ｂ）のように最初にＰバイトは５Ｃ
ＳＩバスへはデータが送られず、Ｑバイト後から出力デ
ータバッファ（ｌｌ）に読込まれたデータを５ＣＳＩバ
スに送りだす。途中の１６バイトアドレスの整数倍のア
ドレスからの１６バイト分のデータはそのまま１バイト
づつ順に送られる。−括り−ドの最後のデータは出力デ
ータバッファ（１１）からは１６−Ｑバイト読み出され
、後のＱバイトは５ｃＳＩバスには送られない。

これは、従来例で述べた動作と比べると、データ転送の
開始と終了でそれぞれ約１００μ秒の動作時間短縮が実
現できる。

次に一括ライト動作を説明する。主メモリへのライトは
４バイトごとに一括して行なうようになっていることが
多い。

第７図はライトデータ・アライメンタの構成図である。

また第８図第９図はホスト・インターフェースのシステ
ムバスＤＭＡモード主メモリライトで４バイト境界に無
いデータ転送がホストから指令された場合のライトデー
タ・アライメンタの動作を説明するための図である。

第８図は２バイト境界から転送が始まり、２バイト境界
で転送が終了する場合の主メモリデータ転送領域の図を
示す。図において、バイトアドレスＬｙは４バイト境界
の主メモリアドレスを示す。

第９図は第８図の例でのライトデータ・アライメンタ動
作を示すタイムチャートである。ＤＭＡモード主メモリ
ライトのメモリ・リクエストとＤＭＡアドレスレジスタ
、　ＤＭＡ転送カウンタの状態を示している。ＤＭＡモ
ード主メモリライト開始での最初のメモリ・リクエスト
は、　ＤＭＡアドレスレジスタの内容が４バイト境界に
無いことから、　５ＴＨＬＦ信号をライトデータ・アラ
イメンタが受け、　ＨＡＬＦ信号をシステムバス・リク
エスト・シーケンサへ伝え、２バイト幅転送が指示され
る。その後は４バイト幅転送がしばら（行なわれ、　Ｄ
ＭＡ転送カウンタが残り「２」バイトになった時、　Ｅ
ＮＤＨＬＦ信号をライトデータ・アライメンタが受け、
　ＨＡＬＦ信号をシステムバス・リクエスト・シーケン
サへ伝え。

再び２バイト幅転送のリクエストが送出される。

こうした処理は第１図のライトデータ・アライメンタ　
（１７）により行なわれ、システムバス・リクエスト・
シーケンサが送出する転送バイト幅指定を制御する。

このようにホストインターフェース・ライトデータ転送
で、４バイト幅にないデータ転送要求があっても、ハー
ドウェア処理によりデータ転送スルーブツトの低下を防
ぐことができる。

次に５Ｃ５Ｉバスにつながる複数ターゲットの同時動作
を説明する。

第１図で出力データバッファ（１１）　（１２）を設け
。

いずれかの要求でバス送出を可能としたので。

方のデータバッファが動作の途中で停止しても空いてい
るほうがデータを受けられる。こうして第１０図のよう
にターゲット１（例えばＩ１０コントローラ１）が−時
バスを切り放しても、その間に他のデータバッファを経
由して他のターゲット２（例えばＩ１０コントローラ２
）にデータ転送ができる。

［発明の効果］ 以上のようにこの発明によれば、複数のデータレジスタ
とリクエスト・シーケンサを設けたので、複数のリクエ
ストと複数のデータをまとめて転送し、転送効率が向上
する。

またリクエスト・マルチプレクサを設けたので、　ＤＭ
Ａ連続転送中に、非ＤＭＡ転送を割込んで実設けて不要
データは空読し、主メモリの−括り−ドまたはライトに
合わせたので、転送開始時または転送終了時の部分転送
が不要で、転送効率が向上する。

さらに、データ・バッファを複数個設け、いずれかのバ
ッファからの要求でバスに起動をかけるので、バスの使
用効率が向上する。

【図面の簡単な説明】

第１図はこの発明の１実施例であるホスト・アダプタの
構成図、第２図（ａ）はリクエストとレスポンスデータ
の処理時間を示す図、第２図（ｂｌはリクエスト・タグ
とレスポンスデータの関係を示す図、第３図はリクエス
ト・マルチプレクサの動作を説明するための信号入出力
図、第４図（ａ）は信を示す図、第５図はアライン・カ
ウンタの動作を説明するための信号入出力図、第６図（
ａ）はアライン・カウンタの動作タイミング図、第６図
（ｂ）は主メモリの転送データと５Ｃ５Ｉバス上のデー
タの関係を示す図、第７図はライトデータ・アラン イン＝＃イウタの動作を説明するための信号人出方図、
第８図は主メモリ上のデータ転送を説明する図、第９図
は４バイトの整数倍にないアドレスからの転送のタイミ
ング図、第１０図はバッファと、システムバスと５Ｃ３
Ｉバス上の動作を説明する図、第１１図は従来の５Ｃ３
Ｉバスを使ったシステム図、第１２図は従来のホスト・
アダプタを示す図、第１３図は従来のＤＭＡ転送と非Ｄ
ＭＡ転送の転送関係を示す図、第１４図は従来のリクエ
ストとレスポンスデータの関係を示す図、第１５図は従
来の４バイトの整数倍にないアドレスからの転送を説明
する図、第１６図は従来のバッファと、システムバス、
　５Ｃ３Ｉバスとの動作を説明する図である。 図において、（１）はシステムバス、（５）はＤＭＡレ
スポンスデータ・レジスタ、（６）は非ＤＭＡレスポン
スデータ・レジスタ、（７）はＤＭＡライトデータ・レ
ジスタ、（８）は非ＤＭＡライトデータ・レジスタ、（
９）はＤＭＡアドレスレジスタ、　　（１０）は非ＤＭ
Ａアドレスレジスタ、　　［）は出力データバッファｌ
、（１２）は出力データバッファ２．　　（１３）は入
力データバッファＬ　　ｆ１４１は入力データバッファ
２．　　（１５）はシステムバス・リクエスト・シーケ
ンサ、　　（１６）はリクエスト・マルチプレクサ、　
　（１７）はライトデータ・アライメンタ、　（１８）
はＤＭＡ転送カウンタ、　　（１９）はリードデータ・
アライン・カウンタ、　　（２０１は５Ｃ３Ｉバスコン
トローラである。 なお１図中、同一符号は同一または相当部分を示す。

Claims (4)

【特許請求の範囲】
1. （１）プロセッサ、メモリなどにつながるシステム・バ
   スと、他のアダプタ、コントローラにつながるバスに接
   続されるアダプタで、 システム・バス側で、ｍ個のリクエストをまとめて送り
   、かつｍリクエスト分のデータを格納するレジスタと、
   レジスタを区別するタグを付加するリクエスト・シーケ
   ンサを設けたことを特徴とするホスト・アダプタ
2. （２）プロセッサ、メモリなどにつながるシステム・バ
   スと、他のアダプタ、コントローラにつながるバスに接
   続されるアダプタで、 システム・バス側で、ＤＭＡモードのデータ転送中に、
   非ＤＭＡモードのデータ転送要求が発生すると、ＤＭＡ
   モード連続転送を一時中断して非ＤＭＡモードデータ転
   送を実行し、その後ＤＭＡモードデータ連続転送を再開
   させるためのリクエスト・マルチプレクサを設けたこと
   を特徴とするホスト・アダプタ
3. （３）プロセッサ、メモリなどにつながるシステム・バ
   スと、他のアダプタ、コントロールにつながるバスに接
   続されるアダプタで、 システム・バス側で主メモリのｎの整数倍のアドレスで
   はないアドレスからデータリードを指定されたときには
   、指定アドレスとｎの整数倍のアドレスとの差のバイト
   数を指定するリードデータ・アライン・カウンタを設け
   、 システム・バス側で、主メモリのｎの整数倍のアドレス
   ではないアドレスからデータライトを指令されたときに
   は、指定アドレスとｎの整数倍のアドレスとの差のバイ
   ト数を指定するライトデータ・アライメンタを設けたこ
   とを特徴とするホスト・アダプタ
4. （４）プロセッサ、メモリなどにつながるシステム・バ
   スと、他のアダプタ、コントローラにつながるバスに接
   続されるアダプタで、 データ入力バッファとデータ出力バッファをそれぞれ複
   数個設け、さらにいずれかのバッファからの要求で転送
   単位ごとにバスに起動をかけるバスコントローラを設け
   たことを特徴とするホスト・アダプタ