JP2802043B2

JP2802043B2 - クロック故障検出回路

Info

Publication number: JP2802043B2
Application number: JP7013992A
Authority: JP
Inventors: カール・エイ・ベンダー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1994-04-05
Filing date: 1995-01-31
Publication date: 1998-09-21
Anticipated expiration: 2013-09-21
Also published as: JPH07282025A; EP0676695A2; EP0676695A3; EP0676695B1; DE69505871T2; DE69505871D1; US5471488A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主プロセッサのチャネ
ルと高性能パケット交換機構（以下「交換機構」と略
記）との間に結合されたアダプタ用のクロック故障検出
回路に係る。

【０００２】

【従来の技術】並列処理システムの性能は、プロセッサ
性能と通信性能とに依存する。通信性能は、非常に重要
であって、これを待ち時間とバンド幅の２つの要素に分
けて検討することができる。効率的な通信サブシステム
を構築するには、これらの両要素を最適化しなければな
らない。

【０００３】従来のシステムでは、主プロセッサと交換
機構との間に、アダプタのような装置が使用されてき
た。しかし、これらのアダプタは、比較的遅いバスを介
する全てのデータ転送について、主プロセッサが介入す
ることを必要としていた。従って、データの転送が行わ
れている間、主プロセッサは、他のタスクを実行するこ
とができなかった。この結果、主プロセッサの性能を最
適化できないという問題が生ずる。

【０００４】この問題を解決するために、アダプタ内に
コプロセッサを使用するという従来のシステムが存在す
るが、かかるシステムでは、主プロセッサとコプロセッ
サとの間の比較的遅いバス上に不要なトラフィックが流
れるために、当該バス上で使用可能な全てのサイクル
を、アプリケーション・データの転送に使用することが
できなかった。この結果、かかるシステムの通信効率が
低下していた。

【０００５】さらに、従来のシステムは、比較的遅いバ
スを使用して、（主プロセッサとコプロセッサ機構との
間の通信タスクについて）ポーリングを行っているため
に、主プロセッサの性能を低下させるだけでなく、シス
テム全体の効率を低下させ、バス上のアプリケーション
・データとの競合を生じさせ、メッセージの待ち時間を
増加させ、メッセージのバンド幅を減少させていた。こ
の結果、通信効率が低下していた。

【０００６】さらに、従来のアダプタは、スレーブ・モ
ードでだけ動作可能であって、データ転送を開始するこ
とができなかった。このことが問題であるのは、主プロ
セッサがマスタ（例えば、イニシエータ）として機能し
なければならず、このため、データ転送のプロセス全体
を通して十分に介入しなければならないからである。

【０００７】他の問題は、データの経路指定（従って、
完全性）を検査することに係る。メッセージ受け渡しプ
ロトコルを使用している並列処理システムでは、データ
・パケットは、当該システム内のプロセッサ相互間で受
け渡しされる。一般に、これらのデータ・パケットは、
ヘッダ内に保持されている経路指定情報に従って、ソー
ス・プロセッサから、ネットワーク・ファブリック（ネ
ットワーク基本構造）を通して、宛先プロセッサに送信
される。或るシステムでは、かかる経路指定情報は、ネ
ットワーク・ファブリックによって消費され（例えば、
パケットがデータ経路に沿って進行するうちにデータ・
ビットが消失され）るから、メッセージ・パケットがそ
の宛先に到着したときには、もはや経路指定情報が存在
しないということさえある。もし、経路指定情報が壊れ
ると、ネットワークはエラーを検出することはできず、
このため、各パケットが間違った宛先に経路指定され
て、データの完全性が失われることになる。

【０００８】本発明に特に関連する他の問題は、アダプ
タのクロックが故障すると、主プロセッサを無期限にハ
ングアップさせてしまうことがある、というものであ
る。

【０００９】

【発明が解決しようとする課題】従って、本発明の目的
は、クロックが故障したときでも、主プロセッサのハン
グアップを防止できるようなクロック故障検出回路を提
供することである。

【００１０】

【課題を解決するための手段】本発明に従って、主プロ
セッサのチャネルに結合されたアダプタ用のクロック故
障検出回路が提供される（詳細については、図９及びそ
の説明を参照）。このクロック故障検出回路は、（ａ）交換機構内に設けられ、アダプタに結合された出
力を有し、第１の状態及び第２の状態を有する外部クロ
ック信号を生成するスイッチ・クロックと、（ｂ）アダプタ内に設けられたカウント機構とを備え、
このカウント機構は、外部クロック信号が第１の状態か
ら第２の状態に遷移するのを検出するように、スイッチ
・クロックの出力に接続された第１の入力を有し、第２
の状態への遷移を検出するのに応答して、初期値から終
了値までのカウント動作を開始し、終了値に達するのに
応答してリセット信号を生成するための出力を有する第
１のカウンタと、外部クロック信号が第２の状態から第
１の状態に遷移するのを検出するように、スイッチ・ク
ロックの出力に接続された第２の入力を有し、第１の状
態への遷移を検出するのに応答して、初期値から終了値
までのカウント動作を開始し、終了値に達するのに応答
してリセット信号を生成するための出力を有する第２の
カウンタとを含み、これら第１及び第２のカウンタの周
波数は、外部クロック信号の一の遷移が消失するときに
カウンタが終了値に達することができるように、外部ク
ロック信号の周波数よりも大きくされており、（ｃ）さらに、第１及び第２のカウンタの出力に結合さ
れ、リセット信号に応答してアダプタをリセットするた
めのリセット手段と、（ｄ）リセット手段とチャネルとの間に結合され、外部
クロック信号の一の遷移が消失するときにチャネルがハ
ングアップ状態に放置されないように、アダプタのリセ
ット状態をチャネルに伝達するためのリセット伝達手段
とを備えている。

【００１１】

【実施例】図１には、本発明に従ったアダプタ１が示さ
れている。アダプタ１は、主プロセッサ２（例えば、Ｉ
ＢＭ社の RISC System/6000 ）と、交換機構３との間の
通信を実行する通信装置である。アダプタ１は、マイク
ロチャネル・バスのノードにインタフェースすることが
できる（マイクロチャネル・バスの記述については、Ｉ
ＢＭ社の "Personal System/2 Hardware Technical Ref
erence - Architectures", Part No. 84F8933, Part N
o. 68X2330 及び "IBM Micro Channel Architecture"
を参照されたい）。

【００１２】図２には、アダプタ２０の構成が詳細に示
されている。アダプタ２０は、主プロセッサ２が交換機
構３と通信することを可能にする。アダプタ２０との通
信は、アダプタ２０又は主プロセッサ２の何れによって
も開始することができる。アダプタ２０上のマイクロチ
ャネル・インタフェース２１は、主プロセッサ２のマイ
クロチャネルを、アダプタ２０にインタフェースする。
主プロセッサ２内の主メモリ２ａは、その内部にＦＩＦ
Ｏキュー２ｂを含んでいる。

【００１３】アダプタ２０は、ストリーミング・マスタ
又はノンストリーミング・スレーブとして機能すること
ができる。具体的には、アダプタ２０は、８０ＭＢ／ｓ
のピーク・バンド幅を有するマイクロチャネル上のスト
リーミング・マスタである。アダプタ２０は、１０ＭＨ
ｚの転送クロックを使用して、８又は４バイトのストリ
ーミングをサポートする。また、アダプタ２０は、マイ
クロチャネル上のノンストリーミング・スレーブとして
も機能することができる。クロック速度は、交換機構３
と同期する４０ＭＨｚが望ましい。

【００１４】アダプタ２０上のマイクロプロセッサ２２
は、通信コプロセッサとして使用されるために、以下で
は「コプロセッサ」と呼ばれることもある。

【００１５】マイクロプロセッサ２２には、エラー訂正
機能を有する十分な容量（例えば、８ＭＢ）のＤＲＡＭ
２３が結合されている。ＤＲＡＭ２３は、マイクロプロ
セッサ２２のプログラム記憶装置であり、プロトコル・
データ構造を保持している。ＤＲＡＭ２３は、アダプタ
２０と主プロセッサ２との間のメッセージ受け渡しエリ
アとしても使用することができる。後述のように、ＤＲ
ＡＭ２３は、マイクロプロセッサ２２及びマイクロチャ
ネルの両方からアドレス可能である。

【００１６】主プロセッサ２と交換機構３の二重通信路
との間で直接メモリ・アクセス（以下「ＤＭＡ」と略
記）機能を提供するために、少くとも左側（ＬＨＳ）Ｄ
ＭＡエンジン２４及び右側（ＲＨＳ）ＤＭＡエンジン２
５が設けられている。

【００１７】双方向性のＦＩＦＯバッファ（以下「ＦＩ
ＦＯバッファ」と略記）２６は、少なくとも４ｋＢの容
量を有することが望ましく、マイクロチャネル・インタ
フェース２１に結合されている。ＦＩＦＯバッファ２６
は、（図２の点線で示すように）左側ＤＭＡエンジン２
４及び右側ＤＭＡエンジン２５によって制御可能であ
り、第１のポート２６ａ及び第２のポート２６ｂを含ん
でいる。さらに、ＦＩＦＯバッファ２６は、「メール・
ボックス」と呼ばれる内部レジスタ２６ｃを有してお
り、これを使用してＦＩＦＯバッファ２６をバイパスす
ることができる。

【００１８】メモリ兼交換機構管理ユニット（以下「Ｍ
ＳＭＵ」と略記）２７と呼ばれる標準セルのＡＳＩＣ
は、複数のレジスタを含み、マイクロプロセッサ２２、
ＦＩＦＯバッファ２６、交換機構３及びＤＲＡＭ２３に
結合されていて、ＤＲＡＭ２３用のＤＲＡＭコントロー
ラとして機能する。また、ＭＳＭＵ２７は、マイクロプ
ロセッサ２２用のＤＲＡＭコントローラであって、マイ
クロプロセッサ・バス２８を交換機構３にインタフェー
スする。ＭＳＭＵ２７については、１９９３年３月２日
に出願された米国特許出願第０８／０２５０１９号に記
述されている。

【００１９】ＭＳＭＵ２７は、マイクロプロセッサ２２
又は（メール・ボックス２６ｃを介して）主プロセッサ
２によってアクセス可能である。左側ＤＭＡエンジン２
４及び右側ＤＭＡエンジン２５は、マイクロプロセッサ
・バス２８及びマイクロチャネル・バス２９の各々を介
して、ストリーミング・データ転送を提供する。即ち、
左側（ＬＨＳ）では、左側ＤＭＡエンジン２４がマイク
ロチャネル・バス２９とＦＩＦＯバッファ２６との間の
転送を行うのに対し、右側（ＲＨＳ）では、右側ＤＭＡ
エンジン２５がＦＩＦＯバッファ２６とマイクロプロセ
ッサ・バス２８との間の転送を行う。

【００２０】ＦＩＦＯバッファ２６は、比較的速い１６
０ＭＢ／ｓのマイクロプロセッサ・バス２８を比較的遅
いマイクロチャネル・バス２９から分離して、これらの
バスを同時に使用できるようにしている。この結果、マ
イクロプロセッサ２２が計算を行っている間、マイクロ
チャネル・バス２９を介してデータを転送することがで
きる。マイクロプロセッサ・バス２８は、マイクロチャ
ネル・バス２９よりも高速であるので、マイクロプロセ
ッサ２２による計算と、交換機構３とのデータ転送を時
間的に多重化することができる。かくて、主プロセッサ
２は、かかるデータ転送を待機している間に、他の処理
を行うことができるので、従来のシステムに比べて重要
な利点が得られる。

【００２１】以下で詳述するように、アダプタ２０は、
マイクロチャネルのスレーブとして主プロセッサ２によ
ってアクセスされ、またマイクロチャネルのマスタとし
て主メモリ２ａをアクセスすることができる。アダプタ
２０が一のマイクロチャネル・アドレスを復号する際、
マイクロチャネルのマスタが一のサイクル（例えば、一
のマイクロチャネル・サイクル）の間にマイクロプロセ
ッサ・バス２８を使用することができるように、マイク
ロプロセッサ２２はそのバス２８から切断される。その
後、制御はマイクロプロセッサ２２に戻される。アダプ
タ２０上のシステム・データを、主プロセッサ２上のユ
ーザ領域のアプリケーションから保護するために、ハー
ドウェアがアクセス検査を提供する。

【００２２】マイクロチャネルを介して主プロセッサ２
がアクセス可能なものには、アダプタ２０上の構成レジ
スタ（例えば、マイクロプロセッサ２２の開始／停止、
アダプタ２０のリセット、アダプタ２０が復号するマイ
クロチャネル・アドレスを設定するためのもの）があ
る。

【００２３】電源オン時に、主プロセッサ２は、マイク
ロプロセッサ・コードをメール・ボックス２６ｃを介し
てアダプタ２０上のＤＲＡＭ２３にロードした後、構成
レジスタを介してマイクロプロセッサ２２の動作を開始
させる。右側ＤＭＡエンジン２５又は主プロセッサ２が
マイクロプロセッサ・バス２８の使用を必要とする場
合、マイクロプロセッサ２２はそのバス２８から自動的
に切断され、アクセスが完了したときにバス２８に戻さ
れる。この動作は、主プロセッサ２及びマイクロプロセ
ッサ２２に対し透明である。

【００２４】マイクロプロセッサ２２は、マイクロチャ
ネルへの割り込みを駆動し、またマイクロチャネルから
の割り込みを受け取ることができる。一般に、これらの
割り込みは、例外報告のために使用される。以下で詳述
するように、主プロセッサ２とマイクロプロセッサ２２
との間の通常のメッセージ受け渡しは、ＤＲＡＭ２３内
で行われる。

【００２５】アダプタ２０は、マイクロチャネル・マス
タとして、マイクロチャネルと交換機構３との間で、デ
ータをストリームすることができる。また、アダプタ２
０は、マイクロチャネルとＤＲＡＭ２３との間で、デー
タをストリームすることができる。これに対し、マイク
ロプロセッサ２２は、マイクロチャネル・データをロー
ド及び格納することができる。マイクロプロセッサ２２
は、ＤＭＡポートと呼ばれるアダプタ２０上の或る範囲
のアドレスへの書き込みによって全てのＤＭＡ転送を開
始し、その結果を調べるために、これらのポートを後で
読み取ることができる。

【００２６】左側ＤＭＡエンジン２４は、特定の「ヘッ
ダ」アーキテクチャを通して、マイクロプロセッサ２２
によって制御される。このヘッダがＦＩＦＯキューを通
して進行し（従って、ＦＩＦＯバッファ２６内には、或
る時点で複数のヘッダが待ち行列化されていることがあ
る）、そして左側ＤＭＡエンジン２４が以前のヘッダの
処理を終了するとき、左側ＤＭＡエンジン２４は、ＦＩ
ＦＯバッファ２６から次のヘッダを取り出してマイクロ
チャネルのマスタ動作を開始する。これらのヘッダは、
左側ＤＭＡエンジン２４による取り出し又は格納用のも
のとすることができる。格納動作用のデータは、ＦＩＦ
Ｏバッファ２６内にあるそのヘッダの直後に続く。かく
て、制御情報及びデータ情報は、同じ経路を進行する。
以下で詳述するように、ＬＨＳ／ＲＨＳブリッジが、バ
ス２８及び２９のマスタ及びスレーブとして機能する。
例えば、左側ＤＭＡエンジン２４は、マイクロチャネル
・マスタになり、データをマイクロチャネルと授受する
ように機能することができる。

【００２７】また、左側ＤＭＡエンジン２４は、スレー
ブ・サイクルについてマイクロチャネルを監視する（左
側ＤＭＡエンジン２４は、マイクロチャネルのスレーブ
である）。スレーブ・サイクル（又はプログラム式入出
力）は、左側ＤＭＡエンジン２４及び右側ＤＭＡエンジ
ン２５のマスタ動作に割り込むことができ、その場合
は、プログラム式入出力を迅速に且つ原子的に行うこと
ができる。主プロセッサ２は、アダプタ２０と通信する
ために、進行中のＤＭＡ動作が終了するのを待機する必
要がないから、プログラム式入出力を確実に行わせるこ
とができる。一のスレーブ・サイクルの復号時には、左
側ＤＭＡエンジン２４が右側ＤＭＡエンジン２５に割り
込んで、両者がマイクロプロセッサ２２のアドレス空間
を対象として原子的なプログラム式入出力を実行する。
左側ＤＭＡエンジン２４は、このプログラム式入出力が
終了するのを許容する前に、右側ＤＭＡエンジン２５の
肯定応答を待機する。

【００２８】さらに、右側ＤＭＡエンジン２５は、マイ
クロプロセッサ・バス２８のスレーブを制御するための
幾つかのポートによって制御される。例えば、図２に示
すように、ＦＩＦＯポート２６ｂが設けられている。マ
イクロプロセッサ２２がＦＩＦＯポート２６ｂを対象と
して読み取り／書き込みを行うとき、ＬＨＳ／ＲＨＳブ
リッジは、マイクロプロセッサ・バス２８のスレーブと
して機能する。マイクロプロセッサ２２は、以下の幾つ
かの機能を実行するためにＦＩＦＯポート２６ｂを使用
する。即ち、（１）一の格納を行うために、ヘッダを左
側ＤＭＡエンジン２４に送信するとともに、右側のＤＭ
Ａを開始して格納すべきデータをＦＩＦＯバッファ２６
内に置き（この場合、ＬＨＳ／ＲＨＳブリッジはバス・
マスタになり、マイクロプロセッサ２２のアドレス空間
内の任意の位置を対象としてパイプライン・サイクルを
実行する）、（２）一の取り出しを行うために、左側Ｄ
ＭＡエンジン２４にヘッダを送信し、（３）左側ＤＭＡ
エンジン２４が取り出したデータをマイクロプロセッサ
２２のアドレス空間内の任意の位置に移動させるため
に、右側のＤＭＡを開始し、（４）右側のＤＭＡを開始
することなく格納を行うために、左側ＤＭＡエンジン２
４にヘッダを送信し、（５）ＦＩＦＯバッファ２６との
間でデータの直接的な読み取り／書き込みを行う。

【００２９】マイクロプロセッサ２２は、ＤＭＡポート
と呼ばれるアダプタ２０上の或る範囲のアドレスの１つ
に書き込みを行うことによって、ＤＭＡ転送を開始す
る。ＤＭＡポート・アドレスの選択と、このポートに書
き込まれる最初のワード（ＤＭＡヘッダと呼ばれる）の
内容に応じて、ＤＭＡ活動を制御するための手段がマイ
クロプロセッサ２２に与えられる。基本的には、ＤＭＡ
ポート・アドレスの選択が、右側ＤＭＡエンジン２５を
制御するのに対し、ＦＩＦＯバッファ２６を通して進行
するヘッダ内のデータは、左側ＤＭＡエンジン２４を制
御する。

【００３０】ＤＭＡポート・アドレスは、次のように構
成される。即ち、このアドレスの１つのフィールドは、
全てのＤＭＡポート・アドレスについて同じである。こ
れらのビットは、右側ＤＭＡエンジン２５に対し、一の
ＤＭＡポートがアドレスされていることを指示する。他
のフィールドは、転送が開始すべきマイクロプロセッサ
・バス２８上のアドレスを指定する。さらに、１つの追
加アドレス・ビットが制御ビットとして機能し、そのビ
ットがゼロのとき、右側ＤＭＡエンジン２５をディスエ
ーブルする。このビットの目的については、以下で詳述
する。

【００３１】ＤＭＡヘッダは、左側エンジン２４及び右
側ＤＭＡエンジン２５の両方に有用な情報（例えば、転
送すべきワードの数）と、左側ＤＭＡエンジン２４のみ
によって使用される情報を保持している。この情報は、
転送が開始すべきマイクロチャネル・アドレスを含んで
いる。

【００３２】後述するように、マイクロプロセッサ２２
は、ＤＭＡ書き込み（例えば、アダプタ２０上のＤＲＡ
Ｍ２３又は交換機構３から主メモリ２ａへのデータ転
送）を開始する。一のＤＭＡポートを対象とするマイク
ロプロセッサ２２の書き込みは、かかるデータのソース
がＤＲＡＭ２３又は交換機構３の何れであるかを暗示す
る。そのヘッダは、ＦＩＦＯバッファ２６内に書き込ま
れる。その後、右側ＤＭＡエンジン２５は、マイクロプ
ロセッサ２２をそのバス２８から切断し、アダプタ２０
上のＤＲＡＭ２３又は交換機構３からのデータをＦＩＦ
Ｏバッファ２６に転送する。この転送の後に、バス２８
の制御はマイクロプロセッサ２２に戻される。その後、
ＤＭＡヘッダがＦＩＦＯバッファ２６のヘッドに到達し
たときに、このＤＭＡヘッダは左側ＤＭＡエンジン２４
によって取り出される。左側ＤＭＡエンジン２４は、Ｆ
ＩＦＯバッファ２６からマイクロチャネルへのデータ転
送を要求された回数だけ実行した後に、このＤＭＡヘッ
ダを廃棄する。

【００３３】アダプタ２０は、ＤＭＡ書き込み用の追加
のモードもサポートする。このモードでは、右側のＤＭ
Ａが開始する前に、ＤＭＡヘッダは、ＦＩＦＯバッファ
２６内に書き込まれないで廃棄される。このモードが使
用されるのは、マイクロプロセッサ２２が、その内部レ
ジスタからのデータ及び交換機構３からのデータを含む
諸ブロックを、主メモリ２ａ内の連続的な位置に書き込
むことを望んでいる場合である。「ヘッダのない」モー
ドを使用すると、２つ又は３つの前記ブロックが、単一
の左側のＤＭＡを使用しつつ、マイクロチャネルを介し
て転送される。

【００３４】マイクロプロセッサ２２は、ＤＭＡ読み取
り（例えば、主メモリ２ａからアダプタ２０上のＤＲＡ
Ｍ２３又は交換機構３への読み取り）を、２ステップ・
プロセスとして行う。

【００３５】最初のステップにおいて、マイクロプロセ
ッサ２２は、読み取りを指定するＤＭＡヘッダを書き込
む。この場合、マイクロプロセッサ２２は、幾つかのＤ
ＭＡポート・アドレスのうち任意のものに書き込みを行
うことができる（但し、このアドレスにおいて、右側Ｄ
ＭＡエンジン２５をイネーブルするようなビットがアサ
ートされていないことを条件とする）。これらのアドレ
スのうち任意のものへ書き込みを行う結果として、この
ＤＭＡヘッダは、右側のＤＭＡ動作を行うことなく、Ｆ
ＩＦＯバッファ２６内に置かれることになる。その後、
このＤＭＡヘッダがＦＩＦＯバッファ２６のヘッドに到
達すると、このＤＭＡヘッダは左側ＤＭＡエンジン２４
によって取り出される。左側ＤＭＡエンジン２４は、主
メモリ２ａからＦＩＦＯバッファ２６へのデータ転送を
要求された回数だけ実行する。

【００３６】ＤＭＡ読み取り動作の２番目のステップに
おいて、マイクロプロセッサ２２は、読み取りを指定し
ているＤＭＡヘッダを再び書き込む。しかし、今回は、
このＤＭＡヘッダは、右側のＤＭＡをイネーブルするよ
うなポート・アドレスに書き込まれる。この結果、右側
ＤＭＡエンジン２５は、マイクロプロセッサ２２をその
バス２８から切断し、要求された数のバイトをＦＩＦＯ
バッファ２６からアダプタ２０上のＤＲＡＭ２３又は交
換機構３に転送する。この転送の後、バス２８の制御は
マイクロプロセッサ２２に戻される。このＤＭＡヘッダ
は廃棄され、ＦＩＦＯバッファ２６内には置かれない。

【００３７】もし、右側のＤＭＡが必要とされていれ
ば、右側ＤＭＡエンジン２５のタイミングを次のように
設計する必要がある。即ち、マイクロプロセッサ２２が
右側のＤＭＡを開始させた場合、その開始されたＤＭＡ
転送が完了するまで、マイクロプロセッサ２２が、バス
２８上で別のアクションを実行できないようにしなけれ
ばならない、ということである。

【００３８】前述のように、ＤＭＡヘッダは、マイクロ
プロセッサ２２からの命令を左側ＤＭＡエンジン２４に
伝達する。この手法（即ち、マイクロプロセッサ２２
が、左側ＤＭＡエンジン２４を直接的にではなく、ＦＩ
ＦＯバッファ２６を介して間接的に制御するという手
法）は、左側のポートを直接的に制御するという従来の
手法に比較して、幾つかの利点を有している。例えば、
ＦＩＦＯバッファ２６内にデータとともに諸コマンドを
置くと、ＤＭＡ制御を転送すべきデータと自動的に同期
させることができる。さらに、マイクロプロセッサ２２
は、左側が完了するのを待機することなく、左側ＤＭＡ
エンジン２４からの一連のＤＭＡコマンドをＦＩＦＯバ
ッファ２６の容量の限度まで待ち行列化することができ
る。この結果、主メモリ２ａとのデータ転送と並行し
て、通信処理を行うことができる。

【００３９】主プロセッサ２２内のハードウェアは、左
側ＤＭＡエンジン２４によって実行されるマイクロチャ
ネルの読み取り及び書き込みを、主メモリ２ａの読み取
り及び書き込みにマッピングする。

【００４０】アダプタ２０が電源オン又はリセットの後
に最初に初期化され、そして左側ＤＭＡエンジン２４
が、そのＦＩＦＯポート２６ａを連続的に検査して、そ
こに表れる最初のデータがマイクロチャネル上でデータ
転送を実行すべきＤＭＡヘッダであるものと解釈する場
合、左側ＤＭＡエンジン２４は、最初にマイクロチャネ
ルの「制御権」（mastership）を呈さなければならない
が、これは比較的長い仲裁プロセスを必要とする。アダ
プタ２０は、この仲裁の遅れの影響を最小にするように
幾つかのアクションを取る。第１に、ＦＩＦＯバッファ
２６内に一のヘッダが存在すると、左側ＤＭＡエンジン
２４は、現に制御権を有していないことを条件として、
仲裁プロセスを開始するようにされる。この仲裁プロセ
スは、当該ヘッダがＦＩＦＯバッファ２６から読み込ま
れる前でさえ開始される。かくて、仲裁プロセスは、Ｆ
ＩＦＯバッファ２６のアクセス時間と重複される。仲裁
に起因する遅れを最小にするための第２のアクションと
して、左側ＤＭＡエンジン２４は、任意のデータ又はヘ
ッダがＦＩＦＯバッファ２６内に残っている限り、マイ
クロチャネルの制御権を維持する。左側ＤＭＡエンジン
２４がこの制御権を放棄するのは、ＦＩＦＯバッファ２
６が空であるか、又はそのバスの規則が制御権の放棄を
強制する場合だけである。

【００４１】ＦＩＦＯバッファ２６内のどの項目がヘッ
ダでありどの項目がデータであるかという点について
は、曖昧さは存在しない。即ち、書き込みＤＭＡの場
合、ヘッダの後には主プロセッサ２に書き込むべきデー
タが続き、そしてこのヘッダは、転送の長さを指定する
ことにより、ヘッダに続いてＦＩＦＯバッファ２６内に
何ワードのデータが存在するかを指示するからである。
左側ＤＭＡエンジン２４は、ＦＩＦＯバッファ２６から
指定された量のデータを転送した後、ＦＩＦＯバッファ
２６内の次の項目を新しいヘッダとして解釈する。同様
に、読み取りＤＭＡを要求するヘッダは、単独でありデ
ータを伴わない。読み取りＤＭＡの要求を処理した後、
左側ＤＭＡエンジン２４は、ＦＩＦＯバッファ２６内の
次の項目を新しいヘッダとして解釈する。

【００４２】マイクロプロセッサ２２は、その活動を主
プロセッサ２の活動と調整するために、そのＤＭＡのプ
ロセスを監視しなければならない。この動作のための手
段は、アダプタ２０上の２つのカウンタ、即ち「ＤＭＡ
保留中カウンタ」及び「ＤＭＡ応答カウンタ」によって
提供される。

【００４３】ＤＭＡ保留中カウンタは、ＦＩＦＯバッフ
ァ２６内に幾つの書き込み要求が完了を待機して待ち行
列化されているかを指示する。このカウントは、完全な
一のＤＭＡ書き込み要求（例えば、ヘッダ及びこのヘッ
ダ内に指定されているデータの量）がＦＩＦＯバッファ
２６内に置かれるときに増分される。他方、このカウン
トは、左側ＤＭＡエンジン２４が一の書き込みを完了す
る度に（例えば、左側ＤＭＡエンジン２４が一のヘッダ
によって指定されたデータの最後の転送を実行した後
に）減分される。

【００４４】ＤＭＡ応答カウンタは、幾つの完了した読
み取り要求がＦＩＦＯバッファ２６内で待ち行列化され
てＤＲＡＭ２３又は交換機構３への転送を待機している
かを指示する。このカウントは、マイクロチャネル・デ
ータを対象とする一の読み取り要求が完了する度に（例
えば、ＤＭＡヘッダ内で要求された全てのデータがＦＩ
ＦＯバッファ２６内に置かれた後に）増分される。ＤＭ
Ａ応答カウンタは、決して減分されない。なぜなら、マ
イクロプロセッサ２２は、最後にこのカウントを検査し
たときから、このカウントがどれだけ増えたかを決定す
るからである。マイクロプロセッサ２２は、ＤＭＡ保留
中カウンタの減分状況を観察して、書き込みデータがマ
イクロチャネルに転送されつつあることを確認する。他
方、マイクロプロセッサ２２は、ＤＭＡ応答カウンタの
増分状況を観察して、マイクロチャネルから読み取りデ
ータが戻って来つつあることを確認する。

【００４５】ＬＨＳ／ＲＨＳブリッジは、マイクロプロ
セッサ２２に対し、右側及び左側でＤＭＡ転送をどのよ
うに実行するかを制御する能力を提供するだけでなく、
マイクロチャネル・アドレス空間を対象とするプログラ
ム式入出力を実行する能力をも提供する。本発明の主要
な利点の１つは、アダプタ２０及び主プロセッサ２で動
作中のソフトウェアに対し、通信タスクを分割して効率
的なプロトコルを開発可能にするという高度な融通性を
与えることである。

【００４６】主プロセッサ２は、アダプタ２０及び交換
機構インタフェースを含むその機能手段との通信を、ア
ダプタ２０上のバス・トランジション機構を介して開始
することができる。このバス・トランジション機構は、
或る範囲のマイクロチャネル・アドレスを、マイクロプ
ロセッサ・バス２８のアドレスのサブセットにマッピン
グする。このマッピングにより、主プロセッサ２は、マ
イクロプロセッサ２２がアクセス可能なアダプタ２０上
の全ての資源（ＤＭＡを除く）にアクセスできるように
なる。

【００４７】前述のように、マイクロチャネル・バス２
９からマイクロプロセッサ・バス２８へのデータ経路
は、ＦＩＦＯバッファ２６内にあるメール・ボックス
（バイパス・レジスタ）２６ｃを使用して、ＦＩＦＯバ
ッファ２６をバイパスする。かくて、これらのアクセス
は、同期的に生ずることになる。ＦＩＦＯバッファ２６
における制御信号が、ＦＩＦＯ経路又はメール・ボック
ス経路の何れを使用すべきかを決定する。主プロセッサ
２がマイクロプロセッサ・バス２８へのアクセスを獲得
することを必要とする場合、このバス２８がマイクロプ
ロセッサ２２又は右側のＤＭＡによって現に使用されて
いることがある。かかる状況では、アダプタ２０の論理
は、データがメール・ボックス２６ｃ内に転送されてし
まうか（読み取り時）、又はデータがメール・ボックス
２６ｃから転送されてしまうまで（書き込み時）、この
バス２８からマイクロプロセッサ２２を切断するか、又
はＤＭＡを中断させる。

【００４８】マイクロチャネル・バス２９の幅が４バイ
トであるのに対し、マイクロプロセッサ・バス２８の幅
は８バイトであるので、書き込み中は、マイクロチャネ
ル・バス２９のデータをマイクロプロセッサ・バス２８
上に逆多重化（demultiplexing）し、読み取り中は、マ
イクロプロセッサ・バス２８のデータをマイクロチャネ
ル・バス２９上に多重化しなければならない。マイクロ
チャネル・バス２９がマイクロプロセッサ・バス２８の
上位４バイト又は下位４バイトの何れと通信関係にある
かは、マイクロチャネル・アドレス・ビットの最下位か
ら３番目のビットＡ＜２＞によって決定される。Ａ＜２
＞が高いと、マイクロチャネル・ハ゛ス29は上位4ハ゛イトと通信し、A<2>が
低いと、下位4ハ゛イトと通信する。

【００４９】アダプタ２０は、データの多重化又は逆多
重化を実行するために２つの代替手段を提供する。これ
らの代替手段は、「モード３２」及び「モード６４」と
呼ばれ、マイクロプロセッサ・バス２８上で実行される
アクセスの数が互いに異なっている。モード３２では、
各マイクロチャネル・アクセスごとに、バス２８上で１
回のアクセスが生ずる。他方、モード６４では、２回の
マイクロチャネル・アクセスごとに、バス２８上で１回
のアクセスが生ずる。

【００５０】モード６４は、一方のバスから他方のバス
に送信される前のデータが、メール・ボックス２６ｃ内
に累積されていることを暗示する。モード３２は、アダ
プタ２０上のＤＲＡＭ２３及びその殆どの内部レジスタ
へのアクセスに便利である。モード３２は、交換機構イ
ンタフェース論理の内部にある８バイト幅のＦＩＦＯバ
ッファを対象とする読み取り及び書き込みを行うことが
できないので、これらのアクセスについては、モード６
４を使用しなければならない。モード６４は、アダプタ
２０を対象とする主プロセッサ２のアクセスが、８バイ
ト境界に整列された第１のマイクロチャネル・アドレス
と、これに連続する第２のマイクロチャネル・アドレス
とのペアで実行されることを必要とする。モード３２と
モード６４との間の選択は、主プロセッサ２がアダプタ
２０のために使用するマイクロチャネル・アドレスに基
づいて、主プロセッサ２によって動的に行われる。

【００５１】また、主プロセッサ２は、マイクロプロセ
ッサ２２がアクセス不能な、アダプタ２０上の構成レジ
スタをアクセスすることができる。かかる構成レジスタ
は、アダプタ２０を初期化し、アダプタ２０に対しマイ
クロチャネルのアドレス可能性を与え、マイクロチャネ
ルに関連する他の機能手段（例えば、パリティ及びマイ
クロチャネルのストリーミング）を選択的にイネーブル
又はディスエーブルするために使用される。

【００５２】主メモリ内のＦＩＦＯキューの管理ここでは、主メモリ２ａ内のＦＩＦＯキュー２ｂの管理
について述べる。図２ないし図７に示すように、主メモ
リ２ａ内に格納されている２セットのパケットＦＩＦＯ
キュー（以下「パケットＦＩＦＯ」又は「ＦＩＦＯ」と
略記）２ｂ１及び２ｂ２についてのＤＭＡ動作を使用し
て、交換パケットがアダプタ２０との間で移動される。
１セットのパケットＦＩＦＯはカーネル用のものであ
り、他のセットのパケットＦＩＦＯはユーザ用のもので
ある。

【００５３】各セットのパケットＦＩＦＯのうち、第１
のＦＩＦＯはパケット発信用のものであり、第２のＦＩ
ＦＯはパケット着信用のものである。これらの２つのＦ
ＩＦＯの管理手段は、主プロセッサ２及びマイクロプロ
セッサ２２（以下「コプロセッサ」と呼ばれることがあ
る）の間に新規な態様で分散され、これにより優れた利
点が得られる。

【００５４】高いレベルで説明すると、送信元の主プロ
セッサ２は、その発信用ＦＩＦＯ内にパケットを移動
し、コプロセッサ２２のＤＲＡＭ２３に一のメッセージ
を置いてコプロセッサ２２にその旨を通知し、コプロセ
ッサ２２は、そのハードウェアを使用してこのパケット
をＭＳＭＵ２７に移動させる。

【００５５】主プロセッサ２への着信パケットについて
説明すると、コプロセッサ２２は、このパケットが着信
したことを認識し、このパケットのヘッダを調べて、こ
のパケットの移動先を決定し、そのハードウェアを使用
してこのパケットを移動させる。コプロセッサ２２上の
ＤＲＡＭ２３には、発信用ＦＩＦＯを反映する制御情報
（例えば、パケットの長さ）が置かれている。

【００５６】前述のように、コプロセッサ２２と主プロ
セッサ２とは、比較的遅いバス（例えば、マイクロチャ
ネル・バス２９）によって分離されている。各プロセッ
サは、それ自体の速い局所バス上にそれ自体の局所メモ
リを有しているが、前記遅いバスを介して、他のプロセ
ッサのメモリをアクセスすることができる。前記遅いバ
スの使用可能なサイクルの殆ど全てをアプリケーション
・データの移動に使用できるように、当該遅いバス上の
不要なトラフィックを避けるために、本発明は、前記遅
いバスを介して行われるポーリング（これは主プロセッ
サ２の性能を低下させるだけでなく、貴重なバンド幅を
利用する）を使用しないＦＩＦＯ管理方式を採用して、
システム全体の効率を向上させるようにしている。

【００５７】本発明に従って、主メモリ２ａ内にある各
ＦＩＦＯは、当該ＦＩＦＯに関連する一のヘッド・ポイ
ンタ及び一のテイル・ポインタを有している。データが
このＦＩＦＯに置かれるとき、そのテイル・ポインタが
増分され、他方、このＦＩＦＯからデータが取り出され
るとき、そのヘッド・ポインタが増分される。本発明の
設計では、２セットのＦＩＦＯとも、アプリケーション
が最も容易に使用することができる主メモリ２ａ内に格
納されている。しかし、本発明では、ヘッド・ポインタ
及びテイル・ポインタの両方とも、従来のように主メモ
リ２ａ内に格納するのではなく、ヘッド・ポインタ及び
テイル・ポインタを、主メモリ２ａ及びコプロセッサ２
２上のＤＲＡＭ２３にそれぞれ分散して格納させること
により、この制御情報を遅いバスを通してポーリングす
るのを回避するようにしている。

【００５８】一般に、発信用ＦＩＦＯの場合、そのテイ
ル・ポインタは、コプロセッサ２２の局所メモリ（例え
ば、ＤＲＡＭ２３）内に格納され、そのヘッド・ポイン
タは、主プロセッサ２の局所メモリ（例えば、主メモリ
２ａ）内に格納される。また、主プロセッサ２は、これ
がテイル・ポインタを更新する唯１つのプロセッサであ
るために、テイル・ポインタのキャッシュ・コピーを保
持し、コプロセッサ２２は、これがヘッド・ポインタを
更新する唯１つのプロセッサであるために、ヘッド・ポ
インタのキャッシュ・コピーを保持する。

【００５９】このＦＩＦＯキューは、複数の入力位置を
有するとともに、キュー内のデータの量に依存して、Ｆ
ＩＦＯのヘッドが１つの位置を指定し、テイルが他の位
置を指定する処の、円形のキューに喩えることができ
る。情報がこのキュー（ＦＩＦＯ）内に置かれると、そ
のテイルが増分され、情報がこのキューから取り出され
ると、そのヘッドが増分される。ヘッド及びテイルに関
する全ての演算は、ＦＩＦＯのサイズのモジュラスであ
る。

【００６０】主プロセッサ２によるデータ送信動作につ
いて説明すると、主プロセッサ２が一のパケットを送信
する準備を完了している場合（例えば、一のパケットが
発信用ＦＩＦＯ内のエントリであって、パケット・フレ
ームに編成されている場合）、主プロセッサ２は、先
ず、その局所メモリ内のヘッド・ポインタをポールし、
それをテイル・ポインタのキャッシュ値と比較して、発
信用ＦＩＦＯ内に空きがあるか否かを決定する（例え
ば、テイル・ポインタ（＋２）がヘッド・ポインタと等
しくないか否かを検査する）。もし、発信用ＦＩＦＯ内
に空きがあれば、主プロセッサ２は、このパケットを発
信用ＦＩＦＯに書き込み、更新されたテイル・ポインタ
をコプロセッサ２２の局所メモリに書き込む。コプロセ
ッサ２２は、ヘッド・ポインタのキャッシュ値を保持し
ている。コプロセッサ２２は、発信パケットをポールす
るために、ヘッド・ポインタのキャッシュ値と、その局
所メモリ内に格納されているテイル・ポインタとを比較
する。着信用ＦＩＦＯについては、そのテイル・ポイン
タは、主プロセッサ２の局所メモリ（例えば、主メモリ
２ａ）内に格納され、そのヘッド・ポインタは、コプロ
セッサ２２の局所メモリ（例えば、ＤＲＡＭ２３）内に
格納され、そして着信パケットの受信動作は、発信パケ
ットの送信動作と対称的である。

【００６１】従来の標準的な実現形態では、ヘッド・ポ
インタ及びテイル・ポインタが両方とも主プロセッサ２
の局所メモリ内に格納されていたので、コプロセッサ２
２によるポーリングは比較的遅いバスを介して行われる
ことになり、このため、当該遅いバス上でアプリケーシ
ョン・データとの競合が生じたり、ポーリング遅延の増
加に起因するメッセージ待ち時間が増大する、という問
題があった。かかる問題は、本発明の構造及び方法によ
って解決することができる。

【００６２】ＦＩＦＯの送信動作コプロセッサ２２は、「送信ヘッド」のキャッシュ・コ
ピーを保持しており、これが主メモリ２ａ内の「送信ヘ
ッド」を更新するときに、そのキャッシュ・コピーを定
期的に更新する。さらに、各パケットには、その長さと
ともに、データの前に、論理ノード番号及び経路番号を
含むダブルワードがあるから、コプロセッサ２２上のＤ
ＭＡエンジンがこのパケットを転送する場合、ＦＩＦＯ
バッファ２６内の最初の項目は、このノード番号及び経
路番号となる。コプロセッサ２２は、このデータを読み
取り、一のレジスタ内に置くとともに、このデータを使
用して、一のテーブルを探索することにより、キー、ウ
ィンドウ（これはカーネル及びユーザに関連しており、
アダプタ２０がデータを置くべき特定のＦＩＦＯを識別
可能にする）及びこのパケットの宛先の実（物理）ノー
ド番号を見つける。

【００６３】キーは宛先に送信され、そこで当該データ
が正しいソースから到来したことを検証するために使用
される。論理ノード番号は実ノード番号に変換され、次
に、経路を決定するための第２の変換が行われる。

【００６４】従って、ユーザがどんなタスク番号を指定
しても、ノード番号及び経路番号の情報は、データが正
しい宛先（ノード）に到着することを保証するか、又は
間違ったタスク番号が指定されている場合には、無効と
マークされる。従って、ユーザは、承認されたアドレス
だけをアクセスできるに過ぎないから、ノードは不正デ
ータを受信することから保護される。

【００６５】主プロセッサ２によるデータの「送信」動
作について説明すると、主プロセッサ２は、先ず、「送
信テイル」のキャッシュ・コピー（＋２）が、それ自体
の局所メモリ内に格納され且つコプロセッサ２２によっ
て更新されている「送信ヘッド」と等しくない（例え
ば、発信用ＦＩＦＯが一杯でない）か否かを決定する。
もし等しければ、「送信テイル」が「送信ヘッド」に等
しくなくなるまで、従って発信用ＦＩＦＯが一杯でない
ことが明らかになるまで、ポーリングが内部的に行われ
る（例えば、主プロセッサ２は、「送信ヘッド」を局所
的に読み取り、これを「送信テイル」のキャッシュ・コ
ピーと比較する。主プロセッサ２は、その外部にある比
較的遅いマイクロチャネル・バス２９を使用する必要が
ないので、このポーリングは局所的に行われる）。コプ
ロセッサ２２が発信用ＦＩＦＯからデータを取り出す
と、主プロセッサ２は、直ちに（例えば、１トランザク
ション以内に）発信用ＦＩＦＯには空きがあることを知
るから、ポーリングは非常に速やかに行われ、ＤＭＡと
の干渉がない。

【００６６】その後、主プロセッサ２は、主メモリ２ａ
内にある発信用ＦＩＦＯの「送信テイル」の位置に、デ
ータを移動させる。さらに、論理ノード及び経路が、こ
の発信用ＦＩＦＯスロット内に移動される。その後、主
プロセッサ２は、コプロセッサ２２の局所メモリ内にあ
る長さを更新し、「送信テイル」（そのキャッシュ・コ
ピー及びコプロセッサ２２の局所メモリ内にあるバージ
ョンの両方）を更新する。

【００６７】コプロセッサ２２による「送信」動作につ
いて説明すると、コプロセッサ２２は、ポーリングを開
始して、その局所メモリ内にある「送信テイル」を検査
して、発信用ＦＩＦＯが空でないかを否か決定する。従
って、コプロセッサ２２は、キャッシュされた「送信テ
イル」（＋１）が「送信ヘッド」と等しいか否かを決定
する。もし等しければ、「送信テイル」（＋１）が「送
信ヘッド」に等しくなくなるまで、ポーリングが継続さ
れる。コプロセッサ２２は、それ自体の「送信ヘッド」
（及びＤＭＡ動作によって主プロセッサ２の「送信ヘッ
ド」）を更新する。このようにすると、主プロセッサ２
は「送信ヘッド」を更新する必要がないので、このプロ
セスは著しく効率の良いものになる。

【００６８】その後（送信すべきデータがあると決定さ
れた場合）、コプロセッサ２２は、その局所メモリ内の
データの長さ（例えば、この長さは主プロセッサ２によ
ってＤＲＡＭ２３内に置かれている）を読み取り、一の
ＤＭＡ読み取り要求（ＤＭＡヘッダ）をアダプタ２０上
のＤＭＡポートに書き込んで、一のＤＭＡ読み取り要求
を開始することにより、左側ＤＭＡエンジン２４に対
し、主プロセッサ２の発信用ＦＩＦＯからパケットを取
り出し且つこのパケットをＦＩＦＯバッファ２６に移動
させるように通知する。次に、コプロセッサ２２は、デ
ータがＦＩＦＯバッファ２６内に到着するのを待機す
る。データが到着すると、コプロセッサ２２は、直ちに
ＦＩＦＯバッファ２６から論理ノード番号を読み取り、
変換（例えば、ノード、キー、ウィンドウ）を実行する
とともに、一のＭＳＭＵヘッダ（ノード、キー、ウィン
ドウ及び長さ）を書き込む。コプロセッサ２２は、右側
ＤＭＡエンジン２５を開始させて、データをＦＩＦＯバ
ッファ２６からＭＳＭＵ２７に移動させる。その後、コ
プロセッサ２２は、「送信ヘッド」のキャッシュ・コピ
ーを増分し、（ＤＭＡを介して）主メモリ２ａ内の「送
信ヘッド」を移動／更新する。

【００６９】本発明の重要な特徴の１つは、アダプタ２
０を使用すると、全てのポーリングが（例えば、主プロ
セッサ２又はコプロセッサ２２によって）局所的に行わ
れるので、システムがポーリングを行っている間に、バ
スが影響を受けない、ということにある。かくて、本発
明によれば、主としてデータ転送のために使用されるバ
スを、ポーリングのために使用しなくてもよいから、デ
ータ転送が最適化されることになる。さらに、「送信ヘ
ッド」及び「送信テイル」は、主メモリ２ａ内の位置を
指定するものであるが、コプロセッサ２２は、主メモリ
２ａまで戻ってデータがどこにあるかを探す必要がな
い。

【００７０】ＦＩＦＯの受信動作ＦＩＦＯの受信動作には、一の「受信テイル」及び一の
「受信ヘッド」が使用される。

【００７１】先ず、一のパケットがＭＳＭＵ２７に到着
すると、一の受信動作がコプロセッサ２２上で開始す
る。コプロセッサ２２内のキャッシュされた「受信テイ
ル」が、コプロセッサ２２の局所メモリ内にある「受信
ヘッド」と比較される（例えば、着信用ＦＩＦＯの検査
が行われる）。もし、キャッシュされた「受信テイル」
（＋２）が「受信ヘッド」に等しければ、双方が一致し
なくなるまで、ポーリングが局所的に行われる。その
後、コプロセッサ２２が読み取ったパケット・ヘッダ
を、ウィンドウ番号並びにキー（及びキー区画識別子）
について検査することにより、タスク／ソースが正しい
か否か、コプロセッサ２２がそのノードと交信できるか
否かが決定される。もし、着信パケットのキー（及びキ
ー区画識別子）並びにウインドウ番号と宛先のそれとの
間に一致がなければ、このパケットは廃棄され、不正な
受信が記録される。このウィンドウは、主メモリ２ａ内
にある２セットのパケットＦＩＦＯを区別するために使
用される。

【００７２】他方、一致があれば、コプロセッサ２２
は、このパケットを主プロセッサ２まで移動させるため
に、（コプロセッサ２２内の）長さ及びデータに対する
一のＤＭＡ書き込み要求を開始して、右側ＤＭＡエンジ
ン２５によるＭＳＭＵ２７からＦＩＦＯバッファ２６ま
でのデータ転送を開始する（この動作は、先に簡述した
代替方法、即ち、長さ及びデータが、コプロセッサ２２
及びＤＭＡエンジンの残余部分によって部分的に移動さ
れる、という方法によって有利に行うことができる）。
このようにすると、マイクロチャネル・バス２９の一層
の最適化を行うことができる。

【００７３】例えば、このパケットがＦＩＦＯバッファ
２６に到着するのと同時に、（主メモリ２ａ内にある）
着信用ＦＩＦＯを検査して、それが一杯でないことが確
認される。従って、キャッシュされた「受信テイル」
（＋２）が「受信ヘッド」と比較されて、双方が等しく
ないことが確認される。もし、着信用ＦＩＦＯが一杯で
あれば、コプロセッサ２２において局所的なポーリング
が行われる。ポーリングが行われている間、主プロセッ
サ２は、アダプタ２０を通して新しい「受信ヘッド」を
送信することにより、コプロセッサ２２内の「受信ヘッ
ド」を更新することができる。

【００７４】このデータが着信用ＦＩＦＯに送信された
後、コプロセッサ２２のキャッシュ内にある「受信テイ
ル」が更新／増分され、この「受信テイル」がＤＭＡを
介して主プロセッサ２まで転送される。かかる「受信ヘ
ッド」及び「受信テイル」は、主メモリ２ａ内の着信用
ＦＩＦＯを参照し、そしてコプロセッサ２２は、どのパ
ケットが主メモリ２ａ内に置かれるかを制御している。
主プロセッサ２は、どのパケットが主メモリ２ａ（ＦＩ
ＦＯ）から取り出されるかを制御する。主プロセッサ２
は、着信用ＦＩＦＯが一のパケットを全体として受信し
且つこのパケットが読み取りのために利用可能であると
いう通知を与えられるまで、このパケットを読み取らな
い。従って、一のパケットが存在するか否かを見出すた
めに、マイクロチャネルを通してポーリングをする必要
はないが、その代わりに、局所的なポーリングを行って
局所メモリ（例えば、コプロセッサ２２のＤＲＡＭ２３
又は主プロセッサ２内の主メモリ２ａ）を調べるだけで
よい。

【００７５】前記の送信及び受信動作は、理解を簡単に
するために、順次的な動作として記述したが、ＦＩＦＯ
バッファ２６を使用する送信及び受信動作は、並列的に
行うことができ、従ってこれらの動作のインターリーブ
が介在することがある。実際、本発明の構造では、一の
送信動作の中途で別のパケットを受信することが可能に
なり、その逆も同様である。

【００７６】主プロセッサ２の受信動作主プロセッサ２の受信動作について、主プロセッサ２
は、その「受信テイル」をキャッシュされた「受信ヘッ
ド」（例えば、主プロセッサ２のキャッシュ内に格納さ
れている）と比較する。もし、「受信テイル」（＋１）
がキャッシュされた「受信ヘッド」に等しくなければ、
プロセスは後述のように続く。さもなければ、「受信テ
イル」（＋１）がキャッシュされた「受信ヘッド」に等
しくなくなるまで、局所的なポーリングが行われる。そ
の後、主プロセッサ２は、データの長さ（この長さデー
タはコプロセッサ２２の局所メモリ内に格納されてい
る）を読み取り、データが着信用ＦＩＦＯから除去され
る。主プロセッサ２は、そのキャッシュ内及びコプロセ
ッサ２２の局所メモリ内にある「受信ヘッド」を増分／
更新する。

【００７７】本発明によって可能になる前述の動作の主
な利点は、主プロセッサ２もコプロセッサ２２も、比較
的遅いマイクロチャネル・バス２９を通してポーリング
を行う必要がないことである。その代わりに、それぞれ
のメモリ内で局所的なポーリング（例えば、内部的に調
べること）が行われる。これにより、一層効率の良いシ
ステムが得られるという利点がある。

【００７８】エラー検出データ・パリティ及び巡回冗長検査（以下「ＣＲＣ」と
略記）コード生成の独特の組み合わせは、交換機構３と
マイクロチャネルとの間に高信頼性のデータ経路を提供
する。

【００７９】図８を参照するに、アダプタ２０は、マイ
クロチャネル上のパリティ生成／検査回路５０を含んで
いる。パリティは、後述のように生成及び検査される。
単一のビットが、スレーブ及びマスタの、アドレス及び
データに関する全てのパリティ検査をイネーブル／ディ
スエーブルする。パリティは、マイクロプロセッサ２２
又はＭＳＭＵ２７によってサポートされていない。マイ
クロプロセッサ２２又はＭＳＭＵ２７がデータのソース
になる場合、パリティは、それらのデータ・バス上で生
成され、その宛先のパリティ生成／検査回路５０によっ
て検査される。マイクロチャネルがパリティを生成する
とき、そのパリティは、マイクロプロセッサ２２のデー
タ・バスの直前で検査される。ＦＩＦＯバッファ２６
は、パリティ検査されたデータ経路の一部を構成する。
アドレス・パリティは、スレーブ・アクセスの場合は復
号時に検査され、そして主プロセッサ２のマイクロチャ
ネル・アーキテクチャで指定されているように、パリテ
ィが正しくなければ、アダプタ２０はマイクロチャネル
に応答を返さない（ＣＤＳＦＤＢＫは非活動のままで
ある）。また、マイクロプロセッサ・バス２８上では、
如何なるサイクルも開始されない。

【００８０】マイクロチャネルの仕様書で規定されてい
るように、マイクロチャネルのスレーブの書き込み時に
は、イネーブル信号が活動的になっているバイトだけが
検査される。マスタ・アクセスに関しては、データ・パ
リティと同様に、マイクロチャネルのアドレス・パリテ
ィが、マイクロプロセッサ・バス２８上で生成され、そ
して宛先において、マイクロチャネル上の主プロセッサ
２のパリティ検査回路によって検査される。マイクロプ
ロセッサ・バス２８上のアドレス（例えば、右側ＤＭＡ
エンジン２５によって生成されたアドレス）は、マイク
ロプロセッサ２２又はＭＳＭＵ２７によって検査されな
い。

【００８１】アダプタ２０は、ＭＳＭＵ２７の各メッセ
ージ・パケットについてＣＲＣコードを生成し且つその
検査を行う。ＣＲＣコードは、パケット・ヘッダ、経路
指定情報（ノード識別子）及びメッセージ本体をカバー
することが望ましい。

【００８２】アダプタ２０のＣＲＣ（例えば、エラー検
出アルゴリズム）は、ＦＩＦＯＢのデータ・バス上の
データを監視して、ＣＲＣコード（１６ビットが望まし
い）を生成する。アダプタ２０は、マイクロチャネルか
らＦＩＦＯＢバスまでのデータについてパリティ検査
を行い、ＦＩＦＯＢバスから交換機構３までのデータ
についてＣＲＣ検査を行う。これにより、マイクロチャ
ネルと交換機構３との間で授受される（両方向の）デー
タに対して完全なエラー検出が行われる。

【００８３】ＣＲＣ生成／検査回路５１は、２つのアク
セス可能なレジスタ（例えば、アダプタ２０の初期化の
ときにコードによってセットされるノード識別子レジス
タ、及び一のパケット・ヘッダが送信又は受信される前
の時点でプリセットされるＣＲＣ検査レジスタ）を含ん
でいる。１つの実施例では、エラー検出を次のように行
うのが望ましい。

【００８４】ＭＳＭＵ２７のパケット送信時には、マイ
クロプロセッサ２２は、４バイトのパケット・ヘッダを
ＭＳＭＵ２７のヘッダ・レジスタに書き込み、さらに、
宛先のノード識別子をダブルワードの上位部に置く。こ
のノード識別子は、ＭＳＭＵ２７によって無視される
が、ＣＲＣ生成／検査回路５１で使用される。

【００８５】次に、マイクロプロセッサ２２は、経路指
定情報をＭＳＭＵ２７のデータ・レジスタに書き込む。
このダブルワードはＣＲＣ生成／検査回路５１によって
無視される。マイクロプロセッサ２２は、メッセージ・
パケット本体をＭＳＭＵ２７のデータ・レジスタへ書き
込む動作を開始する。このメッセージ本体は、マイクロ
プロセッサ２２又はＤＭＡによって直接書き込まれる
か、或いはマイクロプロセッサ２２及びＤＭＡの組み合
わせによって書き込まれる。ＣＲＣ生成／検査回路５１
は、ＣＲＣ検査レジスタに転送される全てのメッセージ
・データをコード化する。次に、マイクロプロセッサ２
２は、ＣＲＣ検査レジスタを読み取り、検査ビットをＭ
ＳＭＵ２７のトレーラ・レジスタのバイト０及び１に書
き込む。これらの２つのバイトは、このパケット内の最
後のバイトでなければならない。

【００８６】ＭＳＭＵ２７のパケット受信時には、マイ
クロプロセッサ２２は、４バイトのパケット・ヘッダを
ＭＳＭＵ２７のヘッダ・レジスタから読み取る。ＣＲＣ
生成／検査回路５１は、そのノード識別子レジスタの内
容を、ＣＲＣ検査用のダブルワードの上位部に挿入す
る。もし、受信中のアダプタ２０のノード識別子レジス
タが、パケットを送信するときに使用された宛先ノード
識別子と一致しなければ、ＣＲＣエラーが生ずる。この
ことが生ずるのは、例えば、経路指定情報が消失し、こ
のパケットが間違ったノードに到着するような場合であ
る。

【００８７】次に、マイクロプロセッサ２２は、メッセ
ージ・パケット本体をＭＳＭＵ２７のデータ・レジスタ
から読み取る動作を開始する。メッセージ本体は、マイ
クロプロセッサ又はＤＭＡによって直接読まれるか、或
いはマイクロプロセッサ２２及びＤＭＡの組み合わせに
よって読み取られる。ＣＲＣ生成／検査回路５１は、転
送された全てのメッセージ・データを検査する。

【００８８】次に、マイクロプロセッサ２２は、ＭＳＭ
Ｕ２７のトレーラ・レジスタからトレーラを読み取る。
マイクロプロセッサ２２は、ＣＲＣ検査レジスタを読み
取って、受信されたものにエラーがあるか否かを検査す
る。エラーが検出された場合は、パケットは廃棄すべき
である。

【００８９】アダプタ２０のパリティ・エラーについて
は、アダプタ２０がパリティ・エラーを検出すると、Ｃ
ＲＣレジスタは、ＣＲＣ検査レジスタの次の読み取りま
で、或る固定値に強制される。このようにすると、送信
が進行中であり且つトレーラの読み取りの間に送信ノー
ドがパリティ・エラーを検出したときに、受信ノード上
にＣＲＣエラーが生ずることが保証される。もし、受信
ノードがＣＲＣエラーを検出し、そしてトレーラＣＲＣ
が送信の際にパリティ・エラーが検出されたときに送信
された固定値であれば、送信ノードは、パリティ・エラ
ーを有していた蓋然性が高いことになる。この場合を除
き、通常は、ＣＲＣコードがトレーラＣＲＣを調べる必
要はない。

【００９０】勿論、本発明の範囲で他の方法を使用して
も同じ結果を得ることができるので、前記の実施例は代
表的なものであるに過ぎない。

【００９１】さらに、図９を参照すると、そこには、ク
ロックの消失を検出して、主プロセッサ２のハングアッ
プを防止するように構成された本発明のクロック故障検
出回路が示されている。

【００９２】一般に、アダプタ２０（並びに、本システ
ム及び交換機構３で使用される複数のアダプタの全て）
のためのクロックは、交換機構３を通って主プロセッサ
２に至るデータの同期を取るために、単一のソース・ク
ロックによって提供されている。もし、このソース・ク
ロックが失われることになれば、アダプタ２０は、マイ
クロチャネルをハングアップさせ、その結果として、こ
のノードの全体をハングアップさせることがある。図９
に示されているように、本発明のクロック故障検出回路
は、１対のカウンタ６１及び６２を走行させる一の発振
器を構築するための論理を使用している。これらのカウ
ンタ６１及び６２は、ソース・クロックが生成する予定
の波形（例えば、矩形）の高いレベル及び低いレベルに
より交互にリセットされる。一のクロックが消失する
と、少なくとも１つのカウンタが最終カウントに達し
て、アダプタ２０の残余部分がリセット状態に維持され
る。この結果、マイクロチャネル・バス２９のエラーが
生ぜられ、これをソフトウェアが検出し、次にプログラ
マブル・オプション・セレクト（ＰＯＳ）レジスタを使
用してアダプタ２０を調べることにより、クロックが消
失しているか否かを確認することができる。

【００９３】本発明のクロック故障検出回路を一層詳細
に説明すると、クロックは、外部ソースからデータとと
もに到来する。クロックが停止されることもあり、その
場合には、主プロセッサ２が無期限にハングアップする
ことがある。幾つかのシナリオが考えられるが、従来の
システムでは全て難問であった。本発明のクロック故障
検出回路によれば、かかる状態を未然に防止することが
できるようになる。

【００９４】アダプタ２０がスレーブとして機能するマ
イクロチャネル転送については、既に説明した。このス
レーブ・モードでは（例えば、アダプタ２０が主プロセ
ッサ２に対してスレーブとして機能する場合）、主プロ
セッサ２が、一のアドレスをマイクロチャネル・バス２
９上に置くことによって、読み取り又は書き込み動作を
開始する。次に、（前記マイクロチャネルの仕様書で規
定されている）一連のハンドシェイク信号の交換が行わ
れて、データ転送が実行される。もし、クロックが存在
しなければ、データ転送は、開始可能であっても決して
終了しないから、マイクロチャネルがハングアップし
て、主プロセッサ２も（適正なハンドシェイクが生じな
いために）決して終了しないことになる。

【００９５】本発明によれば、もし、アダプタ２０上に
クロックがなければ、アダプタ２０がリセットされる
（従って、サイクルが開始することを許容しない）か
ら、主プロセッサ２はハングアップしないのである。

【００９６】同様に、もし、動作が一のトランザクショ
ン・サイクルの真ん中にあり、そのときクロックが故障
すれば、アダプタ２０がリセットされて、そのトランザ
クションが直ちに終了させられる。主プロセッサ２はこ
のような状態をエラーであると認識し、かかるエラーを
記録するとともに、回復処理に進む（例えば、クロック
が存在しないことを指示するＰＯＳレジスタを調べ
る）。

【００９７】主プロセッサ２は、スレーブとマスタとの
間で行われる全てのマイクロチャネル動作を指示するハ
ンドシェイク信号を通して、このトランザクション・サ
イクルの終了を知ることができる。これらのハンドシェ
イク信号は、伝送用クロックに依存せず、アダプタ２０
がリセットするときに、それぞれのデフォルト状態に駆
動することができる。

【００９８】前述のように、本発明の特徴の１つは、ア
ダプタ２０が主プロセッサ２に対してマスタとしてもス
レーブとしても動作可能であることである。アダプタ２
０がマスタとして動作するとき、クロックが故障する
と、アダプタ２０がリセットされる際にハンドシェイク
信号をそれぞれのデフォルト状態（例えば、バスがハン
グアップしない状態）に駆動することによって、サイク
ルが直ちに終了される。主プロセッサ２は、このサイク
ルが異常状態に起因して終了されたことを認識し、かか
るエラーを記録するとともに、回復処理に進む。

【００９９】図９を参照するに、本発明のクロック故障
検出回路は、第１及び第２のカウンタ６１、６２を含
み、その各々は、外部クロックから独立した内部（局
所）クロックによってクロックされ、そして外部クロッ
クによってリセットされる。第１及び第２のカウンタ６
１、６２の各々の終了カウント信号は、ＯＲゲート６３
に結合されている。第１及び第２のカウンタ６１、６２
の各々の終了カウント値は、外部クロック・ソースより
も大きい周波数にそれぞれセットされている。第１のカ
ウンタ６１が低いリセット・レベルを有するのに対し、
第２のカウンタ６２は高いリセット・レベルを有する。
外部クロックは、アダプタ２０のリセットに結合されて
いる。もし、外部クロックが誤動作して「高い」レベル
になれば、第１のカウンタ６１が終了カウント値に達す
る。他方、外部クロックが誤動作して「低い」レベルに
なれば、第２のカウンタ６２が終了カウント値に達す
る。この機構が設けられているのは、外部クロックがど
のように誤動作するのかが未知であり、２つのカウンタ
６１、６２を設けると、両方の状況に対応できるからで
ある。同じ理由で、もし、外部クロックが正常に動作し
ていれば、第１及び第２のカウンタ６１、６２がそれぞ
れの終了カウント値までカウントするよりも前に、外部
クロックが両カウンタをリセットする。もし、両カウン
タがそれぞれの終了カウント値に達するのであれば、外
部クロックは、非常に遅く動作しているか、又は完全に
停止しているかの何れかである。

【０１００】ＯＲゲート６３の出力は、クロックが故障
しても、マイクロチャネルがハングアップ状態に放置さ
れないように、リセット状態をアダプタ２０に伝達する
ためのリセット伝達手段６４に結合され、さらにＯＲゲ
ート６３の出力は、アダプタ２０の状態を記録するため
の手段にも結合されている。かくて、アダプタ２０をリ
セットするためと、ＰＯＳレジスタに入力するためのド
ライバが提供されている。具体的には、ＰＯＳレジスタ
内の「リセット」ビット及び「クロック」ビットがセッ
トされる。

【０１０１】かくて、第１のカウンタ６１又は第２のカ
ウンタ６２が終了カウント値に達すると、アダプタ２０
がリセットされ、ＰＯＳレジスタ内に「ノー・クロッ
ク」が記録される。もし、アダプタ２０がリセットされ
るのであれば、ＰＯＳレジスタ内に「ノー・クロック」
を記録することを除いて、如何なるスレーブ・アクセス
も行うことができない。さらに、アダプタ２０がリセッ
トされているので、如何なるマスタ・アクセスも開始さ
れない。進行中の任意のスレーブ又はマスタ・アクセス
も直ちに終了される。主プロセッサ２によるＰＯＳレジ
スタのアクセスは、クロックを必要としないから、主プ
ロセッサ２は、クロックが故障した場合でも、ＰＯＳレ
ジスタをアクセスしてクロックに何が起こったかを決定
することができる。

【０１０２】かくて、本発明によれば、主プロセッサ２
はハングアップすることがない。さらに、本発明は、バ
ス上の状態を変えることができるという点で新規な構造
を有するものである。

【０１０３】

【発明の効果】以上のように、本発明のクロック故障検
出回路によれば、データ転送中にクロックが故障したと
きでも、主プロセッサの無期限のハングアップ状態を防
止することができる。

【図面の簡単な説明】

【図１】プロセッサと交換機構との間に設けられたアダ
プタの全体的な配置関係を示す図である。

【図２】アダプタの構造を一層詳細に示す図である。

【図３】主メモリ内に複数セットのパケットＦＩＦＯを
含む、本発明のシステムを示す図である。

【図４】本発明のコプロセッサ及び主プロセッサによっ
て行われる送信動作及び受信動作と、主プロセッサのパ
ケットＦＩＦＯの管理を示すフローチャートである。

【図５】本発明のコプロセッサ及び主プロセッサによっ
て行われる送信動作及び受信動作と、主プロセッサのパ
ケットＦＩＦＯの管理を示すフローチャートである。

【図６】本発明のコプロセッサ及び主プロセッサによっ
て行われる送信動作及び受信動作と、主プロセッサのパ
ケットＦＩＦＯの管理を示すフローチャートである。

【図７】本発明のコプロセッサ及び主プロセッサによっ
て行われる送信動作及び受信動作と、主プロセッサのパ
ケットＦＩＦＯの管理を示すフローチャートである。

【図８】本発明のアダプタにより転送されるデータの完
全性を保証するための構造、具体的には、パリティ・エ
ラー及びＣＲＣエラーを検出するための構造を示す図で
ある。

【図９】本発明のクロック故障検出回路を示す図であ
る。

【符号の説明】

１、２０アダプタ２主プロセッサ３高性能パケット交換機構２１マイクロチャネル・インタフェース２９マイクロチャネル・バス６３ＯＲゲート６４リセット伝達手段

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭60−37815（ＪＰ，Ａ) 特開平４−324568（ＪＰ，Ａ) 特公平３−46854（ＪＰ，Ｂ２) 欧州公開133574（ＥＰ，Ａ２) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 15/16

Claims

(57)【特許請求の範囲】

【請求項１】主プロセッサのチャネルと交換機構との
間に結合されたアダプタ用のクロック故障検出回路であ
って、（ａ）前記交換機構内に設けられ、前記アダプタに結合
された出力を有し、第１の状態及び第２の状態を有する
外部クロック信号を生成するスイッチ・クロックと、（ｂ）前記アダプタ内に設けられたカウント機構とを備
え、前記カウント機構は、前記外部クロック信号が前記第１の状態から前記第２の
状態に遷移するのを検出するように、前記スイッチ・ク
ロックの前記出力に接続された第１の入力を有し、前記
第２の状態への遷移を検出するのに応答して、初期値か
ら終了値までのカウント動作を開始し、該終了値に達す
るのに応答してリセット信号を生成するための出力を有
する第１のカウンタと、前記外部クロック信号が前記第２の状態から前記第１の
状態に遷移するのを検出するように、前記スイッチ・ク
ロックの前記出力に接続された第２の入力を有し、前記
第１の状態への遷移を検出するのに応答して、初期値か
ら終了値までのカウント動作を開始し、該終了値に達す
るのに応答してリセット信号を生成するための出力を有
する第２のカウンタとを含み、前記第１及び第２のカウンタの周波数は、前記外部クロ
ック信号の一の遷移が消失するときに前記カウンタが前
記終了値に達することができるように、前記外部クロッ
ク信号の周波数よりも大きくされており、（ｃ）さらに、前記第１及び第２のカウンタの前記出力
に結合され、前記リセット信号に応答して前記アダプタ
をリセットするためのリセット手段と、（ｄ）前記リセット手段と前記チャネルとの間に結合さ
れ、前記外部クロック信号の一の遷移が消失するときに
前記チャネルがハングアップ状態に放置されないよう
に、前記アダプタのリセット状態を前記チャネルに伝達
するためのリセット伝達手段とを備えたことを特徴とす
る、前記クロック故障検出回路。