JP2654369B2

JP2654369B2 - プロセッサ・チャネル及び交換機構の間に設けられたアダプタ装置

Info

Publication number: JP2654369B2
Application number: JP7014599A
Authority: JP
Inventors: カール・エイ・ベンダー; ジェラード・エム・サレム; リチャード・エイ・スウィッツ; シンプイ・ズィー; ベン・ジェイ・ナサンソン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1994-04-05
Filing date: 1995-01-31
Publication date: 1997-09-17
Anticipated expiration: 2012-09-17
Also published as: EP0676701A1; JPH07288535A; US5664223A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、概して云えば、高パフ
ォーマンス・パケット交換機構とメイン・プロセッサと
の間にコミュニケーション・リンクを与えるための装
置、そのメイン・プロセッサにおけるファーストイン・
ファーストアウト（先入れ先出し）バッファを管理する
方法、その装置のエラー検出回路、及びその装置のため
の改良されたクロック障害検出回路に関するものであ
る。

【０００２】

【従来の技術】並列処理システムでは、システム・パフ
ォーマンスは、プロセッサ・パフォーマンス及びコミュ
ニケーション・パフォーマンスに依存する。コミュニケ
ーション・パフォーマンスは最大の重要事であり、それ
は２つの要素、即ち、待ち時間及び帯域幅に分けられ
る。効率的なコミュニケーション・サブシステムを作る
ためには、両方の要素とも最適化されなければならな
い。

【０００３】標準的なシステムでは、メイン・プロセッ
サ（例えば、ＲＩＳＣシステム／６０００プロセッサ
等）と高パフォーマンス交換（ＨＰＳ）機構との間にア
ダプタのような装置が使用されていた。しかし、これら
アダプタは、比較的遅いバスを介するすべてのデータ転
送に、メイン・プロセッサが関与する必要がある。従っ
て、データ転送が生じている間、メイン・プロセッサ
は、他のタスクを遂行することができなかった。これは
問題であり、メイン・プロセッサの最適化を可能にする
ものではない。

【０００４】前述の危惧を解決するためにコプロセシン
グ機構がアダプタ上で使用される標準的なシステムで
は、メイン・プロセッサとそのコプロセシング機構との
間の比較的遅いバスを介して不必要なトラフィックが行
われていたので、そのバスにおける利用可能なすべての
サイクルがアプリケーション・データを移動させるため
に使用されるわけではないという１つの関連問題があっ
た。これは、システムのコミュニケーション効率を下げ
ていた。

【０００５】更に、標準的なシステムは、この比較的遅
いバスを介して（例えば、メイン・プロセッサからコプ
ロセシング機構に、及びその逆に）ポーリングを（コミ
ュニケーション・タスクのために）使用していた。それ
は、メイン・プロセッサを速度低下させ且つ貴重な帯域
幅を利用し、それによって、そのシステム全体の効率を
低下させ、データ・バスにおいてアプリケーション・デ
ータとの競合を生じさせ、メッセージ待ち時間を増加さ
せ、そしてメッセージ帯域幅を減少させる。これがコミ
ュニケーション効率を低下させている。

【０００６】更に、通常のアダプタはスレーブ・モード
でしか動作可能でなかった。即ち、それは、データ転送
を開始させることができなかった。メイン・プロセッサ
はマスタ（例えば、イニシエータ）でなければならず、
従って、前述のように、データ転送プロセス全体を通し
て一体的に関与しなければならないので、これは問題で
ある。

【０００７】もう１つの問題は、データの経路指定（従
って、整合性）をチェックすることである。メッセージ
・パッシング・プロトコルを使用する並列システムで
は、情報のパケットがそのシステムにおけるプロセッサ
相互間で送られる。これらデータ・パケットは、通常、
ソース・プロセッサからネットワーク・ファブリックを
通して宛先プロセッサにパケットを案内する経路指定情
報を含んだヘッダを有する。或システムでは、メッセー
ジ・パケットがその宛先に到達する時に経路指定情報が
最早存在しないように、その経路指定情報がネットワー
ク・ファブリックによって消滅させられる（例えば、デ
ータ・ビットは、データ・パスに沿って進行しながら
「ドロップ・オフ」される）。経路指定データが脱落す
る場合、ネットワークはエラーを検出できず、パケット
は間違った宛先プロセッサへ経路指定され、その結果、
データの整合性エラーを生じることになる。

【０００８】通常のアダプタは、アダプタ・クロックが
障害を起こした場合、メイン・プロセッサを無期限にハ
ングアップすることがあるということがもう１つの問題
であった。

【０００９】更に、通常のアダプタは、非効率的である
ことがわかっても変更することが困難な固定した手段を
使用して、コミュニケーション・タスクを遂行する。

【００１０】

【発明が解決しようとする課題】本発明の目的は、アダ
プタが主としてデータ転送タスクを行っている間にメイ
ン・プロセッサが他のタスクを遂行することができるよ
うに、プロセッサが高パフォーマンス交換機構とのコミ
ュニケーションを待つ必要がないようにしたアダプタを
提供することにある。

【００１１】本発明のもう１つの目的は、データ転送オ
ペレーションにおいてスレーブとして及びマスタとして
働くことができるアダプタをメイン・プロセッサと高パ
フォーマンス交換機構との間に提供することにある。

【００１２】本発明のもう１つの目的は、比較的遅いバ
スを介したポーリングが生じないように、メイン・プロ
セッサからアダプタへのコマンドを及びアダプタからメ
イン・プロセッサへの応答を待ち行列させる方法を提供
することにある。

【００１３】本発明のもう１つの目的は、転送されるデ
ータの整合性を確実にするための方法及び装置を提供す
ることにある。

【００１４】本発明のもう１つの目的は、メイン・プロ
セッサとアダプタとの間の相互作用を制御する場合の融
通性を高めるための方法及び装置を提供することにあ
る。

【００１５】本発明のもう１つの目的は、経路指定デー
タが存在しない場合でも、経路指定誤りのあるパケット
が検出されることを確実にするための方法及び装置を提
供することにある。

【００１６】本発明のもう１つの目的は、クロックが障
害を生じた場合にメイン・プロセッサのハングアップが
起こらないようにするクロック障害検出回路を提供する
ことにある。

【００１７】

【課題を解決するための手段】本発明の第１の特徴で
は、メイン・プロセッサ及びそれのメモリとパケット交
換機構との間でデータを転送するためのアダプタが提供
される。そのアダプタは、メイン・プロセッサ及びそれ
のメモリに接続された第１バスと、その第１バスと第２
バスとの間に接続され且つ第１バスに接続された第１ポ
ート及び第２バスに接続された第２ポートを有する両方
向ファーストイン・ファーストアウト（ＦＩＦＯ）バッ
ファと、第２バスに接続されたコミュニケーション・プ
ロセッサと、第２バスに動作関係に接続されたメモリ
と、メイン・プロセッサとＦＩＦＯバッファとの間に接
続され且つメイン・プロセッサとＦＩＦＯバッファとの
間でデータを転送するための第１ダイレクト・メモリ・
アクセス（ＤＭＡ）エンジンと、ＦＩＦＯバッファと第
２バスとの間に接続され且つＦＩＦＯバッファと第２バ
スとの間でデータを転送するための第２ダイレクト・メ
モリ・アクセス（ＤＭＡ）エンジンと、第２バス及び交
換機構の間に動作関係に接続され且つ第２バスをその交
換機構にインターフェースするためのパケット交換機構
インターフェースとを含む。この場合、パケットは、コ
ミュニケーション・プロトコルに従って、メイン・プロ
セッサのメモリとその交換機構との間でコミュニケーシ
ョンされる。又、第１及び第２ＤＭＡエンジンは、パケ
ットのためのデータを相互に独立して転送する。

【００１８】本発明の第２の特徴は、アダプタによって
分散機構に接続されたメイン・プロセッサのファースト
イン・ファーストアウト（ＦＩＦＯ）バッファのデータ
を管理する方法を提供する。メイン・プロセッサは、第
１バス及びそれに接続されたメイン・メモリを有し、ア
ダプタはコミュニケーション・コプロセッサ、第２バス
及びそれに接続されたローカル・メモリ、及びメイン・
メモリとローカル・メモリとの間でダイレクト・メモリ
・アクセス（ＤＭＡ）転送を行うためのＤＭＡ装置を含
む。その方法は、メイン・メモリ及びローカル・メモリ
の両方に記憶された一組のパケットＦＩＦＯを設けるス
テップを含んでいる。それらパケットＦＩＦＯの各々
は、ヘッド・ポインタ及びそれと関連したテイル・ポイ
ンタを有する。メイン・メモリ・パケットＦＩＦＯ及び
ローカル・メモリ・パケットＦＩＦＯのどちらかが送信
ＦＩＦＯであり、メイン・メモリ・パケットＦＩＦＯ又
はローカル・メモリ・パケットＦＩＦＯの他方が受信Ｆ
ＩＦＯである。その方法は、更に、送信ＦＩＦＯから受
信ＦＩＦＯにパケット・データのＤＭＡ転送を遂行する
ステップを含む。そのＤＭＡ転送は、パケット・データ
のＤＭＡ転送を開始及び終了させる時を決定するために
受信ＦＩＦＯにおいて使用されるべきヘッド・ポインタ
情報及びテイル・ポインタ情報を含み、従って、ヘッド
・ポインタ情報及びテイル・ポインタ情報のために第１
及び第２バスの何れかを介してポーリングする必要がな
い。

【００１９】本発明の第３の特徴は、メイン・プロセッ
サのチャネル及び交換機構の間に接続されたアダプタに
よる使用のためのクロック障害検出回路を含む。そのク
ロック障害検出回路は、アダプタの外部にあってそのア
ダプタに接続された出力を有し且つ所定の形状を持った
波（例えば、矩形波）を発生するクロック・ソース、及
びそのアダプタにおけるカウンタ機構を含む。そのカウ
ンタ機構は、クロック・ソースの出力に接続され、その
波が所定のレベル（例えば、「高」レベル）を有するか
どうかを感知するための第１入力（なお、ローカル的に
発生された波は所定の形状を有し、外部ソースには無関
係である）と、クロック・ソースの出力に接続され、そ
の波が第２の所定レベル（例えば、「低」レベル）を有
するかどうかを感知するための第２入力と、外部ソース
には無関係の所定の形状を持ったローカル的に発生され
た波（例えば、矩形波）によってクロックされ且つ第１
及び第２入力に接続され、初期値から最終値までのカウ
ンティングを開始するためのカウンタとを含む。そのカ
ウンタの周波数は、欠落したクロック信号遷移がそのカ
ウンタを最終値に到達させるように、その所定の形状を
持った波の周波数よりも大きい。更に、クロック障害検
出回路は、カウンタ機構の出力に動作関係に接続され、
そのアダプタをリセットするためのリセット装置、及び
そのリセット装置とメイン・プロセッサとの間に動作関
係に接続され、クロック信号遷移が損なわれた場合にメ
イン・プロセッサがハング状態のままになるのを回避す
るように、アダプタのリセット状態をメイン・プロセッ
サに送信するためのリセット送信装置を含む。

【００２０】本発明の第４の特徴では、本発明は改良さ
れたエラー検出回路を提供する。その回路は、パリティ
・データを含むメッセージ・データを送るためのメイン
・プロセッサと、メッセージ・データを受け取るための
メッセージ受信装置と、メイン・プロセッサとメッセー
ジ受信装置との間に接続され、メイン・プロセッサから
メッセージ・データを受信し、メッセージ受信装置にメ
ッセージ・データを送信するためのアダプタと、アダプ
タからメッセージ受信装置に送られたメッセージ・デー
タの終わりに送信されるべき巡回冗長検査（ＣＲＣ）コ
ードを生成するためのそのアダプタにおけるＣＲＣ生成
器（ＣＲＣコードは、メッセージ受信装置によって受信
されたメッセージ・データにおけるエラーを検出するた
めのものである）と、ＣＲＣ生成器に接続され、メイン
・プロセッサによってアダプタに送られたパリティ・デ
ータを検出するためのパリティ検出器とを含む。パリテ
ィ検出器は、そのパリティ検出器がパリティ・エラーを
検出した時、アダプタによってメッセージ受信装置に送
られたメッセージ・データの終わりにあるＣＲＣコード
がエラーを含むように、パリティ・エラーが検出された
時、ＣＲＣ生成器にＣＲＣコードにおけるエラーを発生
させるための手段を含む。

【００２１】

【実施例】図面、更に詳しくは、図１及び図２を参照す
ると、本発明によるアダプタ１が示される。アダプタ１
は、メイン・プロセッサ・ノード２（例えば、好ましく
は、本願の出願人によって製造されたＲＩＳＣシステム
／６０００（ＩＢＭ社の商標）というコード名の機械）
と高パフォーマンス・交換機構（ＨＰＳ）３（例えば、
本願の出願人が専有するパケット交換）の間のコミュニ
ケーションを実行するためのコミュニケーション装置で
ある。そのアダプタは、マイクロチャネル・バスのノー
ドにインターフェース可能である。

【００２２】図２は、アダプタを構成するアダプタ・カ
ード２０及びそれの構成要素を更に詳細に示す。そのア
ダプタ・カードは、メイン・プロセッサがＨＰＳを介し
てコミュニケーションすることを可能にする。そのアダ
プタとのコミュニケーションは、アダプタ・ノード又は
プロセッサ・ノードによって開始される。そのアダプタ
・カードは、メイン・プロセッサのマイクロチャネルを
そのアダプタにインターフェースするマイクロチャネル
・インターフェース２１を含む。メイン・プロセッサ
は、ファーストイン・ファーストアウト記憶装置２ｂを
内蔵するメイン・メモリ記憶装置２ａを含む。

【００２３】アダプタは、ストリーミング・マスタとし
て、又は非ストリーミング・スレーブとして働くことが
できる。特に、そのアダプタは、８０ＭＢ/ｓのピーク
帯域幅を持ったマイクロチャネル・ストリーミング・マ
スタである。それは、１０ＭＨｚ転送クロックを使用し
て８バイト・ストリーミング又は４バイト・ストリーミ
ングをサポートする。クロック速度は、好ましくは、Ｈ
ＰＳと同期した４０ＭＨｚである。

【００２４】マイクロチャネル・インターフェース２１
の他に、そのアダプタ・カードはマイクロプロセッサ２
２（例えば、好ましくは、６４ビット・データ・バス等
を有する）を含む。そのマイクロプロセッサは、コミュ
ニケーション・コプロセッサとして使用される。

【００２５】十分な量（例えば、８メガバイト）のエラ
ー訂正された動的ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）２３が、そのマイクロプロセッサ２２に動作関係に
接続されて設けられる。ＤＲＡＭ２３はマイクロプロセ
ッサのプログラム記憶装置であり、プロトコル・データ
構造を保持する。それは、アダプタとメイン・プロセッ
サとの間のメッセージ・パッシング領域としても使用可
能である。更に詳細に後述するように、それは、コプロ
セッサ及びマイクロチャネルの両方によってアドレス可
能である。

【００２６】メイン・プロセッサと二重チャネルとの間
のダイレクト・メモリ・アクセスを与えるために、少な
くとも２つのダイレクト・メモリ・アクセス（ＤＭＡ）
エンジン（例えば、「左側」ＤＭＡエンジン２４及び
「右側」ＤＭＡエンジン２５）等がある。

【００２７】更に、両方向（ｂｉｄｉ）ファーストイン
・ファーストアウト（ＦＩＦＯ）バッファ２６（例え
ば、好ましくは、少なくとも４ｋＢの容量を有する）が
マイクロチャネル・インターフェース２１に接続され
る。両方向ＦＩＦＯバッファ２６はＤＭＡエンジン２４
及び２５によって（図２では、破線によって示されるよ
うに）制御可能であり、そしてそれは第１ポート２６ａ
及び第２ポート２６ｂ（例えば、Ａポート及びＢポー
ト）を含む。更に、詳しく後述するように、両方向ＦＩ
ＦＯバッファ２６は、そのＦＩＦＯバッファをバイパス
する内部レジスタ（例えば、「メールボックス」）２６
ｃを有する。

【００２８】メモリ及び交換機構管理装置（ＭＳＭＵ）
２７として知られている標準的セルのＡＳＩＣ（特定用
途向け集積回路）は複数個のレジスタを含み、マイクロ
プロセッサ２２、両方向ＦＩＦＯバッファ２６、ＨＰ
Ｓ、及びＤＲＡＭ２３と動作関係に接続され、ＤＲＡＭ
２３のためのＤＲＡＭコントローラとして働く。ＭＳＭ
Ｕ２７はマイクロプロセッサ２２のためのＤＲＡＭコン
トローラでもあり、それはマイクロプロセッサをＨＰＳ
にインターフェースする。

【００２９】ＭＳＭＵは、マイクロプロセッサによって
又はメイン・プロセッサによって、メールボックスを介
してアクセス可能である。ＤＭＡエンジン２４、２５は
２つのアダプタ・バス２８、２９の各々を介してストリ
ーミング・データの転送を行う。左側に関して、左側Ｄ
ＭＡエンジン２４がマイクロチャネル・インターフェー
ス２１及び両方向ＦＩＦＯバッファ２６の間で転送す
る。右側に関しては、右側ＤＭＡエンジン２５が両方向
ＦＩＦＯバッファ２６及びマイクロプロセッサ２２の間
で転送する。

【００３０】両方向ＦＩＦＯバッファ２６は、１６０Ｍ
バイト/ｓマイクロプロセッサ・バス２８（例えば、比
較的速いバス）を遅いマイクロチャネル・バス２９から
切り離して両方のバスの同時使用を可能にする。これ
は、マイクロプロセッサが計算を行っている間にデータ
がマイクロチャネルを介して転送されるのを可能にす
る。マイクロチャネルに比べてマイクロプロセッサ・バ
スが高速度であることは、マイクロプロセッサによる計
算がＨＰＳとのデータ転送と時間多重化されることを可
能にする。これは、メイン・プロセッサが転送待ちの間
に他の処理を自由に行えるので、通常のシステムに比べ
て大きな利点を与えるものである。

【００３１】上記のように、及び更に詳しく後述するよ
うに、アダプタは、マイクロチャネル・スレーブとして
メイン・プロセッサによってアクセス可能であり、或い
はマイクロチャネル・マスタとしてメイン・プロセッサ
のメモリをアクセス可能である。アダプタ・カードがマ
イクロチャネル・アドレスをデコードする時、マイクロ
プロセッサは、マイクロチャネル・マスタが１サイクル
（例えば、１マイクロチャネル・サイクル）の間それの
バスを使用し得るようにそのバスを切り離す。しかる
後、コントロールはマイクロプロセッサに戻る。メイン
・プロセッサにおけるユーザ・スペース・アプリケーシ
ョンからアダプタにおけるシステム・データを保護する
ために、ハードウエアがアクセス・チェックを行う。

【００３２】更に、マイクロチャネルを介してメイン・
プロセッサにアクセス可能なものとして、カード構成可
能なレジスタ（例えば、そのカードがデコードするマイ
クロチャネル・アドレスを設定するスタート／ストップ
・マイクロプロセッサ、リセット・カード）がある。

【００３３】電源投入時に、メイン・プロセッサ２はメ
ール・ボックス２６ｃを介してアダプタＤＲＡＭ２３に
マイクロプロセッサ・コードをロードし、構成可能なレ
ジスタを介してマイクロプロセッサの動作を開始させ
る。右側ＤＭＡエンジン２５又はメイン・プロセッサが
マイクロプロセッサ・バスの使用を必要とする時、その
プロセッサは自動的にそのバスを切り離し、そしてアク
セスが完了した時にそのバスに戻される。このオペレー
ションは、メイン・プロセッサ及びマイクロプロセッサ
には透明である。

【００３４】マイクロプロセッサは、マイクロチャネル
への割込みを駆動すること及びマイクロチャネルからの
割込を受けることが可能である。典型的には、割込は例
外報告のために使用される。前述のように、及び更に詳
しく後述するように、メイン・プロセッサとコプロセッ
サとの間の正常なメッセージ・パッシングがメモリで行
われる。

【００３５】マイクロチャネル・マスタとして、アダプ
タは、ＨＰＳからマイクロチャネルに、及びマイクロチ
ャネルからＨＰＳに、データを流すことができる。それ
は、マイクロチャネルからＤＲＡＭにも、及びその逆に
もデータを流すことができ、マイクロプロセッサは、マ
イクロチャネル・データをロード及びストアすることが
できる。コプロセッサはすべてのＤＭＡ転送を開始さ
せ、ＤＭＡポートとして知られたそのアダプタにおける
或アドレス範囲に書込みを行い、その後、その結果を見
るためにそれらポートを読み出す。

【００３６】左側（ＬＨＳ）ＤＭＡエンジン２４は、独
特の「ヘッダ」アーキテクチャを通してマイクロプロセ
ッサにより制御される。このヘッダはファーストイン・
ファーストアウト（ＦＩＦＯ）待ち行列を通して移動
し、従って、一時にいくつものヘッダが待ち行列するこ
とが可能な両方向ＦＩＦＯバッファ２６に移動する。そ
して、ＬＨＳが前のヘッダを終了する時、それはそのバ
ッファから次のヘッダを引き出し、マイクロチャネル・
マスタ・オペレーションを開始させる。それらヘッダ
は、ＬＨＳフェッチ又はストア・オペレーションのため
のものでもある。ストア・オペレーションのためのデー
タが、ＦＩＦＯバッファでは、そのヘッダのすぐ後に続
く。従って、制御及びデータ情報が同じパスを移動す
る。簡単に云えば、更に詳しく後述するように、ＬＨＳ
/ＲＨＳブリッジは両方のバスではマスタ及びスレーブ
として作用する。例えば、ＬＨＳは、前述のように、マ
イクロチャネルではマスタであり、マイクロチャネルか
らデータをフェッチすること、又はマイクロチャネルに
データをストアすることができる。

【００３７】又、ＬＨＳは、数スレーブ・サイクルの
間、マイクロチャネルをモニタする（ＬＨＳはマイクロ
チャネルに対するスレーブである）。スレーブ・サイク
ル（又は、ＰＩＯ、即ち、プロセッサＩ／Ｏ）は、ＬＨ
Ｓマスタ・オペレーション及びＲＨＳマスタ・オペレー
ションの両方に割込を行うことができ、それによって、
ＰＩＯが素早く克つ自動的に（例えば、単一のユニタリ
・オペレーションで）生じるのを可能にする。メイン・
プロセッサは、進行中のＤＭＡオペレーションがアダプ
タとのコミュニケーションを終了するのを待つ必要がな
く、ＰＩＯが有効になったことを保証される。スレーブ
・サイクルのデコードの時、ＬＨＳがＲＨＳに割込を行
い、両方がマイクロプロセッサ・アドレス・スペースへ
のアトミックＰＩＯを実施するようにする。ＬＨＳは、
ＰＩＯが終了するのを可能にする前に、ＲＨＳ肯定応答
を待つ。

【００３８】更に、ＲＨＳ−ＤＭＡはいくつかのマイク
ロプロセッサ・スレーブ制御ポートによって制御され
る。例えば、ＦＩＦＯポート２６ｂ（図２に示される）
が設けられる。マイクロプロセッサがＦＩＦＯポート２
６ｂに対して読み取り又は書込みを行う時、そのブリッ
ジはマイクロプロセッサ・バス・スレーブとして働く。
マイクロプロセッサ２２は、ストアを行うために及びス
トアされるべきデータをＦＩＦＯバッファに入れるよう
ＲＨＳ−ＤＭＡを開始させる（ブリッジがバス・マスタ
になり、マイクロプロセッサ・アドレス・スペースにお
ける何処かへの又は何処かからのパイプライン・サイク
ルを実行する）ためにＬＨＳにヘッダを送ること、フェ
ッチを行うためにＬＨＳにヘッダを送ること、マイクロ
プロセッサ・アドレス・スペースにおける何処かにＬＨ
Ｓでフェッチされたデータを移動させるためにＲＨＳ−
ＤＭＡを開始させること、ＲＨＳ−ＤＭＡを開始させる
ことなくストアを行うようＬＨＳにヘッダを送ること、
及びＦＩＦＯバッファから直接にデータを読み取ること
又はＦＩＦＯバッファに直接にデータを書き込むことを
含む。

【００３９】マイクロプロセッサは、ＤＭＡポートとし
て知られた或範囲のアダプタ・アドレスの１つに書き込
むことによってＤＭＡ転送を開始する。ＤＭＡポート・
アドレスの選択項目及びＤＭＡヘッダとして知られたそ
のポートに書き込まれた第１ワードの内容が、ＤＭＡ活
動を制御するための手段と共にそのマイクロプロセッサ
に与えられる。本質的には、ＤＭＡポート・アドレスの
選択は右側ＤＭＡエンジン２５を制御し、両方向ＦＩＦ
Ｏバッファ２６を通して移動するそのヘッダにおけるデ
ータは左側ＤＭＡエンジン２４を制御する。

【００４０】ポート・アドレスは次のように構成され
る。そのアドレスの１つのフィールドはすべてのポート
・アドレスに対して同じである。これらのビットは、Ｄ
ＭＡポートがアドレスされつつあることを右側ＤＭＡエ
ンジン２５に表示する。もう１つのフィールドは、転送
が始まるべきマイクロプロセッサ・バスを介してアドレ
スを指定する。追加のアドレス・ビットが、それがゼロ
である時に右側ＤＭＡエンジン２５を不能にする制御ビ
ットとして働く。このビットの目的については、更に詳
しく後述することにする。

【００４１】ＤＭＡヘッダは、左側ＤＭＡエンジン２４
及び右側ＤＭＡエンジン２５の両方に有用な情報（例え
ば、転送されるべきワードの数）及び左側ＤＭＡエンジ
ン２４によってのみ使用される情報を含んでいる。この
情報は、転送が始まるべきマイクロチャネル・アドレス
を含む。

【００４２】マイクロプロセッサは、以下のように、Ｄ
ＭＡ書込（例えば、アダプタ・メモリ又は交換機構から
メイン・プロセッサ・メモリ２ａへのデータ転送）を開
始する。マイクロプロセッサはＤＭＡポートに書込みを
行い、データのソースがメモリであるか或いは交換機構
であるかを暗黙的に表示する。ヘッダは両方向ＦＩＦＯ
バッファ２６に書き込まれる。しかる後、右側ＤＭＡエ
ンジン２５はプロセッサをバスから切り離し、アダプタ
・メモリ又はＨＰＳから両方向ＦＩＦＯバッファ２６に
データを転送する。その転送に続いて、バスのコントロ
ールがマイクロプロセッサに戻される。その後、ＤＭＡ
ヘッダが両方向ＦＩＦＯバッファの頭に到達する時、そ
れは左側ＤＭＡエンジン２４によってフェッチされる。
その左側ＤＭＡエンジン２４は、両方向ＦＩＦＯバッフ
ァ２６からマイクロチャネルへのリクエストされた数の
データ転送を遂行し、そのヘッダを廃棄する。

【００４３】アダプタは、ＤＭＡ書込みのための付加的
モードをサポートする。このモードでは、右側ＤＭＡエ
ンジン２５が開始する前に、ＤＭＡヘッダは両方向ＦＩ
ＦＯバッファに書き込まれずに廃棄される。このモード
は、マイクロプロセッサがマイクロプロセッサ・レジス
タからのデータ及び交換機構からのデータを含むブロッ
クをメイン・メモリ２ａにおける連続ロケーションに書
き込みたい時に使用される。「ヘッダレス」モードを使
用すると、２つ又はそれ以上のそのようなブロックが単
一の左側ＤＭＡエンジン２４を使って、マイクロチャネ
ルを介して転送される。

【００４４】マイクロチャネルはＤＭＡ読取り（例え
ば、メイン・プロセッサ・メモリ２ａからアダプタ・メ
モリ（例えば、ＤＲＡＭ２３又は交換機構）へのデータ
転送）を２ステップ・プロセスとして遂行する。

【００４５】第１のステップにおいて、マイクロプロセ
ッサは読取りを指定したＤＭＡヘッダを書き込む。それ
は、いくつかのＤＭＡポート・アドレスのうちのどれか
に書込みを行うことができ、その場合、右側ＤＭＡエン
ジンをイネーブルするそのアドレスのビットが無効にさ
れる。これらアドレスのうちのどれかへの書込の結果、
右側ＤＭＡオペレーションを遂行することなくＤＭＡヘ
ッダが両方向ＦＩＦＯバッファ２６に置かれる。その
後、ヘッダが両方向ＦＩＦＯバッファの頭に到達する
時、それは左側ＤＭＡエンジン２４によってフェッチさ
れる。左側ＤＭＡエンジン２４は、プロセッサ・メモリ
から両方向ＦＩＦＯバッファ２６へのリクエストされた
数のデータ転送を遂行する。

【００４６】ＤＭＡ読取りオペレーションの第２のステ
ップでは、マイクロプロセッサは、読取りを指定するＤ
ＭＡヘッダを再び書き込む。しかし、この時、ヘッダは
イネーブルされた右側ＤＭＡエンジン２５によってポー
ト・アドレスに書き込まれる。これは、右側ＤＭＡエン
ジン２５に、プロセッサをバスから切り離させ、リクエ
ストされた数のバイトをＦＩＦＯバッファ２６からアダ
プタ・メモリ（ＭＳＭＵ）２７又は交換機構へ転送させ
る。その転送に続いて、バスのコントロールはマイクロ
プロセッサ２２に戻される。そのヘッダは廃棄され、両
方向ＦＩＦＯバッファには置かれない。

【００４７】右側ＤＭＡエンジンが必要とされる場合、
一旦マイクロプロセッサが右側ＤＭＡエンジンを開始さ
せると、それが開始させたＤＭＡ転送が完了してしまう
まで、それがそのバスにおける他のアクションを遂行で
きないように、右側ＤＭＡエンジンのタイミングが設計
される。

【００４８】前述のように、ＤＭＡヘッダはマイクロプ
ロセッサ２２から左側ＤＭＡエンジン２４に命令を搬送
する。マイクロプロセッサが左側ＤＭＡエンジン２４
を、直接ではなく，ＦＩＦＯバッファ２６を介して制御
するという方法は、左側ポートが直接に制御される通常
の方法に比べていくつかの利点を有する。例えば、デー
タと共にコマンドをＦＩＦＯバッファに置くことは、転
送されるべきデータとＤＭＡ制御を自動的に同期させ
る。更に、その両方向ＦＩＦＯバッファは、マイクロプ
ロセッサ２２が、左側ＤＭＡエンジン２４からの一連の
コマンドをそのＦＩＦＯバッファの容量まで、その左側
ＤＭＡエンジン２４の終了を待つことなく、待ち行列化
することを可能にする。これは、コミュニケーション処
理がプロセッサ・メモリへの及びプロセッサ・メモリか
らのデータ転送と同時に生じることを可能にするもので
ある。

【００４９】プロセッサ・ノードにおけるハードウエア
は、プロセッサのメイン・メモリを読取り及び書込むた
めに左側ＤＭＡエンジン２４によって行われるマイクロ
チャネル読取り及び書込をマップする。

【００５０】電源投入又はリセットに続いて、先ず、カ
ードが初期設定される時、左側ＤＭＡエンジン２４は、
それのＦＩＦＯポートを連続的にチェックしてそこに現
れる最初のデータをＤＭＡヘッダとして判断し、その左
側ＤＭＡエンジンがマイクロチャネル「マスタシップ」
（比較的長いアービトレーション・プロセスを要する）
を取らなければならないデータ転送をマイクロチャネル
において遂行する。アダプタは、このアービトレーショ
ン遅延の影響を最小にするためにいくつかのアクション
を取る。先ず、両方向ＦＩＦＯバッファにヘッダが存在
することによって、左側ＤＭＡエンジンは、それがその
時マスタシップを持っていない場合、アービトレーショ
ン・プロセスを開始させられる。このアービトレーショ
ンは、ヘッダがそのＦＩＦＯバッファから読み取られる
前でも開始する。従って、ＦＩＦＯアクセスとオーバラ
ップする。アービトレーションによる遅延を最小にする
ための第２の技法として、何らかのデータ又はヘッダが
両方向ＦＩＦＯバッファに残っている限り、左側ＤＭＡ
エンジン２４はマイクロチャネルのマスタシップを保持
する。それは、両方向ＦＩＦＯバッファが空である場
合、又はそのバスのルールによりそれがマスタシップを
開放させられる場合しかそのマスタシップを開放しな
い。

【００５１】両方向ＦＩＦＯバッファにおけるどの項目
がヘッダであるか及びどれがデータであるかに関する曖
昧さはない。ＤＭＡ書込みの場合、ヘッダの後に、メイ
ン・プロセッサに書き込まれるべきデータが続く。ヘッ
ダは、転送の長さを指定することによって、両方向ＦＩ
ＦＯバッファ２６において如何に多くのデータ・ワード
がヘッダに後続するかも表す。左側ＤＭＡエンジン２４
が両方向ＦＩＦＯバッファ２６からその指定された量の
データを転送してしまった後、それは、両方向ＦＩＦＯ
バッファにおける次の項目を新しいヘッダとして判断す
る。同様に、ＤＭＡ読取りをリクエストするヘッダは単
独である。ＤＭＡ読取りリクエストを処理した後、左側
ＤＭＡエンジン２４は、次のＦＩＦＯ項目を新しいヘッ
ダとして判断する。

【００５２】マイクロプロセッサ２２は、メイン・プロ
セッサ２の活動とそれの活動とを調整するために、それ
のＤＭＡのプロセスをモニタできなければならない。こ
のオペレーションのための手段は、そのアダプタでは、
ＤＭＡ未決及びＤＭＡ応答という２つのカウンタによっ
て与えられる。

【００５３】ＤＭＡ未決は、如何に多くの書込みリクエ
ストが完了を待って両方向ＦＩＦＯバッファ２６におい
て待ち行列しているかを表す。そのカウントは、１つの
完全なＤＭＡ書込みリクエストが両方向ＦＩＦＯバッフ
ァに入った時（例えば、ヘッダの後に、そのヘッダで指
定された量のデータが続いた時）、インクレメントされ
る。そのカウントは、左側ＤＭＡエンジン２４が書込み
を完了した時（例えば、左側ＤＭＡエンジンがヘッダに
より指定されたデータの最後の転送を遂行した後）、デ
クレメントされる。

【００５４】ＤＭＡ応答は、如何に多くの完了した読取
りリクエストがメモリ又は交換機構への転送を待ってＦ
ＩＦＯバッファで待ち行列しているかを表す。それは、
マイクロチャネル・データ読取りのリクエストが完了し
た時（例えば、ＤＭＡヘッダにおいてリクエストされた
すべてのデータがＦＩＦＯバッファの中に入れられてし
まった後）、インクレメントされる。ＤＭＡ応答は、デ
クレメントされることがない。マイクロプロセッサは、
ＤＭＡ応答のカウントがそのカウントの最後のチェック
以後にどのくらい増加したかを決定する。ＤＭＡ未決の
デクレメントを監視しながら、マイクロプロセッサは、
書込みがマイクロチャネルに移されたことによってそれ
を知る。ＤＭＡ応答のインクレメントを監視しながら、
マイクロプロセッサは、それの読取りリクエストがマイ
クロチャネルから戻ったことを知る。

【００５５】このブリッジは、ＲＨＳ及びＬＨＳにおい
てＤＭＡを実行する方法に関してコントロールをマイク
ロプロセッサに与えるのみならず、マイクロチャネルの
アドレス・スペースへの又はマイクロチャネルのアドレ
ス・スペースからのＰＩＯに対する機能をマイクロプロ
セッサに与える。本発明の主要な利点の１つは、それ
が、コミュニケーション・タスクを分割して効率的なプ
ロトコルの開発を可能にするという大きな融通性を、ア
ダプタ・カード上で及びメイン・プロセッサにおいて走
るソフトウエアに与える、ということである。

【００５６】マイクロプロセッサは、アダプタと交換機
構インターフェースを含むそれの機構とのコミュニケー
ションを、アダプタ上のバス遷移機構を通して開始させ
ることができる。バス遷移は、或範囲のマイクロチャネ
ル・アドレスを、アダプタのマイクロプロセッサ・バス
におけるサブセットのアドレスにマップする。このマッ
ピングは、ＤＭＡを除いたそのマイクロプロセッサにア
クセス可能なすべてのカード資源へのアクセスをメイン
・プロセッサに与える。

【００５７】マイクロチャネルからマイクロプロセッサ
・バスへのデータ・パスは、ＦＩＦＯバッファのチップ
内のバイパス・レジスタ又は「メールボックス」２６ｃ
（簡単に前述し、図２に示した）を使用して、ＦＩＦＯ
バッファをバイパスする。従って、これらのアクセスは
管理されない。それらは同時に生じる。両方向ＦＩＦＯ
バッファにおける制御信号は、そのＦＩＦＯバッファ・
パス又はメールボックス・パスが使用されるべきかどう
かを決定する。メイン・プロセッサがマイクロプロセッ
サ・バスへのアクセスを得る必要がある時、そのバス
は、マイクロプロセッサにより又は右側ＤＭＡエンジン
２５により使用中であってもよい。データが、読取り時
にはメールボックスに又は書込み時にはメールボックス
から転送されてしまうまで、アダプタ・ロジックがマイ
クロプロセッサをバスから外すか、又はＤＭＡを一時停
止する。

【００５８】マイクロプロセッサのデータ・バスは８バ
イト幅であり、一方、マイクロチャネルのデータ・バス
は４バイト幅であるので、書込み時には、マイクロチャ
ネルのデータはマイクロチャネル・バス上にデマルチプ
レクスされなければならず、一方、読取り時には、マイ
クロプロセッサ・バスのデータはマイクロチャネル上に
マルチプレクスされなければならない。マイクロチャネ
ルがマイクロプロセッサ・バスの上位４バイトを持つか
又は下位４バイトを持つかは３番目に下位のマイクロチ
ャネル・アドレス・ビットＡ＜２＞によって決定され
る。Ａ＜２＞が「高」レベルである時には、マイクロチ
ャネルは上位４バイトとコミュニケートし、それが
「低」レベルである時には、マイクロチャネルは下位４
バイトとコミュニケートする。

【００５９】アダプタは、データのマルチプレクシング
及びデマルチプレクシングを遂行するための代替え手段
を提供する。モード３２及びモード６４と呼ばれるこれ
ら代替え手段は、マイクロプロセッサ・バスにおいて行
われるアクセスの数が異なっている。モード３２では、
各マイクロチャネル・アクセスに対して１つのアクセス
がマイクロプロセッサ・バスにおいて生じる。一方、モ
ード６４では、各２つのマイクロチャネル・アクセスに
対して１つのマイクロプロセッサ・アクセスが生じる。

【００６０】モード６４は、データが一方のバスから他
方のバスに送られる前に、そのデータがメールボックス
・レジスタにおいて累積されことを意味する。モード３
２は、アダプタ・メモリへのアクセス及びアダプタ・カ
ード上の殆どのレジスタへのアクセスに都合がよい。そ
れは、交換機構・インターフェース・ロジック内の８バ
イト幅ＦＩＦＯバッファに対する読取り及び書込みがで
きず、これらのアクセスに対しては、モード６４が使用
されなければならない。モード６４は、メイン・プロセ
ッサが、８バイト位置合わせされた第１アクセスのマイ
クロチャネル・アドレス及び第１アドレスに後続した第
２アドレスでもってアダプタ・アクセスを対で行うこと
を必要とする。モード３２とモード６４との間の選択
は、メイン・プロセッサがそのアダプタ・カードに対し
て使用するマイクロチャネル・アドレスに基づいて、メ
イン・プロセッサにより動的に行われる。

【００６１】メイン・プロセッサ２は、マイクロプロセ
ッサ２２にアクセスし得ないそのカード上の構成レジス
タをアクセスすることもできる。これらのレジスタは、
アダプタを初期設定するために、それにマイクロチャネ
ル・アドレス機能を与えるために、並びにパリティ及び
マイクロチャネル・ストリーミングのような他の各種マ
イクロチャネル関連機能を選択的にイネーブル又はディ
スエーブルするために使用される。

【００６２】（ａ）メイン・メモリＦＩＦＯ管理メイン・プロセッサのメイン・メモリにおけるＦＩＦＯ
の管理を見ると、及び図２、図４乃至図７を参照する
と、メイン・システム（例えば、ＲＩＳＣシステム／６
０００プロセッサ）の記憶装置に記憶されたパケットＦ
ＩＦＯのセット２ｂ１，２ｂ２におけるＤＭＡオペレー
ションを使用して、交換パケットがアダプタに又はアダ
プタから移動される。ＦＩＦＯの１つのセットはカーネ
ルのためのものであり、ＦＩＦＯのもう１つのセットは
ユーザのためのものである。

【００６３】各パケットＦＩＦＯのセットにおける１つ
のＦＩＦＯは出力パケットのためのものであり、各パケ
ットＦＩＦＯのセットにおける第２のＦＩＦＯは入力パ
ケットのためのものである。これら２つのＦＩＦＯの管
理は、メイン・プロセッサ２とマイクロプロセッサ２２
（以下では、代わりに、コプロセッサとも呼ぶ）の間に
新規な方法で分配され、意外に優れた利点を示す。

【００６４】出力側におけるメイン・プロセッサは高い
レベルでパケットをその出力ＦＩＦＯへ移動させ、メッ
セージをそのメモリに入れることによってコプロセッサ
に知らせるであろう。コプロセッサはそれのハードウエ
アを使用してそのパケットをＭＳＭＵへ移動させるであ
ろう。

【００６５】メイン・プロセッサ２への入力パケットに
関しては、コプロセッサは、パケットが到来したことを
認識し、そのパケットのヘッダを見つけ、それを何処に
移動すべきかを決定し、それのハードウエアを使用して
そのパケットを移動させる。コプロセッサのメモリ２３
には、ＦＩＦＯ送信をミラーする制御情報（例えば、パ
ケットの長さ）がある。

【００６６】前述のように、コミュニケーション・コプ
ロセッサ及びメイン・プロセッサは比較的低速のバスに
よって分離されている。各プロセッサは、それ自身の高
速ローカル・バス上にそれ自身のローカル・メモリを有
するが、低速バスを介した他のプロセッサのメモリへの
アクセスも有する。低速のバスを介した不必要なトラフ
ィックを回避して高速のバスにおける利用可能な殆どす
べてのサイクルがアプリケーション・データを移動する
ために使用されるよう、本発明は、低速のバスを介した
ポーリング（メイン・プロセッサを減速させ、貴重な対
域幅を利用する）を回避したＦＩＦＯ管理方式を使用
し、それによって、システム全体の効率を高める。

【００６７】本発明では、メイン・プロセッサの各ＦＩ
ＦＯはそれと関連したヘッド・ポインタ及びテイル・ポ
インタを有する。データがＦＩＦＯに置かれる時、テイ
ル・ポインタがインクレメントされる。データがＦＩＦ
Ｏから取り出される時、ヘッド・ポインタがインクレメ
ントされる。本願の設計では、両方のポインタとも、ア
プリケーションによって最も容易に使用されるメイン・
プロセッサのメモリに記憶される。しかし、常套手段の
ようにヘッド・ポインタ及びテイル・ポインタの両方を
メイン・プロセッサのメモリに記憶するのではなく、む
しろ、メイン・プロセッサのメモリ及びコプロセッサの
メモリにヘッド・ポインタ及びテイル・ポインタを分布
させて、低速のバスを介した制御情報に関するポーリン
グを回避するように設計してもよい。

【００６８】一般的には、出力ＦＩＦＯの場合、テイル
・ポインタはコプロセッサのローカル・メモリに記憶さ
れ、ヘッド・ポインタはメイン・プロセッサのローカル
・メモリに記憶される。又、メイン・プロセッサは、そ
れがテイル・ポインタのキャッシュされたコピーを更新
する唯一のプロセッサであるので、そのキャッシュされ
たコピーを保持する。コプロセッサは、それがヘッド・
ポインタのキャッシュされたコピーを更新する唯一のプ
ロセッサであるので、そのキャッシュされたコピーを保
持する。

【００６９】ＦＩＦＯ待ち行列は、複数個のエントリ位
置を有する循環式待ち行列と同じようにしてもよい。そ
の場合、その待ち行列におけるデータの量に従って、Ｆ
ＩＦＯのヘッド・ポインタが或位置を指すと、テイル・
ポインタは他の位置を指す。情報がその待ち行列（ＦＩ
ＦＯ）内に入れられると、テイル・ポインタはインクレ
メントされる。一方、情報がその待ち行列から取り出さ
れる時、ヘッド・ポインタがインクレメントされる。ヘ
ッド・ポインタ及びテイル・ポインタに関するすべての
演算は、ＦＩＦＯのサイズを法とするものである。

【００７０】メイン・プロセッサ２によるデータ送信オ
ペレーションに関しては、そのメイン・プロセッサがパ
ケットを送る準備ができた（例えば、パケットがＦＩＦ
Ｏにおけるエントリであり、パケット・フレームの形に
編成される）時、それは、先ず、それのローカル・メモ
リにおけるヘッド・ポインタをポーリングし、そしてテ
イル・ポインタのキャッシュされた値とそれを比較し
て、出力ＦＩＦＯ内にスペースがあるかどうかを決定す
る（例えば、テイル・ポインタ（＋２）がヘッド・ポイ
ンタに等しくないかどうかを知るためにチェックす
る）。出力ＦＩＦＯ内にスペースがある場合、メイン・
プロセッサ２はパケットをそのＦＩＦＯに書き込み、更
新されたテイル・ポインタをコプロセッサのローカル・
メモリに書き込む。コプロセッサは、ヘッド・ポインタ
のキャッシュされた値を有する。コプロセッサは、出力
パケットをポーリングし、ヘッド・ポインタのキャッシ
ュされた値とそれのローカル・メモリに記憶されたテイ
ル・ポインタの値とを比較する。入力パケットに対して
は、テイル・ポインタはメイン・プロセッサのローカル
・メモリに記憶され、ヘッド・ポインタはコプロセッサ
のローカル・メモリに記憶され、そしてパケットを受信
するオペレーションは送信オペレーションと対称的にな
る。

【００７１】ヘッド・ポインタ及びテイル・ポインタの
両方がメイン・プロセッサのローカル・メモリに記憶さ
れる標準的な実施方法では、コプロセッサによるポーリ
ングは低速のバスを介するものとなり、それによって、
そのバスにおけるアプリケーション・データとの競合を
生じさせ、ポーリング遅延の増加によりメッセージ待ち
時間を増加させる。そのような問題は、本発明による装
置及び方法によって回避される。

【００７２】（ｂ）送信ＦＩＦＯオペレーションコプロセッサは「送信ヘッド」のキャッシュされたコピ
ーを有し、それがメイン・プロセッサのメモリにおける
「送信ヘッド」を更新する時にそれを周期的に更新す
る。更に、各パケットにおいて、論理的ノード番号及び
経路番号を含むダブルワードがその長さと共にデータに
先行し、従って、コプロセッサがそのパケットをＤＭＡ
転送する時、両方向ＦＩＦＯバッファ２６における第１
の項目はそのノード番号及び経路番号であり、コプロセ
ッサはそれをレジスタから呼び出し又はレジスタに記憶
する。それは、キー、ウインドウ（カーネル及びユーザ
に関連し、従って、データをどのＦＩＦＯに入れるべき
かをアダプタが知ることを可能にする）、及びこのパケ
ットの宛先の実（物理的）ノード番号を見つけるべくテ
ーブルをルック・アップするためにこのデータを使用す
る。

【００７３】そのデータが有効なソースから来たことを
確認するために、キーが宛先に送られる。論理的ノード
番号が実ノード番号に変換され、しかる後、経路を決定
するために第２の変換がある。

【００７４】従って、ユーザがどのようなタスク番号を
指定したかに関係なく、ノード及び経路情報は、データ
が正しい宛先（ノード）に到達すること及び間違ったタ
スク番号が指定された場合に無効をマークされることを
保証する。従って、ユーザは認められたアドレスだけを
アクセスすることができ、ノードは擬似データを受け取
らないように保護される。

【００７５】メイン・プロセッサの「データ送信」オペ
レーションに対して、メイン・プロセッサ２は、先ず、
「送信テイル」（＋２）のキャッシュされたコピーがそ
れ自身に記憶された「送信ヘッド」に等しくなく、コプ
ロセッサによって更新された（例えば、ＦＩＦＯが満杯
でない）かどうかを決定するためのチェックをする。そ
れらが等しい場合、「送信テイル」が「送信ヘッド」に
等しくなくなるまで、従って、ＦＩＦＯが満杯でなくな
るまで、ポーリングが内部的に生じる（例えば、ローカ
ル的には、メイン・プロセッサは「送信ヘッド」を読取
り、それをそれのキャッシュされた「送信テイル」に比
較する。メイン・プロセッサは低速のマイクロチャネル
・バスを介して送信する必要はない）。コプロセッサが
ＦＩＦＯからデータを取り出す時、メイン・プロセッサ
は、ＦＩＦＯに余地があることを直ちに（１トランザク
ション内で）知るであろう。従って、ポーリングは非常
に速いであろうし、ＤＭＡとの干渉はない。

【００７６】しかる後、メイン・プロセッサは、そのメ
イン・プロセッサのメイン・メモリにおけるＦＩＦＯに
（ＦＩＦＯの「送信テイル」位置に）データを移動す
る。更に、論理的コード及び経路がＦＩＦＯスロットの
中に移動させられる。しかる後、メイン・プロセッサは
コプロセッサのメモリ２３における長さを更新し、「送
信テイル」（それのキャッシュされたコピー及びコプロ
セッサのメモリ・バージョンの両方）を更新する。

【００７７】コプロセッサの「送信」オペレーションに
対しては、コプロセッサ２２は、それのメモリにおける
コプロセッサの「送信テイル」のチェックをポーリング
でもって開始し、それによって、受信ＦＩＦＯが空でな
いかどうかを決定する。従って、コプロセッサは、キャ
ッシュされた「送信テイル」（＋１）が「送信ヘッド」
に等しいかどうかを決定する。それが等しい場合、「送
信テイル」（＋１）が「送信ヘッド」に等しくなくなる
までポーリングが続く。コプロセッサはそれ自身の「送
信ヘッド」（及びＤＭＡオペレーションによるメイン・
プロセッサ２の「送信ヘッド」）を更新する。それは、
メイン・プロセッサが「送信ヘッド」を更新する必要が
ないので、プロセスをずっと効率的にする。

【００７８】しかる後（送るべきデータが存在すること
が一旦決定されてしまうと）、コプロセッサ２２はデー
タ長（ＤＲＡＭにあり、その長さはメイン・プロセッサ
２によってＤＲＡＭに入れられる）を読み取り、そして
ＤＭＡ読取りリクエストを開始させるためにアダプタに
おけるＤＭＡポート２６ｂにＤＭＡ読取りリクエストを
書き込む。そのＤＭＡ読取りリクエストは、メイン・プ
ロセッサの出力ＦＩＦＯからパケットをフェッチするよ
うにそしてそのパケットを両方向ＦＩＦＯバッファ２６
へ移動させるように左側ＤＭＡエンジン２４に要求する
ものである。そこで、コプロセッサ２２は、データが両
方向ＦＩＦＯバッファ２６に到達するのを待つ。データ
が到達すると、直ちに、コプロセッサは、両方向ＦＩＦ
Ｏバッファ２６から論理的ノードを受け取って変換（例
えば、ノード、キー、及びウインドウ）を遂行し、ＭＳ
ＭＵヘッダ（ノード、キー、ウインドウ、及び長さ）を
書き込む。コプロセッサは右側ＤＭＡエンジンを開始さ
せて、両方向ＦＩＦＯバッファ２６からＭＳＭＵ２７に
データを移動させる。しかる後、コプロセッサは、「送
信ヘッド」のそれ自身のキャッシュされたコピーをイン
クレメントし、メイン・プロセッサ２のメモリにおける
「送信ヘッド」を移動又は更新する（ＤＭＡを介し
て）。

【００７９】本発明の重要な特徴の１つは、本発明のア
ダプタによって、システムがポーリングを行っている
間、そのポーリングのすべてがローカル的に（例えば、
メイン・プロセッサ又はコプロセッサによって）行われ
るためにバスが影響されることがなく、従って、主とし
てデータの転送のために使用されるバスを使用する必要
をなくしたことである。従って、そのようなデータ転送
は本発明によって最適化される。更に、データが何処に
あるかを見つけるために、コプロセッサがメイン・メモ
リまで戻る必要はないけれども、「送信ヘッド」及び
「送信テイル」はメイン・メモリにおける位置を参照す
る。

【００８０】（ｃ）受信ＦＩＦＯオペレーション受信ＦＩＦＯオペレーションに対しては、「受信テイ
ル」及び「受信ヘッド」が利用される。

【００８１】コプロセッサ受信オペレーションに対して
は、先ず、パケットがＭＳＭＵ２７に到達し、従って、
受信オペレーションがコプロセッサ２２において始ま
る。そのコプロセッサのキャッシュされた「受信テイ
ル」がコプロセッサのメモリ２３における「受信ヘッ
ド」に比較される（例えば、ＦＩＦＯ受信に関するチェ
ックが行われる）。そのキャッシュされた「受信テイ
ル」（＋２）が「受信ヘッド」に等しい場合、それら２
つが一致しなくなるまで、ポーリングがローカル的に行
われる。しかる後、コプロセッサ２２はパケット・ヘッ
ダを読み取り、そしてそのパケット・ヘッダはウインド
ウ番号及びキー（及びキー・パーティション識別）に関
してチェックされ、タスク／ソースが有効であるかどう
か及びコプロセッサがノードに送話できるかどうかを決
定する。その着信パケットのキー（及びキー・パーティ
ション識別）とウインドウ番号との間に一致がある場
合、パケットは廃棄され、無効受信がログされる。ウイ
ンドウは、メイン・プロセッサのメイン・メモリにおけ
る２セットのパケットＦＩＦＯ相互間を区別するために
使用される。

【００８２】前述のキーとウインドウ番号との間の一致
がある場合、コプロセッサは、長さ（コプロセッサにお
ける）及びデータに対するＤＭＡ書込みリクエストを開
始させることによってパケットをメイン・プロセッサま
で移動させ、ＭＳＭＵ２７からＦＩＦＯバッファ２６へ
右側ＤＭＡエンジン２５のデータ転送を開始する。（こ
のオペレーションは、長さ及びデータがコプロセッサに
より部分的に移動され、そして残りがそのＤＭＡエンジ
ンによって移動されるという簡単に前述した代替えモー
ドにおいて有利に遂行される）。これは、マイクロチャ
ネルを通るバスの更なる最適化を可能にする。

【００８３】同時に（例えば、両方向ＦＩＦＯバッファ
２６におけるパケットの到着と同時に）、受信ＦＩＦＯ
が満杯でないことを保証するためにその受信ＦＩＦＯの
チェック（メイン・プロセッサのメモリにおける）があ
る。従って、キャッシュされた「受信テイル」（＋２）
は「受信ヘッド」（例えば、それらが等しくない）に、
それらが等しくないことを保証するために、比較され
る。それが満杯である場合、コプロセッサにおいてロー
カル・ポーリングが生じる。ポーリングが生じている
間、メイン・プロセッサはアダプタを介して新しい「受
信ヘッド」を送り、それによって、コプロセッサ２２に
おける「受信ヘッド」を更新する。

【００８４】データが受信ＦＩＦＯに送られた後、コプ
ロセッサのキャッシュにおける「受信テイル」は更新又
はインクレメントされ、そしてその「受信テイル」はＤ
ＭＡを介してメイン・プロセッサ２まで転送される。
「ヘッド」及び「テイル」はメイン・プロセッサに目盛
り２ａにおけるそのＦＩＦＯを参照し、コプロセッサ
は、どのようなパケットがメイン・プロセッサにメモリ
に置かれるかを制御する。メイン・プロセッサは、どの
ようなパケットがメイン・プロセッサのメモリ（ＦＩＦ
Ｏ）から取り出されるかを制御する。メイン・プロセッ
サは、それがパケット全体を受信してしまいそしてその
パケットが読み取りのために利用可能であることを知ら
されるまで、そのパケットを読み取ろうとしないであろ
う。従って、パケットが存在するかどうかを知るために
マイクロチャネルを通してポーリングをする必要はない
が、代わりにローカル・ポーリングだけを行い、ローカ
ル・メモリ（例えば、コプロセッサのローカル・メモ
リ、又はメイン・プロセッサのローカル・メモリ）を調
べる。

【００８５】上述の送信及び受信オペレーションを容易
に理解できるようそれらを順次的に説明したけれども、
両方向ＦＩＦＯバッファを使用する送信及び受信オペレ
ーションは同時に遂行可能であり、上記オペレーション
の任意のインタリーブがある。実際に、本発明の装置
は、送信オペレーションの途中で他のパケットを受信す
ること及びその逆を行うことを可能にする。

【００８６】（ｄ）メイン・プロセッサの受信オペレー
ションメイン・プロセッサの受信オペレーションに対しては、
メイン・プロセッサはそれの「受信テイル」をそれのキ
ャッシュされた「受信ヘッド」（例えば、メイン・プロ
セッサのキャッシュに記憶されている）に比較する。
「受信ヘッド」（＋１）がそのキャッシュされた「受信
ヘッド」に等しくない場合、プロセスは下記のように継
続する。そうでない場合、即ち、それらが等しい場合、
その「受信テイル」（＋１）がそのキャッシュされた
「受信ヘッド」に等しくなくなるまで、ローカル・ポー
リングが行われる。しかる後、メイン・プロセッサはデ
ータの長さ（コプロセッサのメモリに記憶されている長
さデータ）を読み取り、そしてそのデータはＦＩＦＯか
ら除去される。メイン・プロセッサは、それのキャッシ
ュ及びコプロセッサのメモリにおける「受信ヘッド」を
インクレメント又は更新する。

【００８７】前述のように、そのような（本発明によっ
て可能にされたような）オペレーションの主要な利点
は、メイン・プロセッサ２もコプロセッサ２２も低速の
バスを通してポーリングを行う必要がないということで
ある。その代わりに、それら自身のメモリにおいて、ロ
ーカル・ポーリング（例えば、内部的に見つけるポーリ
ング）が生じる。これは、結果として、更に効率的なシ
ステムが生じるという利点がある。

【００８８】（ｅ）エラー検出データ・パリティ及びＣＲＣコード生成の独特な組合せ
は、マイクロチャネルからＨＰＳを介する高い信頼性の
データ・パスを与える。

【００８９】図８を参照すると、アダプタは、マイクロ
チャネル・アドレス及びデータに関するパリティ生成／
チェック・装置を提供する。それはパリティ生成／チェ
ック機構５０を含むものである。パリティは、以下に示
されるように生成され、チェックされる。単一のビット
が、スレーブ及びマスタ、アドレス、及びデータのパリ
ティ・チェックをイネーブル及びディスエーブルする。
パリティは、マイクロプロセッサ２２又はＭＳＭＵ２７
によってはサポートされない。これらのチップがデータ
のソースである時、それらのデータ・バス上でパリティ
が生成され、その宛先において、マイクロチャネルのパ
リティ・チェック回路５１によりチェックされる。マイ
クロチャネルがパリティを生成する時、それはマイクロ
プロセッサのデータ・バスの直前でチェックされる。両
方向ＦＩＦＯバッファ２６はそのパリティ・チェックさ
れるデータ・バスの一部分である。アドレス・パリティ
はスレーブ・アクセスのデコード時にチェックされ、そ
してメイン・プロセッサのマイクロチャネル・アーキテ
クチャによって指定されるように、パリティが誤ってい
る場合、そのカードはマイクロチャネル上に応答を戻さ
ない（ＣＤＳＦＤＢＫは非アクティブのままであ
る）。又、マイクロプロセッサ・バスにおけるサイクル
は始まらない。

【００９０】マイクロチャネルのスレーブ書込みの場
合、アクティブであるイネーブルを持ったバイトだけが
チェックされる。それはマイクロチャネルの仕様に指示
されている。マスタ・アクセスのためには、マイクロチ
ャネル・アドレス・パリティが、データ・パリティのよ
うに、マイクロプロセッサ・バス上で生成され、マイク
ロチャネルにおけるメイン・プロセッサのパリティ回路
によりその宛先でチェックされる。マイクロプロセッサ
・バスにおけるアドレス（右側ＤＭＡエンジン２５によ
って発生されたアドレスのような）はマイクロプロセッ
サ２２又はＭＳＭＵ２７によってチェックされない。

【００９１】アダプタは各ＭＳＭＵメッセージ・パケッ
ト上にＣＲＣコードを生成し且つチェックする。好まし
くは、これは、パケット・ヘッダ、経路指定ワード（ノ
ードＩＤ）、及びメッセージ本体をカバーするものを含
む。

【００９２】アダプタのＣＲＣ（例えば、エラー検出ア
ルゴリズム）はＦＩＦＯ−Ｂデータ・バス上のデータを
モニタし、ＣＲＣコード（例えば、好ましくは、１６ビ
ット）を生成する。そのアダプタは、マイクロチャネル
からＦＩＦＯ−Ｂバスまでの及びＦＩＦＯ−Ｂバスを含
むデータに関してパリティ・チェックを行い、ＦＩＦＯ
−ＢバスからＨＰＳ介して出力されるデータに関してＣ
ＲＣチェックを行う。これは、マイクロチャネルからＨ
ＰＳまでの（両方向における）データに関する完全なエ
ラー検出を与える。

【００９３】ＣＲＣロジック５１は２つのアクセス可能
なレジスタ（例えば、アダプタ初期設定時にコードによ
ってセットされたノードＩＤレジスタ及びパケット・ヘ
ッダが送信され又は受信される前の時間にプリセットさ
れるＣＲＣチェック・レジスタ）を含む。１つの実施例
では、エラー検出は、次のように行われるのが好まし
い。

【００９４】ＭＳＭＵパケット送信の時、マイクロプロ
セッサ２２は、４バイトのパケット・ヘッダをＭＳＭＵ
ヘッダ・レジスタに書き込み、更に、宛先ノードＩＤを
ダブルワードの上位桁部分に入れるであろう。このノー
ドＩＤはＭＳＭＵ２７によって無視されるであろうが、
ＣＲＣチェック生成には使用されるであろう。

【００９５】そこで、マイクロプロセッサ２２はＭＳＭ
Ｕデータ・レジスタに経路を書き込むであろう。このダ
ブルワードはＣＲＣロジック５１によって無視されるで
あろう。マイクロプロセッサは、ＭＳＭＵデータ・レジ
スタへのメッセージ・パケット本体の書込みを開始する
であろう。メッセージ本体は、ＤＭＡされたマイクロプ
ロセッサによって、又はマイクロプロセッサとＤＭＡと
の組合せによって、直接に書込み可能である。ＣＲＣ
は、ＣＲＣチェック・レジスタに転送されたすべてのメ
ッセージ・データをエンコードするであろう。そこで、
マイクロプロセッサはＣＲＣチェック・レジスタを読み
取り、そしてＭＳＭＵトレーラ・レジスタのバイト０及
び１にチェック・ビットを書き込むであろう。これらは
そのパケットにおける最後のバイトでなければならな
い。

【００９６】ＭＳＭＵパケット受信の時、マイクロプロ
セッサはＭＳＭＵヘッダ・レジスタから４バイトのパケ
ット・ヘッダを読み取るであろう。ＣＲＣロジックは、
ＣＲＣチェックのために、それのノードＩＤレジスタを
そのダブルワードの上位桁部分に挿入するであろう。受
信カードのノードＩＤレジスタがパケットの受信時に使
用される宛先ノードＩＤに一致しない場合、ＣＲＣ障害
が生じるであろう。これは、例えば、経路指定ビットが
欠落し、パケットが間違ったノードで終わる場合に起こ
るであろう。

【００９７】そこで、マイクロプロセッサ２２は、ＭＳ
ＭＵデータ・レジスタからのメッセージ・パケット本体
の読取りを開始するであろう。メッセージ本体は、ＤＭ
Ａされたマイクロプロセッサによって、又はマイクロプ
ロセッサとＤＭＡとの組合せによって、直接に読取り可
能である。ＣＲＣ５１は、転送されたすべてのメッセー
ジ・データをチェックする。

【００９８】そこで、マイクロプロセッサはＭＳＭＵト
レーラ・レジスタからトレーラを読取る。マイクロプロ
セッサは、受信時のエラーに関してチェックするために
ＣＲＣチェック・レジスタを読み取る。エラーが検出さ
れた場合、パケットは廃棄されなければならない。

【００９９】アダプタ・カードのパリティ・エラーに対
しては、アダプタがパリティ・エラーを検出した場合、
ＣＲＣレジスタは、次のＣＲＣチェック・レジスタの読
取りまで、一定値に強制されるであろう。これは、送信
が進行中であり且つトレーラが読み取られた時に送信ノ
ードがパリティ・エラーを検出した場合、受信ノードに
おけるＣＲＣエラーを保証する。受信ノードがＣＲＣエ
ラーを検出し且つトレーラＣＲＣが一定値（送信時のパ
リティ・エラーが検出された時に送られた）であった場
合、送信ノードがパリティ・エラーを生じたということ
が最もあり得ることである。このケースを除いて、通常
は、そのコードがトレーラＣＲＣを見つける理由がな
い。

【０１００】勿論、本発明の技術範囲である他の方法を
使用して同じ効果が達成可能であり、従って、上記の実
施例は単なる例示的なものである。

【０１０１】更に、図９を参照すると、本発明による装
置は、クロックの脱落を検出し、それによってプロセッ
サ・ノードのハングアップを防ぐ機構を提供する。

【０１０２】一般的には、アダプタ（及びそのシステム
及びＨＰＳにおいて使用される複数個のアダプタすべ
て）のためのクロックは、交換機構に跨るデータとメイ
ン・プロセッサとの同期化のために単一のソースによっ
て与えられる。ソース・クロックが失われた場合、その
カードはマイクロチャネルをハングアップし、その結
果、ノード全体をハングアップする。図９に示されるよ
うに、本発明によるクロック検出回路は、１対のカウン
タ６１、６２を走らせる発振器を作るためにロジックを
使用する。これらのカウンタは、所定の形状を持ったソ
ース・クロック発生の波形（例えば、その波形は矩形の
形状を持つ）の高レベル状態及び低レベル状態によって
交互にリセットされる。喪失クロックは、それらカウン
タのうちの少なくとも１つが、そのカードの残り部分を
リセット状態に保持させる最終的なカウントに達するこ
とを可能にする。これは、ソフトウエアが検出し得るマ
イクロチャネル・バス・エラーを生じさせ、そしてその
カードを調べて（プログラム式オプション選択（ＰＯ
Ｓ）レジスタを使用して）そのクロックの喪失を知るこ
とができる。

【０１０３】本発明によるクロック検出回路を更に詳細
に見ると、クロックはデータと共に外部ソースから到来
する。クロックが中断すること（その場合、メイン・プ
ロセッサは無期限にハングアップすることがある）は起
こり得ることである。いくつものシナリオが考えられ、
それらは通常のシステムにおいて問題となっていた。そ
のような状態は回避されなければならず、そのような状
態の防止は本発明のクロック回路によって積極的に与え
られる。

【０１０４】アダプタがスレーブとして働くマイクロチ
ャネル転送を上述した。そのスレーブ・モード（例え
ば、そのアダプタがメイン・プロセッサに対するスレー
ブとして働く）では、メイン・プロセッサはマイクロチ
ャネル・バス上にアドレスを置くことによって読取り又
は書込みオペレーションを開始する。そこで、一連のハ
ンドシェーキング信号（前述のマイクロチャネル仕様に
おいて定義され、本願においても組み込まれるような）
を交換することによって、データ転送が行われる。クロ
ックが存在しない場合、転送は開始可能であるが、それ
は終了せず、それによって、マイクロチャネルをハング
し、従って、メイン・プロセッサ（適切なハンドシェー
キングが生じないであろう）は終了しないであろう。

【０１０５】本発明によれば、アダプタにおいてクロッ
クが存在しない場合、そのアダプタはリセットされ（そ
れによって、サイクルを開始させない）、従ってメイン
・プロセッサはハングアップしないであろう。

【０１０６】同様に、オペレーションが転送サイクルの
途中にあり且つクロックが障害を生じた場合、トランザ
クションが直ちに終了するように、そのカードはリセッ
トされる。メイン・プロセッサはそのような状態をエラ
ーであると認識し、そのエラーをログして回復に進む
（例えば、クロックがないことを表すＰＯＳレジスタを
調べる）。

【０１０７】メイン・プロセッサは、スレーブとマスタ
との間のすべてのマイクロチャネル・オペレーションを
指令するハンドシェーキング信号を通してトランザクシ
ョン・サイクルの終了を知る。これらの信号は、伝送に
対してはクロックに依存せず、カードがリセットされる
時にそれらのデフォルト状態に駆動される。

【０１０８】前述のように、本発明の主要な特徴の１つ
は、アダプタがメイン・プロセッサに関して、マスタと
して、又はスレーブとして動作し得ることである。マス
タとしてアダプタが動作する時にクロックが障害を生じ
た場合、ハンドシェーキング信号をそれらのデフォルト
状態（例えば、バスのハングアップはない）に駆動する
ことによってそのサイクルは直ちに終了する（その時、
アダプタはリセットされる）。メイン・プロセッサは、
そのサイクルが異常に終了したことを認識し、そのエラ
ーをログして回復に進む。

【０１０９】図９を参照すると、クロック回路が更に詳
細に示され、それは、それぞれが外部クロックから独立
したローカル・クロックによってクロックされ且つ外部
クロックによってリセットされる第１及び第２のカウン
タ６１及び６２を含んでいる。それら第１及び第２カウ
ンタの各々の最終カウント信号はＯＲゲート６３に結合
される。第１及び第２カウンタ６１、６２の最終カウン
ト値は、それぞれ、外部のクロック・ソースよりも大き
い周波数にセットされる。第１カウンタ６１は低レベル
のリセットを有し、一方、第２カウンタ６２は高レベル
のリセットを有する。外部クロックはそのカードのリセ
ットに接続される。外部クロックが高レベル誤動作を生
じた場合、第１カウンタは最終カウントに達するであろ
うし、外部クロックが低レベル誤動作を生じた場合、第
２カウンタが最終カウントに達するであろう。どのよう
にして外部クロックが誤動作を生じたかがわからないの
で、この装置が与えられる。２つのカウンタ６１、６２
を設けることは、両方の状況に備えるためである。同じ
理由で、外部クロックが適正に動作している場合、それ
は、カウンタがそれらの最終カウント値までカウントす
るよりも速くそれらカウンタをリセットしようとするで
あろう。カウンタがそれらの最終カウント値に到達する
場合、クロックは非常にゆっくりと動作するか、或いは
完全に停止してしまう。

【０１１０】ＯＲゲート６３の出力は、アダプタ及びカ
ード状態をログするための装置にリセット状態を伝送す
るためのリセット伝送装置６４に接続され、それによっ
て、マイクロチャネルは、クロックが障害を生じた場合
にハング状態のままにされることはない。従って、カー
ドをリセットするための及びＰＯＳレジスタへの入力の
ためのドライバが設けられる。更に、詳しく言えば、Ｐ
ＯＳレジスタにおける「リセット」ビット及びそれにお
ける「クロック」ビットがセットされる。

【０１１１】従って、第１カウンタ又は第２カウンタが
最終的な切換カウントに達した場合、そのカードはリセ
ットされ、「クロックなし」がＰＯＳレジスタに記録さ
れるであろう。アダプタがリセットされる場合、ＰＯＳ
レジスタにおける「クロックなし」の記録を除くと、ス
レーブ・アクセスは許可されない。更に、アダプタはリ
セットされるので、開始されるマスタ・アクセスはない
であろう。進行中のすべてのスレーブ・アクセス又はマ
スタ・アクセスは直ちに終了させられる。メイン・プロ
セッサ２によるＰＯＳアクセスはクロックを必要とせ
ず、従って、クロックに何が起こったかをそのクロック
が決定できない場合でも、メイン・プロセッサはＰＯＳ
レジスタをアクセスすることができる。

【０１１２】従って、本発明によって、メイン・プロセ
ッサはハングアップされないし、この状態は本発明の装
置によって積極的に与えられる。更に、本発明の装置
は、その装置がバスにおける状態を変化するという点で
新規且つ独特である。

【０１１３】従って、本発明によれば、融通性を高め且
つメイン・プロセッサが高パフォーマンス交換機構との
コミュニケーションを待つ必要をなくするアダプタが提
供される。従って、メイン・プロセッサは、アダプタが
主としてデータ転送タスクを遂行する間、他のタスクを
遂行することができる。更に、アダプタは、データ転送
オペレーションにおいてスレーブとして及びマスタとし
て働くことができる。更に、本発明は、アダプタによっ
て高パフォーマンス交換機構の二重チャネルに接続され
たメイン・プロセッサのＦＩＦＯを管理する方法を提供
する。従って、比較的低速のバスを介したポーリングは
起こらず、比較的高速のバスがデータ転送オペレーショ
ンのために維持される。更に、転送されたデータの整合
性を保証するための方法及び装置が提供される。その方
法及び装置では、オーバラップしたＣＲＣ及びパリティ
・チェックが与えられる。更に、本発明は、データ転送
オペレーション中にクロック障害が生じた場合、メイン
・プロセッサのハングアップを防止する改良されたクロ
ック・エラー検出回路を提供する。

【０１１４】まとめとして、本発明の構成に関して以下
の事項を開示する。

【０１１５】（１）メイン・プロセッサのチャネルと二
重チャネルとの間でデータを転送するアダプタ装置であ
って、メイン・プロセッサ・チャネルに接続された第１
バスと、前記第１バスと前記二重チャネルとの間に接続
され、前記第１バスに接続された第１ポート及び前記二
重チャネルに接続された第２ポートを有する両方向ファ
ーストイン・ファーストアウト（ＦＩＦＯ）バッファ
と、前記ＦＩＦＯバッファの第２ポート及び前記二重チ
ャネルに接続され、前記メイン・プロセッサからのメッ
セージ及び前記メイン・プロセッサへのメッセージをパ
ケット化及びパケット解除し及びコミュニケーション・
プロトコルを実行するマイクロプロセッサと、前記マイ
クロプロセッサに接続された第２バスと、前記第２バス
と動作関係に接続された動的ランダム・アクセス・メモ
リ（ＤＲＡＭ）と、前記第１バスと前記ＦＩＦＯバッフ
ァとの間に接続され、前記メイン・プロセッサと前記Ｆ
ＩＦＯバッファとの間でデータを転送する第１ダイレク
ト・メモリ・アクセス（ＤＭＡ）エンジンと、前記ＦＩ
ＦＯバッファと前記第２バスとの間に接続され、前記Ｆ
ＩＦＯバッファと前記ＤＲＡＭとの間でデータを転送す
る第２ダイレクト・メモリ・アクセス（ＤＭＡ）エンジ
ンと、前記マイクロプロセッサと前記二重チャネルとの
間に動作関係に接続され、前記第２バスを前記二重チャ
ネルにインタフェースするメモリ交換管理装置（ＭＳＭ
Ｕ）と、を含み、前記コミュニケーション・プロトコル
に従って前記マイクロプロセッサと前記二重チャネルと
の間でメッセージがコミュニケートされること、及び前
記第２ＤＭＡエンジンにより行われたＤＭＡ転送に関係
なく、前記メッセージに対するデータのＤＭＡ転送が前
記第１ＤＭＡエンジンによって行われること、を特徴と
するアダプタ装置。

【０１１６】

【発明の効果】本発明によって、アダプタがデータ転送
タスクを行っている間でも、メイン・プロセッサは交換
機構とのコミュニケーションを待つことなく他のタスク
を遂行することができる。

【図面の簡単な説明】

【図１】プロセッサと高パフォーマンス交換機構との間
におけるアダプタの全体的な位置関係を概略的に示す。

【図２】アダプタ及びそれの構成を更に詳細に示す。

【図３】メイン・メモリに複数セットのパケットＦＩＦ
Ｏを含む本発明のシステムを示す。

【図４】コプロセッサ及びメイン・プロセッサによる送
信及び受信オペレーション、及びメイン・プロセッサお
けるパケットＦＩＦＯの管理の流れ図の一部分を示す。

【図５】コプロセッサ及びメイン・プロセッサによる送
信及び受信オペレーション、及びメイン・プロセッサお
けるパケットＦＩＦＯの管理の流れ図の一部分を示す。

【図６】コプロセッサ及びメイン・プロセッサによる送
信及び受信オペレーション、及びメイン・プロセッサお
けるパケットＦＩＦＯの管理の流れ図の一部分を示す。

【図７】コプロセッサ及びメイン・プロセッサによる送
信及び受信オペレーション、及びメイン・プロセッサお
けるパケットＦＩＦＯの管理の流れ図の一部分を示す。

【図８】本発明によるアダプタによって転送されたデー
タの整合性を保証するための装置及びパリティ／ＣＲＣ
エラー検出を遂行するための装置を示す。

【図９】本発明によるクロック回路を示す。

【符号の説明】

２メインプロセッサ２ａメイン・メモリ２ｂＦＩＦＯ記憶装置２０アダプタ・カード２１マイクロチャネル・インターフェース２２マイクロプロセッサ２３ＤＲＡＭ２４左側ＤＭＡエンジン２５右側ＤＭＡエンジン２６両方向ＦＩＦＯバッファ２７メモリ及び交換機構管理装置（ＭＳＭＵ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者リチャード・エイ・スウィッツアメリカ合衆国ニューヨーク州、マウント・キスコ、バーカー・ストリート 28、アパートジー・１ (72)発明者シンプイ・ズィーアメリカ合衆国ニューヨーク州、キングストン、メイン・ストリート 320 (72)発明者ベン・ジェイ・ナサンソンアメリカ合衆国ニュージャージー州、ティーネック、リンデン・アヴェニュー 701

Claims

(57)【特許請求の範囲】

【請求項１】メイン・プロセッサのチャネルと二重チャ
ネルとの間でデータを転送するアダプタ装置であって、メイン・プロセッサ・チャネルに接続された第１バス
と、前記第１バスと前記二重チャネルとの間に接続され、前
記第１バスに接続された第１ポート及び前記二重チャネ
ルに接続された第２ポートを有する両方向ファーストイ
ン・ファーストアウト（ＦＩＦＯ）バッファと、前記ＦＩＦＯバッファの第２ポート及び前記二重チャネ
ルに接続され、前記メイン・プロセッサからのメッセー
ジ及び前記メイン・プロセッサへのメッセージをパケッ
ト化及びパケット解除し及びコミュニケーション・プロ
トコルを実行するマイクロプロセッサと、前記マイクロプロセッサに接続された第２バスと、前記第２バスと動作関係に接続された動的ランダム・ア
クセス・メモリ（ＤＲＡＭ）と、前記第１バスと前記ＦＩＦＯバッファとの間に接続さ
れ、前記メイン・プロセッサと前記ＦＩＦＯバッファと
の間でデータを転送する第１ダイレクト・メモリ・アク
セス（ＤＭＡ）エンジンと、前記ＦＩＦＯバッファと前記第２バスとの間に接続さ
れ、前記ＦＩＦＯバッファと前記ＤＲＡＭとの間でデー
タを転送する第２ダイレクト・メモリ・アクセス（ＤＭ
Ａ）エンジンと、前記マイクロプロセッサと前記二重チャネルとの間に動
作関係に接続され、前記第２バスを前記二重チャネルに
インタフェースするメモリ交換管理装置（ＭＳＭＵ）
と、を含み、前記コミュニケーション・プロトコルに従って前記マイ
クロプロセッサと前記二重チャネルとの間でメッセージ
がコミュニケートされること、及び前記第２ＤＭＡエン
ジンにより行われたＤＭＡ転送に関係なく、前記メッセ
ージに対するデータのＤＭＡ転送が前記第１ＤＭＡエン
ジンによって行われること、を特徴とするアダプタ装置。