JPH11502341A

JPH11502341A - プロセッサ間のデータ伝送用のリンクプロトコル

Info

Publication number: JPH11502341A
Application number: JP8528337A
Authority: JP
Inventors: ウェスチン，ハカン; オロブトリグベソン，ヤン
Original assignee: テレフオンアクチーボラゲツトエルエムエリクソン（パブル）
Priority date: 1995-03-22
Filing date: 1996-03-20
Publication date: 1999-02-23
Also published as: US5761422A; AU710241B2; BR9607915A; AU5130796A; CN1185255A; WO1996029792A2; WO1996029792A3; NO974268D0; EP0815678A2; CA2215320A1; NO974268L

Abstract

(57)【要約】プロセッサ間のデータの伝送を容易にするリンクプロトコルを与える方法とシステムを示す。命令レジスタと割込みソースレジスタを用いることにより、流れの制御や、データの断片化や、その他のデータ機能性の制御を支援することができる。実施の形態の一例を用いて、ＰＣＭＣＩＡインターフェースを用いたホストプロセッサと無線通信モデム間のデータ伝送用のリンクプロトコルを説明する。

Description

【発明の詳細な説明】プロセッサ間のデータ伝送用のリンクプロトコル背景この発明は一般にプロセッサ間のデータ伝送の方法と装置に関し、より詳しは、このようなデータ伝送を容易にし、必要な機能性を与えるプロトコルに関する。データ処理装置間の通信は直列インターフェースにより行うことが多い。一般に直列インターフェースは生のビットストリームで連続的に伝送されるビットを吸う。たとえばＵＡＲＴ（万能非同期受信送信機）で知られている直列インターフェースは、直列ビットを一般に「バイト」と呼ぶ８ビットのかたまりにする。各バイトを伝送する度に、割込み信号が中央処理装置（ＣＰＵ）に送られる。バス構造で接続する装置では、より効率的に通信することができる。たとえば、データブロックを用いて通信することができるＣＰＵの場合は、生のビットストリームを用いて通信するのは非効率的である。たとえば５１２バイトから成るデータブロックにおいて、入力する各バイトをＵＡＲＴのような直列インターフェースで処理すると、ＣＰＵはそのデータブロック毎に５１２個の割込みを受ける。もしこのデータを１つのブロックとして伝送すると、ＣＰＵが受ける割込みは１個だけである。直列インターフェースの他に、プロセッサ間のデータの伝送には現在次のような方式が用いられている。二重ポートメモリ二重ポートメモリ装置は複数のプロセッサに対して記憶と検索を行う。たとえば、第１プロセッサは専用のメモリ領域内にデータを記憶し、データを伝送したことを受信プロセッサに伝える。これにより、受信プロセッサは二重ポートメモリ内のデータにアクセスすることができる。直接メモリアクセス（ＤＭＡ）送信プロセッサはＤＭＡチャンネルを設けて、受信プロセッサのメモリにデータを直接移す。送信プロセッサは受信プロセッサに、新しいデータが利用可能であることを知らせる。ＤＭＡ・直列インターフェースこれはＤＭＡと直列伝送の組合わせであって、所定数のバイトを伝送した後で、または所定数の事象が起こった後で、受信プロセッサは伝送があったことを知らされる。バッファ付き直列インターフェースバイトを伝送する度に割込み信号を受信プロセッサに与えるのではなく、バッファ内のデータの量が或る低または高しきい値になったとき、または所定の時間が経ったときに、割込みを与える。この方法では、送信および受信プロセッサは、割込み毎にいくつかの可変数のバイトを処理できなければならない。固有の非効率性の他に、これらの直列インターフェースやその他の従来のデータ伝送方式には、誤り処理や流れ制御などの制御性が欠けている。しかしパケット切替え通信網はこのような制御性をかなり持っている。パケット切替え網パケット切替え通信網はデータ通信資源を節約する必要から生じた。データは連続的な伝送ではなく離散的なパケットで送られるので、１つの接続の通信の隙間を、他の接続からのパケットで埋めて効率的に用いることができる。パケット切替え環境では端末間を直接接続しないので、この連結を仮想接続と呼ぶ。仮想チャンネルを用いるパケット切替え網の接続は、直接の物理的なチャンネルに関連付けて識別されるのではなく、複数の識別子により決定される。これらの識別子や、パケット切替え網内で通信を円滑に流すのに必要な他の情報は、パケット切替え網の通信の規則を規定するプロトコルにより与えられる。これらの規則は、システムのプログラマや開発者が、互換性のあるシステムを設計するための共通の基準を持つのにも必要である。要約すると、現在の方式を用いれば確かにプロセッサ間でデータを伝送することができるが、プロセッサ間でデータをブロック的に伝送するためのリンクプロトコルを含んでいない。したがって従来の方式は、データの確実な伝送や、ブロック断片化の支援や、流れ制御などのリンク機能性を持たない。概要従来の通信法および装置のこれらの欠点はこの発明により克服することができる。この発明は、たとえば従来のデータ伝送方式にリンク機能性を与えることのできる、新規なリンクプロトコルを提供する。用いるデータ伝送方式にかかわらず、データリンク機能性を制御する命令レジスタを提供する。各データリンク機能は命令レジスタ内のビットに関連する。図面の簡単な説明この発明の目的や機能や利点は、図面を参照して以下の詳細な説明を読めば容易に理解することができる。図１は、この発明におけるプロセッサ間のデータ伝送システムの例を示す。図２は、図１のＣＲＥＧレジスタとＩＲＥＧレジスタの例をビットレベルで示す。図３は、この発明の例示の実施の形態における、リンクプロトコルを用いたデータの流れの例を示す。図４は、ホストプロセッサと無線通信モデムの間のデータ伝送用の、この発明の別の実施の形態を示す。詳細な説明従来のデータ伝送方式に比べた利点および特徴を含めてこの発明の完全な説明を行うために、比較的抽象度の高い実施の形態の例を説明する。その後で、ＰＣＭＣＩＡ（パーソナル・コンピュータ・メモリカード国際協会(Personal Comput er Memory Card International Association)）による例を用いて詳細に説明する。図１は、この発明の例示の実施の形態を実現するリンクレジスタ１０−２０を示す。特定すると、ＣＲＥＧ（命令レジスタ）１０および１２、ＩＲＥＧ（割込みソースレジスタ）１４および１６、ＤＡＴＡレジスタ１８および２０である。図１のレジスタ類は論理レジスタでよい。すなわち、これらのレジスタは物理的なハードワイヤード回路ではなく、メモリ内の一時的なレジスタである。したがってこれらのレジスタは、複数のプロセッサからアクセスすることができる、メモリ装置内の所定の入出力アドレスを持つ、メモリ空間と考えてよい。図１では、複数のプロセッサを「プロセッサＡ」と「プロセッサＢ」で示す。使用するメモリ空間を節約するために、ＣＲＥＧ１２とＩＲＥＧ１４（および／またはＣＲＥＧ１０とＩＲＥＧ１６）はメモリ内で同じアドレスを持ってよい。このような例では、ＣＲＥＧは書込み専用、ＩＲＥＧは読取り専用でよい。これらのレジスタは割込みで駆動され、またはポーリングにより更新される。動作を説明すると、プロセッサＡはＣＲＥＧ１０にデータ伝送命令を送信し、ＩＲＥＧ１４からデータ伝送表示を受信する。この発明のこの例示の実施の形態では、ＣＲＥＧレジスタとＩＲＥＧレジスタはそれぞれ複数の、たとえば８個の、ビットを含み、各ビットは以下に説明する所定の機能に関連する。これらの機能は、そのビットがセットされたとき、たとえばそのビットフィールドの値が１のとき、活動状態になる。その意味は、プロセッサから関連するＣＲＥＧに命令を送るのに、プロセッサはレジスタを読み、レジスタ内のビットをマスクし、レジスタに書き込む、という一連の操作を行う必要がない、ということである。すなわち、論理和機能などのブール機能がＣＲＥＧに組み込まれているので、ＣＲＥＧに書込み命令を与えると、命令内に１の値を持つビットだけをセットする。当業者が容易に理解するように、他のブール機能をＣＲＥＧに組み込んで、任意の所望の命令変更機能性を与えることができる。ＣＲＥＧに命令を送ると、これに関連するＩＲＥＧ内に対応する変化を起こさせることができる。たとえば、プロセッサＡがＣＲＥＧ１０に、データをＤＡＴＡレジスタ２０に書き込み済みであることを示す命令を送ると、ＩＲＥＧ１６はプロセッサＢに、データ検索が可能であることを示す。ＤＡＴＡレジスタ１８および２０はメモリアドレスと考えてもよい。データを実際にＤＡＴＡレジスタ１８および２０に伝送するには、そのシステムで利用可能な方法を用いて行う。例として次のようなものがある。・二重ポートメモリ。これは内部カウンタを用いて読取り／書込みを行うもので、バッファはＣＲＥＧ／ＩＲＥＧにより制御される。・ＤＭＡチャンネル。ＣＲＥＧ／ＩＲＥＧにより制御され、受信プロセッサにデータを移すときに書き込まれる。・ＰＣＭＣＩＡ。プロセッサは主従関係を持つ。データはＣＲＥＧ／ＩＲＥＧにより制御される。主プロセッサはデータを書き込みまたは読み、従プロセッサは主プロセッサに読ませるデータを提供する。この発明のデータ伝送用レジスタの例の概要を説明したので、ＣＲＥＧとＩＲＥＧの詳細な例について以下に説明する。前に説明したように、レジスタ内の各ビットはデータ制御機能に対応する。各ビットレベルを示した後に、そこに示したビットフィールドの機能性を説明する。命令レジスタ（ＣＲＥＧ）割込みソースレジスタ（ＩＲＥＧ）図２は、ＣＲＥＧレジスタとＩＲＥＧレジスタの相互接続をビットレベルで示す。ＣＲＥＧ１０および１２に向かう水平の矢印はこれらのレジスタが主として書込み用であることを示し、ＩＲＥＧ１４および１６から離れる向きの矢印はこれらのレジスタが主として読取り用であることを示す。しかし当業者が理解するように、これらは必ずしもそれぞれ書込み専用および読取り専用ではない。ＣＲＥＧ１０および１２のセットされた各ビットフィールドに対して、ＩＲＥＧ１６および１４内の対応するフィールドがセットされる。この機能は、図２のこれらのレジスタ間の各矢印の右に「１」で示す。たとえば、拡張されたレジスタの組があり、プロセッサＡがその中の或るビットフィールドをセットすることにより、拡張されたレジスタにより管理される機能の１つを呼び出した場合は、ＣＲＥＧ１０内のビットＥＣＲがセットされる。その結果ＩＲＥＧ１６内の対応するＥＲＩフィールドがセットされ、プロセッサＢは、図２に示す基本の割込みレジスタ１６だけでなく拡張された割込みレジスタも読まなければならないことを知る。ＣＲＥＧ内のＥＣＲビットフィールドとＩＲＥＧ内のＥＩＲビットフィールドの後に、それぞれいくつかの空きフィールドがある。しかし当業者が理解するように、これらの空きフィールドに他のデータ制御機能を追加してよい。これらは、図２の例示の実施の形態に用いているビットフィールドに示す機能と同様に処理される。たとえば、ＣＲＥＧ１２内のＰｕｔＤフィールドをセットするとＣＲＥＧ１４内の対応するＤｔＧフィールドもセットされ、プロセッサＡが受信するデータ位置にデータが伝送されたことを示す。同時に、ＩＲＥＧ１６内のＢｕｆＲフィールドが０にセットされ、現在は送信プロセッサ、この場合はプロセッサＢ、はこのバッファを制御しないことを示す。データを読んでチェックすると、プロセッサＡはＣＲＥＧ１０内のＧｅｔＤビットをセットし、これによりＩＲＥＧ１６内のＢｕｆＲビットはセットされる、すなわちプロセッサＡはその読取りを完了してそのバッファをプロセッサＢに戻す。同時に、ＩＲＥＧ１４のＤｔＧフィールドは０にリセットされる。受信プロセッサが入力データの流れを一時的に止めたい場合は、単にそのバッファを送信プロセッサに戻さなければよい、すなわちＧｅｔＤ命令を実行するのを待てばよい。プロセッサが正しくないパケットを受信した場合は、そのバッファを送信プロセッサに戻すときにそのＣＲＥＧ内の誤りビットをセットする。誤りは、たとえば正しくない検査合計値や、正しくないパケット長さなどを含んでよい。断片化を用いる場合は、Ｍｏｒｅフラグがこの機能を支援する。たとえば、パケットが５００バイトを含み、バッファの容量が５０バイトだけの場合は、送信プロセッサはそれぞれ５０文字の１０個の小さなパケットを送る必要がある。この場合は、最初の９個のパケットのＭｏｒｅビットをたとえば１にセットして送り、１０個目のパケットのＭｏｒｅビットを０にセットして、これが全パケットの最後であることを示す。一般的なデータの流れは、図３のように示すことができる。右向きの矢印はこの図の中の送信プロセッサの動作を示し、左向きの矢印は受信プロセッサが行う動作を示す。まず、データは送信プロセッサによりバッファに伝送される。バッファは一度に１プロセッサにだけ利用可能なので、黒く塗った四角形は、どのプロセッサがバッファを制御しているかを示す。まず、送信プロセッサがバッファを制御してデータをここに移す。何回かのデータ送信サイクルの後にパケットは完了し、送信プロセッサのＣＲＥＧ内のＰｕｔＤビットがセットされる。随意であるが、断片化が支援されているときはＭｏｒｅビットがセットされる。その結果、受信プロセッサに関連するＩＲＥＧのＤｔＧビットがセットされ、場合によってはこのＩＲＥＧのＭｏｒｅビットもセットされる。このとき、受信プロセッサがバッファを制御し、バッファ内の情報が正しいパケットかどうかチェックする。この作業が終わると、受信プロセッサはそのＣＲＥＧのＧｅｔＤビットをセットし、また間違ったパケットを受信した場合はＥｒｒビットをセットする。その結果、送信プロセッサのＩＲＥＧのＢｕｆＲビットがセットされ、場合によってＥｒｒビットもセットされる。この発明のリンクプロトコルを概観したので、次に特定の用例を説明する。ここでは、この発明のリンクプロトコルを、ＰＣＭＣＩＡ環境でのデータ伝送の処理に用いる。たとえば次の例は、無線網にリンクする無線通信カードを持つコンピュータで実現することができる。この場合、主プロセッサはコンピュータ・プロセッサであり、無線通信カードは従プロセッサを含む。この例示の実施の形態は、ＰＣＭＣＩＡインターフェースによる主プロセッサと従プロセッサの間の通信を示す。図４は、この発明のこの例示の実施の形態の、モデム・ハードウエア・インターフェースの略図を表す。ここで、この例示の実施の形態を実現するのに用いるレジスタ類を、主プロセッサと従プロセッサのアクセスモードに関して説明する。図４に示すＣＲＥＧ４２とＩＲＥＧ４４は、それぞれ図１に関して上に説明したＣＲＥＧとＩＲＥＧの組合わせの１つを表す。言い換えると、この発明のこの実施の形態は、ＣＲＥＧとＩＲＥＧが同じ入出力アドレスを共有してメモリ空間を節約する例である。ＳＲＥＧ４６は状態レジスタ、ＭＣＲ４８はモデム制御レジスタである。図４に示す各レジスタについて、その機能フィールドのビットレベルの説明を含めて、以下に詳細に説明する。命令レジスタ（ＣＲＥＧ）割込みソースレジスタ（ＩＲＥＧ）状態レジスタ（ＳＲＥＧ）モデム制御レジスタ（ＭＣＲ）この例示の実施の形態におけるレジスタ類とその機能性を説明したので、このリンクプロトコルに用いるレジスタ間の相互作用を次に説明する。命令レジスタ（ＣＲＥＧ）はコンピュータ内のホストプロセッサにより書き込まれ、無線通信カードに割込み要求を行う。ホストがＣＲＥＧビットの中の１ビットをセットすると、無線通信カードに対して割込みが発生する。次にホストがＣＲＥＧ内のさらに別のビットをセットしても、１つの割込みがすでに発生しているので、新しくセットされたビットによる新しい割込みは発生しない。無線通信カードがこのレジスタを読むまで最初の割込み要求は継続し、レジスタを読むとＣＲＥＧ内の全てのビットがリセットされる。各ビットは、ホストによりＣＲＥＧに同時に書き込み、データを失うことなく無線通信カードによりＣＲＥＧから読むことができる。リンクプロトコル論理の制御により、無線通信カードがレジスタを読んだ直後からレジスタがリセットされるまでは、ホストはビットに書き込まない。その間は、ＣＲＥＧは仮想レジスタすなわち影のレジスタに書き込んでＣＲＥＧがリセットされるまで保持する。新しくビットに書き込むと、新しい割込みの発生が可能になる。割込みソースレジスタ（ＩＲＥＧ）は無線通信カードにより書き込まれ、ホストに割込み要求を行う。ＣＲＥＧと同様に、無線通信カードがこのレジスタ内の第１のビットをセットすると、ホストへの割込みが発生する。ホストがこのレジスタを読む前に無線通信カードがＩＲＥＧ内の別のビットをセットしても、この別のビットをセットしたことによる新しい割込みは発生せず、レジスタ内のビットを単にセットするだけである。割込み要求はホストがレジスタを読むまで継続する。ホストがレジスタを読むと、ＢｕｆＲｄｙ（新しいバッファ可）ビットとＤｔＧｅｔ（受信するデータ）ビットを除いて、レジスタ内の全てのビットがリセットされる。ＩＲＥＧ内のこの２つのビットは、ホストがＣＲＥＧのＰｕｔＤ（送信完了）ビットとＧｅｔＤ（受信完了）ビットにそれぞれ書き込むとリセットされる。どちらのリセットも割込みを発生しない。このようにＩＲＥＧは、無線通信カードで起こる事象に従ってセットされるフラグを持つことが分かる。これらの事象が起こると、無線通信カードはフラグを更新してＩＲＥＧに書き込み、これによりホストプロセッサへの割込みが発生する。たとえば、無線通信カードはＩＲＥＧ内のフラグをセットして、無線通信カード内のプロセッサが生成した情報をホストに知らせ、または網の接触をホストに知らせる。この手続きは、２個のプロセッサ間の主従関係がどのようであっても、無線通信カードに対するホストの割込み発生とは無関係である。状態レジスタ（ＳＲＥＧ）に対しては、無線通信カードは書込みと読取りを行うが、ホストは読むだけである。無線通信カードがＳＲＥＧに書き込む度に、ＩＲＥＧ内のＳＲｅｇＥｖビットはセットされる。これによりホストに割込み要求が入り、ホストはＳＲＥＧを読む。ホストがＳＲＥＧを読むと、ＥｉＣ、ＴｘＥｒｒ、ＶｃｃＥｒｒの各ビットはリセットされる。状態レジスタはモデムに関する状態の情報をホストに与える。モデム制御レジスタは、ホストが無線通信カードに関して動作する方法を設定するのに用いる。たとえば、ある処理を実行中は、ホストは他の外部装置からだけでなく無線通信カードからの割込みを使用不能にして、処理を中断されないようにする。さらに、モデム制御レジスタはソフトリセット機能を持つので、カードはカードへの電力を止めずにリセットすることができる。次に、この発明の上述の例示の実施の形態におけるホストと無線通信カードの間の例示の信号の流れについて説明する。一般に、ホストと無線通信カードの間で信号を伝送する前に初期化を行う。たとえば、無線通信カードは自分自身を初期化し、そのＩＲＥＧ内のＢｕｆＲｄｙビットをセットして、無線通信カードがデータを受信できる状態にあることをホストに知らせる。いまホストは、データを無線通信カードに送れというこの信号を待っていたと仮定する。ホストは所望の量のデータをバッファに送り、次にＣＲＥＧ内のＰｕｔＤフラグをセットする。これにより無線通信カードへの割込みが発生し、受信したデータが正しいかどうかを試験してよいことを示す。データを受信し、誤り検出を行った後で、無線通信カードのプロセッサはＩＲＥＧ内のＢｕｆＲｄｙビットをセットし、これによりホストへの割込みを発生させる。送信に誤りがあった場合は、無線通信カードプロセッサはこのデータのブロックを無視して、ＩＲＥＧ内の誤りフラグをセットする。ここでホストはブロックの送信を繰り返してよい。無線通信カードからホストにデータを送信するには、無線通信カードのプロセッサはまずＩＲＥＧのＤｔＧｅｔビットをセットする。ホストがこの割込みを受けると、無線通信カードはデータを全部バッファに移す。ホストはたとえば長さフィールドを用いて、何バイトのデータを読み取るかを知る。長さフィールドを作るには、たとえばバッファに書き込まれたバイトの数を数え、数えた数をレジスタに与える。または、この情報をフレームの付加情報の一部として与えてもよい。ホストは示されたデータの量を読んで、たとえば巡回冗長検査（ＣＲＣ）を用いて、誤りがあるかどうかをチェックする。次にホストはＣＲＥＧのＧｅｔＤビットと、場合によってはＥｒｒビットを用いて、データを受信したことを無線通信カードに知らせる。ホストと無線通信カードの間で伝送するブロックデータの流れ制御は、たとえば次のようにして実現することができる。ホストがデータブロックを無線通信カードに移そうとしたとき無線通信カードに利用可能なバッファがない場合は、ホストはＩＲＥＧ内のＢｕｆＲｄｙフラグがセットされていないことを知る。これは無線通信カードは現在データを一切受信しないことを意味する。ＢｕｆＲｄｙフラグがセットされていないときにホストがデータを書き込むと、このデータは無視される。無線通信カードに利用可能なバッファがあると、無線通信カードはＢｕｆＲｄｙフラグをセットし、ホストに割込みを与えてデータを送らせる。この発明について特定の例示の実施の形態を参照して説明したが、当業者に明らかなように、この発明を上に説明した例示の実施の形態とは異なる特定の形式で実施することができる。これはこの発明の精神から逸れることなく行うことができる。例示の実施の形態は単なる例であって、決して制限的なものと考えてはならない。この発明の範囲は特許請求の範囲に示す通りであって、上の説明によるのではない。また請求の範囲内にある全ての変形や同等物はこれに含まれるものとする。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．第１プロセッサと、一時に前記第１または第２プロセッサのどちらかだけにより制御され、前記第１プロセッサからデータの第１のブロックを受信する、バッファと、複数のビットを含む第１レジスタであって、前記データのブロックを前記バッファに移したことを示す命令を前記第１プロセッサから受信して前記複数のビットの第１のビットをセットし、前記第１のビットがセットされると前記第１プロセッサは割込みを発生させる、第１レジスタと、前記割込みを受信してこれに応じて前記第１レジスタを読み、次に前記バッファから前記データの第１のブロックを読む第２プロセッサ、を備えるシステム。２．前記第２プロセッサから命令を受信して前記第１プロセッサにより読まれる第２レジスタをさらに含み、前記第２プロセッサはデータの第２のブロックを前記バッファに移した後、前記第２レジスタ内のビットをセットし、これにより前記第１プロセッサに割込みを与える、請求項１に記載のシステム。３．前記第１レジスタが持つメモリアドレスは、前記第１プロセッサは書き込むことができるが前記第２プロセッサは読むだけである、請求項１に記載のシステム。４．前記第２レジスタが持つは、前記第２プロセッサは書き込むことができるが前記第１プロセッサは読むだけである、請求項２に記載のシステム。５．前記第１レジスタが持つ第２ビットは、前記第１プロセッサが前記データの第２のブロックを前記バッファから読んだときに前記第１プロセッサによりセットされる、請求項２に記載のシステム。６．前記第１レジスタが持つ第２のビットは、前記第１プロセッサが前記バッファを経て前記第２プロセッサから間違ったデータブロックを受信したときに前記第１プロセッサによりセットされる、請求項１に記載のシステム。７．前記第２レジスタが持つ第２のビットは、前記第２プロセッサが前記バッファを経て前記第１プロセッサから間違ったデータブロックを受信したときに前記第２プロセッサによりセットされる、請求項２に記載のシステム。８．前記第１レジスタが持つ第２のビットは、前記第１データブロックが前記第２プロセッサにより次のデータブロックに連結されたときに前記第１プロセッサによりセットされる、請求項１に記載のシステム。９．前記第２レジスタが持つ第２のビットは、前記第２データブロックが前記第１プロセッサにより次のデータブロックに連結されたときに前記第２プロセッサによりセットされる、請求項２に記載のシステム。１０．前記第１レジスタが持つ第２のビットは、前記第１レジスタに関連する拡張されたレジスタ内のビットがセットされたときに前記第１プロセッサによりセットされる、請求項１に記載のシステム。１１．前記第２レジスタが持つ第２のビットは、前記第２レジスタに関連する拡張されたレジスタ内のビットがセットされたときに前記第２プロセッサによりセットされる、請求項１に記載のシステム。１２．前記バッファの制御は、前記第２のビットがセットされると前記第２プロセッサに戻される、請求項５に記載のシステム。１３．複数のレジスタを用いてホストプロセッサと従プロセッサの間でデータを伝送するためのリンクプロトコルの実現であって、それぞれが或る機能に関連する複数のビットを持つ命令レジスタであって、前記ビットは前記ホストプロセッサがセットし前記従プロセッサが読むことができる、命令レジスタと、それぞれが或る機能に関連する複数のビットを持つ割込みレジスタであって、前記ビットは前記従プロセッサがセットし前記ホストプロセッサが読むことができる、割込みレジスタと、それぞれが前記従プロセッサにより制御される装置の状態に関連する複数のビットを持ち、これは前記ホストプロセッサか前記従プロセッサが読み、前記従プロセッサがセットすることができる、状態レジスタと、一時的にデータを保持する少なくとも１個のデータバッファであって、前記少なくとも１個のデータバッファを通るデータの流れは前記命令レジスタと前記割込みレジスタにより制御される、データバッファ、を備える、リンクプロトコル装置。１４．前記ホストプロセッサはコンピュータ内のプロセッサであり、前記従プロセッサは無線通信モデムの一部である、請求項１３に記載のリンクプロトコル装置。１５．前記ホストプロセッサと前記従プロセッサの間でデータを伝送するための、両者の間のＰＣＭＣＩＡインターフェース、をさらに備える、請求項１４に記載のリンクプロトコル装置。１６．複数のビットを持つ装置制御レジスタであって、各ビットは前記装置を制御する機能に関連し、前記装置制御レジスタには前記ホストプロセッサだけがアクセス可能である、装置制御レジスタ、をさらに備える、請求項１３に記載のリンクプロトコル装置。１７．第１プロセッサと第２プロセッサの間のデータ伝送法であって、第１プロセッサからバッファにデータを移すことと、所定量のデータを前記バッファに移すと第１レジスタ内の「送信完了」フラグをセットすることと、前記第２プロセッサにより前記第１レジスタを読むことと、前記バッファから前記所定量のデータを前記第２プロセッサにより検索すること、の各ステップを含む、データ伝送法。１８．前記第１レジスタ内のＭｏｒｅフラグをセットして、後のデータと前記バッファ内に移したデータとを連結すべきことを示し、前記Ｍｏｒｅフラグがリセットされるまで前記後のデータを連結する、ステップをさらに含む、請求項１７に記載のデータ伝送法。１９．前記検索された所定量のデータが有効なデータかどうか決定し、前記所定量のデータが無効なデータの場合は前記第１レジスタ内の誤りフラグをセットする、ステップをさらに含む、請求項１７に記載のデータ伝送法。２０．前記第２プロセッサから前記バッファにデータを移すことと、所定量のデータを前記バッファに移すと第２レジスタ内の「受信するデータ」フラグをセットすることと、前記第１プロセッサにより前記第２レジスタを読むことと、前記バッファから前記所定量のデータを前記第１プロセッサにより検索すること、の各ステップをさらに含む、請求項１７に記載のデータ伝送法。２１．前記所定量のデータは可変であり、前記所定量のデータの長さは長さレジスタ内に与えられる、請求項１７に記載のデータ伝送法。２２．第１プロセッサと第２プロセッサの間のデータの流れの制御法であって、前記第１プロセッサからバッファにデータを伝送することと、前記データを伝送した後、前記バッファの制御を前記第１プロセッサ内に保持してデータの流れを一時的に止めることと、前記バッファの制御を止めて、前記バッファから前記データを前記第２プロセッサにより検索すること、の各ステップを含む、データの流れの制御法。