JPH0746334B2 - インターフェース制御回路 - Google Patents
インターフェース制御回路Info
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- JPH0746334B2 JPH0746334B2 JP63018661A JP1866188A JPH0746334B2 JP H0746334 B2 JPH0746334 B2 JP H0746334B2 JP 63018661 A JP63018661 A JP 63018661A JP 1866188 A JP1866188 A JP 1866188A JP H0746334 B2 JPH0746334 B2 JP H0746334B2
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- bus
- count value
- phase
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサを使用するコンピュータ
システムのインターフェースに係り、特にシステム装置
本体によるその周辺デバイスのインターフェースに好適
なインターフェース制御回路に関する。
システムのインターフェースに係り、特にシステム装置
本体によるその周辺デバイスのインターフェースに好適
なインターフェース制御回路に関する。
従来のこの種のインターフェース制御としては、インタ
ーフェース制御回路を制御するための専用のマイクロプ
ロセッサとダイナミックメモリアクセスのための制御回
路、およびメモリ等がインターフェース制御用のLSIと
は別個に設けられているものが一般的であった。すなわ
ち、インターフェース制御回路とともに別体の制御専用
のマイクロプロセッサを用い、このマイクロプロセッサ
のプログラム制御によってインターフェースの制御を行
っていた。
ーフェース制御回路を制御するための専用のマイクロプ
ロセッサとダイナミックメモリアクセスのための制御回
路、およびメモリ等がインターフェース制御用のLSIと
は別個に設けられているものが一般的であった。すなわ
ち、インターフェース制御回路とともに別体の制御専用
のマイクロプロセッサを用い、このマイクロプロセッサ
のプログラム制御によってインターフェースの制御を行
っていた。
ところが、上記のインターフェース制御技術では、制御
用のマイコンシステムを構成するために多数の部品が必
要となっており、装置全体が大形化してしまうという欠
点があった。
用のマイコンシステムを構成するために多数の部品が必
要となっており、装置全体が大形化してしまうという欠
点があった。
さらに、マイクロコンピュータのプログラムによってイ
ンターフェース制御を行っているため、各インターフェ
ースの有している高速速度を十分に引き出すことができ
ず、スループットが向上しないという問題点があった。
ンターフェース制御を行っているため、各インターフェ
ースの有している高速速度を十分に引き出すことができ
ず、スループットが向上しないという問題点があった。
本発明は、上記問題点に着目してなされたものであり、
その目的はインターフェース制御を最小部品点数で実現
するとともに、インターフェース制御をハードウエア構
成で実現することにより、制御の高速化を実現すること
にある。
その目的はインターフェース制御を最小部品点数で実現
するとともに、インターフェース制御をハードウエア構
成で実現することにより、制御の高速化を実現すること
にある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろ
う。
明細書の記述および添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、本発明のインターフェース制御回路は、少な
くとも複数の周辺デバイスに対応して割当てられたアド
レスカウント値およびワードカウント値を格納する記憶
部と、この記憶部からアドレスカウント値を読み出すア
ドレスカウンタ、およびワードカウント値を読み出すワ
ードカウンタと、記憶部に格納されたアドレスカウント
値とワードカウント値を読み出す際にアドレスを指定
し、複数の周辺デバイスの中から特定の１台を指定する
レジスタ手段とを、インターフェース制御回路内にハー
ドウエア構成として設けるものである。
くとも複数の周辺デバイスに対応して割当てられたアド
レスカウント値およびワードカウント値を格納する記憶
部と、この記憶部からアドレスカウント値を読み出すア
ドレスカウンタ、およびワードカウント値を読み出すワ
ードカウンタと、記憶部に格納されたアドレスカウント
値とワードカウント値を読み出す際にアドレスを指定
し、複数の周辺デバイスの中から特定の１台を指定する
レジスタ手段とを、インターフェース制御回路内にハー
ドウエア構成として設けるものである。
上記した手段によれば、インターフェイス制御回路と別
体の専用のマイクロプロセッサを用いることなく、イン
ターフェース制御の大部分をハードウエア構成で実現可
能となり、システムが小形化するとともに、システムの
メインプロセッサの僅かな負担によりインターフェース
の効率的なプロトコル制御が可能となり、高速なインタ
ーフェース制御が実現される。
体の専用のマイクロプロセッサを用いることなく、イン
ターフェース制御の大部分をハードウエア構成で実現可
能となり、システムが小形化するとともに、システムの
メインプロセッサの僅かな負担によりインターフェース
の効率的なプロトコル制御が可能となり、高速なインタ
ーフェース制御が実現される。
また、記憶部にアドレスカウンタとワードカウンタとの
任意の時点のカウント値を退避させることにより、バス
の化し離し及び再接続が可能となり、効率的なバスの利
用が実現され、インターフェース制御をさらに効率的に
行なうことができる。
任意の時点のカウント値を退避させることにより、バス
の化し離し及び再接続が可能となり、効率的なバスの利
用が実現され、インターフェース制御をさらに効率的に
行なうことができる。
第１図は本発明の一実施例であるインターフェース制御
回路の回路図、第２図は本実施例によるインターフェー
ス制御の手順を示すフロー図、第３図は本実施例のイン
ターフェース制御回路を含むシステム構成を示す概略
図、第４図はインターフェース制御回路に対するマイコ
ンプログラムの初期設定を示すフロー図、第５図はその
起動を示すフロー図である。
回路の回路図、第２図は本実施例によるインターフェー
ス制御の手順を示すフロー図、第３図は本実施例のイン
ターフェース制御回路を含むシステム構成を示す概略
図、第４図はインターフェース制御回路に対するマイコ
ンプログラムの初期設定を示すフロー図、第５図はその
起動を示すフロー図である。
本実施例のインターフェース制御回路（SCSIC）１は、
システムにおいて第３図に示されるように配置されてい
る。すなわち第３図において、２はシステムの中枢とな
るメインプロセッサであり、このメインプロセッサ２と
上記SCSIC1とはシステムバス４により互いに接続されて
いる。３は上記SCSIC1に接続される複数のデバイス（以
下ターゲットという）を示しており、各デバイス３は、
SCSIバス５により上記SCSIC1と接続されている。なお、
システムバス４に接続される６は本システムのメインス
トレージであり、該メインストレージ６と、メインプロ
セッサ２とSCSIC1とでシステム装置本体（以下イニシエ
ータ７という）が構成されている。
システムにおいて第３図に示されるように配置されてい
る。すなわち第３図において、２はシステムの中枢とな
るメインプロセッサであり、このメインプロセッサ２と
上記SCSIC1とはシステムバス４により互いに接続されて
いる。３は上記SCSIC1に接続される複数のデバイス（以
下ターゲットという）を示しており、各デバイス３は、
SCSIバス５により上記SCSIC1と接続されている。なお、
システムバス４に接続される６は本システムのメインス
トレージであり、該メインストレージ６と、メインプロ
セッサ２とSCSIC1とでシステム装置本体（以下イニシエ
ータ７という）が構成されている。
第２図は上記SCSIC1によるSCSIバス５の制御手順を示し
たもので、バスフリー10（Bus free）、アービトレーシ
ョン11（ARB）、セレクション・リセレクション（Sel/R
esel、以下単にセレクション12という）とインフォメー
ション18の各フェーズとからなる。このインフォメーシ
ョン18は、さらにメッセージアウト13、コマンド14、デ
ータ転送15、ステータス16およびメッセージイン17の各
フェーズで構成されており、これらを順次終了すると再
度バスフリー10のフェーズに戻る。
たもので、バスフリー10（Bus free）、アービトレーシ
ョン11（ARB）、セレクション・リセレクション（Sel/R
esel、以下単にセレクション12という）とインフォメー
ション18の各フェーズとからなる。このインフォメーシ
ョン18は、さらにメッセージアウト13、コマンド14、デ
ータ転送15、ステータス16およびメッセージイン17の各
フェーズで構成されており、これらを順次終了すると再
度バスフリー10のフェーズに戻る。
これらの制御手順について以上の各フェーズをもとに簡
単に説明すると、まずバスフリー10のフェーズでは、SC
SIバス５が未使用状態とされており、次のアービトレシ
ョン11のフェーズにおいて前記イニシエータとターゲッ
ト間において、SCSIバス５の専有許可の競合が行われ
る。ここでSCSIバス５の専有を欲するイニシエータおよ
びターゲットは、SCSIバス５のデータ線に自身のID番号
を出力する。各イニシエータおよびターゲットのID番号
には予め優先順位が付与されており、競合間において優
先順位の高いID番号に対してSCSIバス５の専有が許可さ
れる。
単に説明すると、まずバスフリー10のフェーズでは、SC
SIバス５が未使用状態とされており、次のアービトレシ
ョン11のフェーズにおいて前記イニシエータとターゲッ
ト間において、SCSIバス５の専有許可の競合が行われ
る。ここでSCSIバス５の専有を欲するイニシエータおよ
びターゲットは、SCSIバス５のデータ線に自身のID番号
を出力する。各イニシエータおよびターゲットのID番号
には予め優先順位が付与されており、競合間において優
先順位の高いID番号に対してSCSIバス５の専有が許可さ
れる。
次に、セレクション・リセレクション12のフェーズにお
いては、上記で専有が許可されたイニシエータ又はター
ゲットがリンクしたい相手方を選択し、SCSIバス５のデ
ータ線に当該相手先のID番号を出力する。この段階でSC
SIバス５上における送信元・送信先のリンクが実現しイ
ンフォメーション18のフェーズに入る。
いては、上記で専有が許可されたイニシエータ又はター
ゲットがリンクしたい相手方を選択し、SCSIバス５のデ
ータ線に当該相手先のID番号を出力する。この段階でSC
SIバス５上における送信元・送信先のリンクが実現しイ
ンフォメーション18のフェーズに入る。
インフォメーション18のフェーズにおいて、まずメッセ
ージアウト13のフェーズでは、引き続き行われる一連の
フェーズシーケンスのプロトコルが相手方に宣言され、
たとえば当該制御におけるオプションフェーズの有無等
が相手方に通知される。
ージアウト13のフェーズでは、引き続き行われる一連の
フェーズシーケンスのプロトコルが相手方に宣言され、
たとえば当該制御におけるオプションフェーズの有無等
が相手方に通知される。
続くコマンド14のフェーズは、複数バイトで構成される
コマンドの転送を行うフェーズであり、該フェーズにお
いて転送されたコマンドの内容にしたがってデータ転送
15あるいはステータス16のフェーズに分岐する。すなわ
ち、データ転送を伴うコマンドであればデータ転送15の
フェーズに移り、データ転送を伴わないコマンドであれ
ばステータス16のフェーズに遷移する。
コマンドの転送を行うフェーズであり、該フェーズにお
いて転送されたコマンドの内容にしたがってデータ転送
15あるいはステータス16のフェーズに分岐する。すなわ
ち、データ転送を伴うコマンドであればデータ転送15の
フェーズに移り、データ転送を伴わないコマンドであれ
ばステータス16のフェーズに遷移する。
ステータス16のフェーズでは、コマンドの実行結果をタ
ーゲットからイニシエータ側へ通知してメッセージイン
17のフェーズに移る。
ーゲットからイニシエータ側へ通知してメッセージイン
17のフェーズに移る。
メッセージイン17のフェーズでは、コマンド動作が終了
したことを通知し、イニシエータに次の処理を要求し、
バスフリー10のフェーズに回帰する。
したことを通知し、イニシエータに次の処理を要求し、
バスフリー10のフェーズに回帰する。
なお、以上に説明した各フェーズ間の遷移については、
あくまでも一例であり、以上に説明したもの以外のオプ
ション等が付加されているものであってもよい。
あくまでも一例であり、以上に説明したもの以外のオプ
ション等が付加されているものであってもよい。
次に上記SCSIC1の内部論理構成について第１図を用いて
説明する。
説明する。
第１図において、SCSIC1の起動前にまずメインプロセッ
サ２のマイクロプログラム制御によって、システムバス
４を介してSCSIバス５のイニシエータとしての初期設定
が行なわれる。この手順を第４図を参照してさらに詳し
く説明すると以下の通りである。すなわち、まずセット
リセットレジスタSRST20に対して“1"をセットした後
（401）、所定時間、たとえば25μsec以上経過した後に
引続き該SRST20に“0"をセットし（402）、SCSIバス５
のコントロール線のRST信号をアサートして全てのSCSI
デバイスをイニシャライズする。次にホストIDレジスタ
HID21にイニシエータのID番号を設定し（403）、これと
ともにセレクションのフェーズ12におけるタイムアウト
エラーを検出するためのカウント値をRAM26に対して設
定する（404）。最後にオプションシステムレジスタOPS
YS22に当該SCSIC1のオプション機能、例えばディスコネ
クト／リコネクト機能およびデータバスのパリティチェ
ック・ジェネレート機能等のオプションフェーズの有無
等を設定する（405）。以上によりメインプロセッサ２
からのプログラム制御による初期設定が完了する。この
初期設定はシステムの起動時およびリセット時に１度設
定すればシステムの作動中はすべて有効である。
サ２のマイクロプログラム制御によって、システムバス
４を介してSCSIバス５のイニシエータとしての初期設定
が行なわれる。この手順を第４図を参照してさらに詳し
く説明すると以下の通りである。すなわち、まずセット
リセットレジスタSRST20に対して“1"をセットした後
（401）、所定時間、たとえば25μsec以上経過した後に
引続き該SRST20に“0"をセットし（402）、SCSIバス５
のコントロール線のRST信号をアサートして全てのSCSI
デバイスをイニシャライズする。次にホストIDレジスタ
HID21にイニシエータのID番号を設定し（403）、これと
ともにセレクションのフェーズ12におけるタイムアウト
エラーを検出するためのカウント値をRAM26に対して設
定する（404）。最後にオプションシステムレジスタOPS
YS22に当該SCSIC1のオプション機能、例えばディスコネ
クト／リコネクト機能およびデータバスのパリティチェ
ック・ジェネレート機能等のオプションフェーズの有無
等を設定する（405）。以上によりメインプロセッサ２
からのプログラム制御による初期設定が完了する。この
初期設定はシステムの起動時およびリセット時に１度設
定すればシステムの作動中はすべて有効である。
次に、イニシエータとターゲットとの間における手順に
ついて第５図を参照しながら説明する。
ついて第５図を参照しながら説明する。
メインプロセッサ２のマイクロプログラムにより実行レ
ジスタEXEC23の内容が参照され、SCSIバス５が既に起動
状態となっているか否かがチェックされる（501）。こ
こで、起動状態となっていない場合にはコマンドのバイ
ト数をコマンドカウントレジスタCMDCNT24に設定し、さ
らにリンク先のターゲットIDをターゲットIDレジスタTI
D25に設定する（502）。なお、このステップ502におい
て、コマンドカウントおよびターゲットIDがCMDCNT24お
よびTID25に設定されると同時に、バスセレクタ33を経
由してRAM26にも設定されるように、コマンドもコマン
ドカウントおよびターゲットIDと同様にRAM26に設定さ
れる。次に、データ転送の有無を伴うコマンドであるか
否かが判断され（503）、データ転送が必要な場合に
は、RAM26に対してメッセージアウトのフェーズ13で応
答されるメッセージ情報、アドレスカウント値、ワード
カウント値およびデータ転送方向（ターゲット→イニシ
エータ、もしくはターゲット←イニシエータ）を設定す
る（504）。最後に、EXEC23に対して“1"をセットし、S
CSIC1対して起動をかける（505）。
ジスタEXEC23の内容が参照され、SCSIバス５が既に起動
状態となっているか否かがチェックされる（501）。こ
こで、起動状態となっていない場合にはコマンドのバイ
ト数をコマンドカウントレジスタCMDCNT24に設定し、さ
らにリンク先のターゲットIDをターゲットIDレジスタTI
D25に設定する（502）。なお、このステップ502におい
て、コマンドカウントおよびターゲットIDがCMDCNT24お
よびTID25に設定されると同時に、バスセレクタ33を経
由してRAM26にも設定されるように、コマンドもコマン
ドカウントおよびターゲットIDと同様にRAM26に設定さ
れる。次に、データ転送の有無を伴うコマンドであるか
否かが判断され（503）、データ転送が必要な場合に
は、RAM26に対してメッセージアウトのフェーズ13で応
答されるメッセージ情報、アドレスカウント値、ワード
カウント値およびデータ転送方向（ターゲット→イニシ
エータ、もしくはターゲット←イニシエータ）を設定す
る（504）。最後に、EXEC23に対して“1"をセットし、S
CSIC1対して起動をかける（505）。
上記の起動がかかると、SCSIC1はSCSIバス５が空いてい
る状態、すなわちバスフリー10のフェーズであればその
コントロール線のBSY信号をアサートする。
る状態、すなわちバスフリー10のフェーズであればその
コントロール線のBSY信号をアサートする。
次に、OPSYS22の内容が参照されて、オプションとして
アービトレーション11のフェーズが設定されている場合
には該フェーズに遷移する。
アービトレーション11のフェーズが設定されている場合
には該フェーズに遷移する。
このアービトレーション11のフェーズにおいては、SCSI
バス５の占有を欲するイニシエータおよびターゲットが
自身に割り当てられたIDを出力する。このとき、SISIC1
は、上記HID21の内容をデコーダDEC27、バスセレクタ28
を経由してSCSIバス５のデータ線に出力する。IDの競合
は制御部44において行なわれる。この競合ID中、予め付
与された優先順位の最も高いIDが選択されると、該IDの
イニシエータあるいはターゲットに対してSCSIバス５の
占有が許可される。
バス５の占有を欲するイニシエータおよびターゲットが
自身に割り当てられたIDを出力する。このとき、SISIC1
は、上記HID21の内容をデコーダDEC27、バスセレクタ28
を経由してSCSIバス５のデータ線に出力する。IDの競合
は制御部44において行なわれる。この競合ID中、予め付
与された優先順位の最も高いIDが選択されると、該IDの
イニシエータあるいはターゲットに対してSCSIバス５の
占有が許可される。
該アービトレーション11のフェーズにおいて、例えばイ
ニシエータがバス占有権を取得すると次のセレクション
12のフェーズに遷移する。
ニシエータがバス占有権を取得すると次のセレクション
12のフェーズに遷移する。
セレクション12のフェーズにおいては、SCSIバス５のデ
ータ線に対してリンクしたい相手先ターゲットのID番号
とともにコントロール線にSEL信号を出力する。この動
作は、TID25よりデコーダDEC27、バスセレクタ28を経由
してSCSIバス５に出力することにより行なわれる。
ータ線に対してリンクしたい相手先ターゲットのID番号
とともにコントロール線にSEL信号を出力する。この動
作は、TID25よりデコーダDEC27、バスセレクタ28を経由
してSCSIバス５に出力することにより行なわれる。
このターゲットのID番号をSCSIバス５に出力すると同時
に、リンクするターゲットのID番号は、バスセレクタ28
からSCSIバス５のデータ線への線の途中から制御部44に
延びる線によって制御部44にも入力され、さらに制御部
44によってレジスタETG42に書き込まれる。
に、リンクするターゲットのID番号は、バスセレクタ28
からSCSIバス５のデータ線への線の途中から制御部44に
延びる線によって制御部44にも入力され、さらに制御部
44によってレジスタETG42に書き込まれる。
なおこのフェーズでは、先にマイクロプログラムにより
設定されたタイムアウトエラーを検出するためのカウン
ト値がRAM26から呼び出され、実行アドレスカウンタEAC
31にセットされる。
設定されたタイムアウトエラーを検出するためのカウン
ト値がRAM26から呼び出され、実行アドレスカウンタEAC
31にセットされる。
次のメッセージアウト13のフェーズにおいては、先にメ
インプロセッサ２のマイクロプログラムによってRAM26
に記憶されたメッセージ情報が、バスセレクタ28を経て
SCSIバス５のデータ線に出力される。これにより以降の
フェーズシーケンスのプロトコルがイニシエータと相手
先ターゲット間で決定される。
インプロセッサ２のマイクロプログラムによってRAM26
に記憶されたメッセージ情報が、バスセレクタ28を経て
SCSIバス５のデータ線に出力される。これにより以降の
フェーズシーケンスのプロトコルがイニシエータと相手
先ターゲット間で決定される。
続いてコマンド14のフェーズでは、まず、CMDCNT24によ
ってアドレスセレクタ29を経由してRAM26に格納された
複数バイトで構成されているコマンドの各バイトが読み
出される。このようにして読み出されたコマンドは、バ
スセレクタ28およびSCSIバス５を経由してリンクの取ら
れているターゲットに転送される。ここで、SCSIバス５
上におけるデータの転送はコントロール信号であるREQ,
ACK信号のハンドシェイクにより行なわれる。これをさ
らに詳しく説明すると、まずターゲット側からREQ信号
がアサートされ、これによりRAM26から出力された最初
のコマンドの第１バイト目がSCSIバス５に出力される。
これとともに、REQ/ACK信号発生器REQ/ACKGEN30によりA
CK信号がアサートされる。これと同時に、CMDCNT24は−
１だけデクリメントされてRAM26のアドレスが変更され
てコマンドの第２バイト目のバイトが読み出され、上記
と同様にしてターゲットに転送される。
ってアドレスセレクタ29を経由してRAM26に格納された
複数バイトで構成されているコマンドの各バイトが読み
出される。このようにして読み出されたコマンドは、バ
スセレクタ28およびSCSIバス５を経由してリンクの取ら
れているターゲットに転送される。ここで、SCSIバス５
上におけるデータの転送はコントロール信号であるREQ,
ACK信号のハンドシェイクにより行なわれる。これをさ
らに詳しく説明すると、まずターゲット側からREQ信号
がアサートされ、これによりRAM26から出力された最初
のコマンドの第１バイト目がSCSIバス５に出力される。
これとともに、REQ/ACK信号発生器REQ/ACKGEN30によりA
CK信号がアサートされる。これと同時に、CMDCNT24は−
１だけデクリメントされてRAM26のアドレスが変更され
てコマンドの第２バイト目のバイトが読み出され、上記
と同様にしてターゲットに転送される。
以上のようにして、コマンドの全てのバイトの転送が完
了すると、ターゲット側は転送されたコマンドの内容を
認識して、該コマンドがデータ転送を伴うかどうかによ
り次のデータ転送あるいはステータスのフェーズ15又は
16のいずれかに遷移する。
了すると、ターゲット側は転送されたコマンドの内容を
認識して、該コマンドがデータ転送を伴うかどうかによ
り次のデータ転送あるいはステータスのフェーズ15又は
16のいずれかに遷移する。
上記によりデータ転送15のフェーズに遷移された場合に
は概ね以下に説明する処理が行なわれる。
は概ね以下に説明する処理が行なわれる。
すなわち、RAM26内にはターゲット分のアドレスカウン
トおよびワードカウントの各カウント値が、ターゲット
のIDに対応して割当てられて格納されており、これらは
メインプロセッサ２のマイクロプログラムの制御により
設定されたレジスタETG42の値により、RAM26内にアドレ
ッシングされている。なお、RAM26内の各ターゲットに
対応するアドレスカウントおよびワードカウントのどれ
が現在リンク中のターゲットに対するものであるかは、
レジスタETG42が管理している。すなわち、これらのカ
ウンタは、レジスタETG42の値によってアドレッシング
されており、現在リンク中のターゲットに対応する１組
のアドレスカウントおよびワードカウントはレジスタET
G42によって指定される。
トおよびワードカウントの各カウント値が、ターゲット
のIDに対応して割当てられて格納されており、これらは
メインプロセッサ２のマイクロプログラムの制御により
設定されたレジスタETG42の値により、RAM26内にアドレ
ッシングされている。なお、RAM26内の各ターゲットに
対応するアドレスカウントおよびワードカウントのどれ
が現在リンク中のターゲットに対するものであるかは、
レジスタETG42が管理している。すなわち、これらのカ
ウンタは、レジスタETG42の値によってアドレッシング
されており、現在リンク中のターゲットに対応する１組
のアドレスカウントおよびワードカウントはレジスタET
G42によって指定される。
このレジスタETG42中の値はRAM26に対するアドレスセレ
クタ29に入力され、RAM26中の１組のカウントをポイン
トする。この場合には、RAM26内の各ターゲットに対応
するアドレスカウントおよびワードカウントをターゲッ
トのID番号を添字とする配列の構成とすることにより通
常の技術で行うことができる。
クタ29に入力され、RAM26中の１組のカウントをポイン
トする。この場合には、RAM26内の各ターゲットに対応
するアドレスカウントおよびワードカウントをターゲッ
トのID番号を添字とする配列の構成とすることにより通
常の技術で行うことができる。
上記アドレスカウント値およびワードカウント値は、デ
ータ転送前にそれぞれ上記実行アドレスカウンタEAC31
および実行ワードカウンタEWC32に転送される。このデ
ータ転送の際に、実行アドレスカウンタEAC31はインク
リメントされ、実行ワードカウンタEWC32はデクリメン
トされる。これらの両カウント値は、本フェーズで行な
われるDMAデータ転送のパラメータとなり、EAC31のカウ
ント値はイニシエータ側のメインストレージ６における
DMA転送ブロックのアドレスポインタであり、一方、EWC
32のカウント値はDMA転送ブロックのワード数を示すポ
インタとなる。
ータ転送前にそれぞれ上記実行アドレスカウンタEAC31
および実行ワードカウンタEWC32に転送される。このデ
ータ転送の際に、実行アドレスカウンタEAC31はインク
リメントされ、実行ワードカウンタEWC32はデクリメン
トされる。これらの両カウント値は、本フェーズで行な
われるDMAデータ転送のパラメータとなり、EAC31のカウ
ント値はイニシエータ側のメインストレージ６における
DMA転送ブロックのアドレスポインタであり、一方、EWC
32のカウント値はDMA転送ブロックのワード数を示すポ
インタとなる。
なお、SCSIC1の内部には、たとえばターゲット先へのデ
ータの送受を行なうための一対の先入れ先立し方式（Fi
Fo）バッファ（システムデータバッファ34,SCSIデータ
バッファ35）が備えられている。このFiFoバッファを設
けているのは以下の理由による。すなわち、システムバ
ス４は32ビットのロングワード転送が可能であるのに対
して、SCSIバス５は８ビット単位のバイト転送である。
そのため、システムバス４側の使用効率を向上させるた
めに上記バッファを設け、転送データを一時格納してお
くものである。
ータの送受を行なうための一対の先入れ先立し方式（Fi
Fo）バッファ（システムデータバッファ34,SCSIデータ
バッファ35）が備えられている。このFiFoバッファを設
けているのは以下の理由による。すなわち、システムバ
ス４は32ビットのロングワード転送が可能であるのに対
して、SCSIバス５は８ビット単位のバイト転送である。
そのため、システムバス４側の使用効率を向上させるた
めに上記バッファを設け、転送データを一時格納してお
くものである。
以上に説明したDMA転送においても、上記コマンドのフ
ェーズ14におけるコマンドパラメータの転送と同様に、
SCSIバス５上におけるREQ,ACK信号のハンドシェイクに
より行なわれる。すなわち、システムバス４において、
１単位のDMAバスサイクルのデータ転送が行なわれる毎
に、EAC31は転送バイト分だけインクリメントされ、一
方EWC32はデクリメントされる。このようなデータ転送
にともない、本実施例では上記のように一対のFiFoバッ
ファが備えられているため、バス、特にシステムバス４
の効率的な使用が行なわれている。これを具体例で説明
すると以下の通りである。
ェーズ14におけるコマンドパラメータの転送と同様に、
SCSIバス５上におけるREQ,ACK信号のハンドシェイクに
より行なわれる。すなわち、システムバス４において、
１単位のDMAバスサイクルのデータ転送が行なわれる毎
に、EAC31は転送バイト分だけインクリメントされ、一
方EWC32はデクリメントされる。このようなデータ転送
にともない、本実施例では上記のように一対のFiFoバッ
ファが備えられているため、バス、特にシステムバス４
の効率的な使用が行なわれている。これを具体例で説明
すると以下の通りである。
例えばイニシエータのメインストレージ６からターゲッ
トへのデータ転送（DMA READ）を行なう場合、システ
ムバス４のバスコントローラ（図示せず）にDMA転送の
要求を行なう。これと同時にEAC31の値をシステムバス
４のアドレス線へ出力する。これによりメインストレー
ジ６のDMA転送ブロックの先頭アドレスをアドレッシン
グしメインストレージ６からデータを読み出す。読み出
されたデータは、32ビットのロングワード構成でシステ
ムバス４のデータ線を介してSCSIC1に入力され、システ
ムデータバッファ34に入力される。さらに該データは、
SCSIデータバッファ35に転送され、バスセレクタ28にお
いて８バイト単位に分割され、SCSIバス５を経由してリ
ンクの取られた相手先ターゲットに転送される。
トへのデータ転送（DMA READ）を行なう場合、システ
ムバス４のバスコントローラ（図示せず）にDMA転送の
要求を行なう。これと同時にEAC31の値をシステムバス
４のアドレス線へ出力する。これによりメインストレー
ジ６のDMA転送ブロックの先頭アドレスをアドレッシン
グしメインストレージ６からデータを読み出す。読み出
されたデータは、32ビットのロングワード構成でシステ
ムバス４のデータ線を介してSCSIC1に入力され、システ
ムデータバッファ34に入力される。さらに該データは、
SCSIデータバッファ35に転送され、バスセレクタ28にお
いて８バイト単位に分割され、SCSIバス５を経由してリ
ンクの取られた相手先ターゲットに転送される。
一方、ターゲットからイニシエータのメインストレージ
６に対してデータ転送（DMA WRITE）を行なう場合に
は、SCSIC1のバイトデータをSCSIデータバッファ35に順
次キューイングしてゆき、該データバッファ35がオーバ
ーフロー状態となるとシステムデータバッファ34に転送
し、ロングワード構成でシステムバス４のデータ線に出
力する。
６に対してデータ転送（DMA WRITE）を行なう場合に
は、SCSIC1のバイトデータをSCSIデータバッファ35に順
次キューイングしてゆき、該データバッファ35がオーバ
ーフロー状態となるとシステムデータバッファ34に転送
し、ロングワード構成でシステムバス４のデータ線に出
力する。
ところで、このデータ転送15のフェーズにおいては、さ
らにバスのスループットを向上させるために、データ転
送の途中においてデバイス自身の処理動作が伴うとき、
バスの切り離し（ディスコネクト）が行なわれ、この
間、別のデバイスによるデータ転送が可能となる。そし
てデバイス自身の処理が終了し、データ転送を再開した
い場合には、バスの再接続（リコネクト）が行なわれ
る。このときSCSIC1の制御としては、ディスコネクト時
にデータ転送途中の実行アドレスカウンタEAC31および
実行ワードカウンタEWC32のアドレスカウント値および
ワードカウンタ値をRAM26中のID番号に対応するアドレ
スに退避させる。またリコネクト時においては、退避さ
せた両カウント値をEAC31およびEWC32に戻し、先に中断
された一連のデータ転送を再開する。これにより複数デ
バイスのマルチアクセスを可能にしてバスのスループッ
トを向上させている。
らにバスのスループットを向上させるために、データ転
送の途中においてデバイス自身の処理動作が伴うとき、
バスの切り離し（ディスコネクト）が行なわれ、この
間、別のデバイスによるデータ転送が可能となる。そし
てデバイス自身の処理が終了し、データ転送を再開した
い場合には、バスの再接続（リコネクト）が行なわれ
る。このときSCSIC1の制御としては、ディスコネクト時
にデータ転送途中の実行アドレスカウンタEAC31および
実行ワードカウンタEWC32のアドレスカウント値および
ワードカウンタ値をRAM26中のID番号に対応するアドレ
スに退避させる。またリコネクト時においては、退避さ
せた両カウント値をEAC31およびEWC32に戻し、先に中断
された一連のデータ転送を再開する。これにより複数デ
バイスのマルチアクセスを可能にしてバスのスループッ
トを向上させている。
次のステータス16のフェーズでは、ターゲットからSCSI
バス５のデータ線を介してコマンドの実行結果をイニシ
エータに報告する。この内容はRAM26に記憶される。上
記各フェーズの遷移によりSCSIC1はSCSIバス５でのイニ
シエータとターゲットとの間のリンクを取り、コマンド
動作の実行を行い、一通りのコマンドの実行結果をRAM2
6内に記憶するとともに、システムバス４のコントロー
ル線にINT信号を出力しメインプロセッサ２に対して割
り込み処理を要求する。これによりメインプロセッサ２
は、コマンドの正常終了時又は異常終了時において行な
わなければならない処理をメッセージあるいはステータ
ス情報としてRAM26から読み出して判断する。
バス５のデータ線を介してコマンドの実行結果をイニシ
エータに報告する。この内容はRAM26に記憶される。上
記各フェーズの遷移によりSCSIC1はSCSIバス５でのイニ
シエータとターゲットとの間のリンクを取り、コマンド
動作の実行を行い、一通りのコマンドの実行結果をRAM2
6内に記憶するとともに、システムバス４のコントロー
ル線にINT信号を出力しメインプロセッサ２に対して割
り込み処理を要求する。これによりメインプロセッサ２
は、コマンドの正常終了時又は異常終了時において行な
わなければならない処理をメッセージあるいはステータ
ス情報としてRAM26から読み出して判断する。
最後のメッセージイン17のフェーズでは、コマンド動作
が終了したことを確認して、イニシエータに次の処理を
要求し、バスフリー10のフェーズに回帰する。
が終了したことを確認して、イニシエータに次の処理を
要求し、バスフリー10のフェーズに回帰する。
なお、以上には説明しなかったが、第１図において、36
は各フェーズの遷移をSCSIバス５のコントロール線の認
識により制御するフェーズシーケンサであり、44はフェ
ーズシーケンサ36のフェーズ信号を受けて各レジスタ、
ゲート等を制御する制御部である。
は各フェーズの遷移をSCSIバス５のコントロール線の認
識により制御するフェーズシーケンサであり、44はフェ
ーズシーケンサ36のフェーズ信号を受けて各レジスタ、
ゲート等を制御する制御部である。
また、37、38、39はそれぞれバスフリー10、アービトレ
ーション11、セレクション12の各フェーズにおけるSCSI
バス５のコントロール信号の検出又はタイミングの生成
および各ハードウエアの動作タイミング信号を生成する
カウンタである。さらに40はSCSIC1内の各種レジスタの
制御を行なうPMAコントローラ、41は基本クロック発生
回路、43はRAM26へRAMアクセスタイミング発生回路RTG
である。
ーション11、セレクション12の各フェーズにおけるSCSI
バス５のコントロール信号の検出又はタイミングの生成
および各ハードウエアの動作タイミング信号を生成する
カウンタである。さらに40はSCSIC1内の各種レジスタの
制御を行なうPMAコントローラ、41は基本クロック発生
回路、43はRAM26へRAMアクセスタイミング発生回路RTG
である。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえばアービトレーション11およびセレクション12の
各フェーズ等はオプションフェーズであり、制御プロト
コルとして必ずしも備わっていなくてもよい。
各フェーズ等はオプションフェーズであり、制御プロト
コルとして必ずしも備わっていなくてもよい。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りであ
る。
て得られる効果を簡単に説明すれば、下記の通りであ
る。
すなわち、少なくとも複数の周辺デバイスに対応して割
当てられたアドレスカウント値およびワードカウント値
を格納する記憶部と、この記憶部からアドレスカウント
値を読み出すアドレスカウンタ、およびワードカウント
値を読み出すワードカウンタと、記憶部に格納されたア
ドレスカウント値とワードカウント値を読み出す際にア
ドレスを指定し、複数の周辺デバイスの中から特定の１
台を指定するレジスタ手段とを備えた構成とすることに
よって、インターフェース制御回路と別体の専用のマイ
クロプロセッサを用いることなく、インターフェース制
御の大部分をハードウエア構成で実現可能となり、シス
テムが小形化するとともに、システムのメインプロセッ
サの僅かな負担によりインターフェースの効率的なプロ
トコル制御が可能となり、高速なインターフェース制御
が実現される。
当てられたアドレスカウント値およびワードカウント値
を格納する記憶部と、この記憶部からアドレスカウント
値を読み出すアドレスカウンタ、およびワードカウント
値を読み出すワードカウンタと、記憶部に格納されたア
ドレスカウント値とワードカウント値を読み出す際にア
ドレスを指定し、複数の周辺デバイスの中から特定の１
台を指定するレジスタ手段とを備えた構成とすることに
よって、インターフェース制御回路と別体の専用のマイ
クロプロセッサを用いることなく、インターフェース制
御の大部分をハードウエア構成で実現可能となり、シス
テムが小形化するとともに、システムのメインプロセッ
サの僅かな負担によりインターフェースの効率的なプロ
トコル制御が可能となり、高速なインターフェース制御
が実現される。
特に、記憶部にアドレスカウンタとワードカウンタとの
任意の時点のカウント値を退避させることができるの
で、バスの切り離しおよび再接続が可能となり、複数の
周辺デバイスに対するデータ転送において、複数の周辺
デバイスの制御を高速化し、この複数デバイス制御の高
速化によってバススループットの向上を実現することが
できる。
任意の時点のカウント値を退避させることができるの
で、バスの切り離しおよび再接続が可能となり、複数の
周辺デバイスに対するデータ転送において、複数の周辺
デバイスの制御を高速化し、この複数デバイス制御の高
速化によってバススループットの向上を実現することが
できる。
第１図は本発明の一実施例であるインターフェース制御
回路を示す回路図、 第２図は上記実施例によるインターフェース制御の手順
を示すフロー図、 第３図は上記実施例のインターフェース制御回路を含む
システム構成を示す概略図、 第４図は上記実施例のインターフェース制御回路に対す
るマイコンプログラムの初期設定を示すフロー図、 第５図はその起動を示すフロー図である。 １……インターフェース制御回路（SCSIC）、２……メ
インプロセッサ、３……デバイス（ターゲット）、４…
…システムバス、５……SCSIバス、６……メインストレ
ージ、７……イニシエータ、10……バスフリー（フェー
ズ）、11……アービトレーション（フェーズ）、12……
セレクション・リセレクション（フェーズ）、13……メ
ッセージアウト（フェーズ）、14……コマンド（フェー
ズ）、15……データ転送（フェーズ）、16……ステータ
ス（フェーズ）、17……メッセージイン（フェーズ）、
18……インフォメーション（フェーズ）、20……セット
リセットレジスタSRST、21……ホストIDレジスタHID、2
2……オプションシステムレジスタOPSYS、23……実行レ
ジスタEXEC、24……コマンドカンウントレジスタCMDCN
T、25……ターゲットIDレジスタTID、26……RAM、27…
…デコーダDEC、28……バスセレクタ、29……アドレス
セレクタ、30……REQ/ACK信号発生器REQ/ACKGEN、31…
…実行アドレスカウンタEAC、32……実行ワードカウン
タEWC、33……バスセレクタ、34……システムデータバ
ッファ、35……SCSIデータバッファ、36……フェーズシ
ーケンサ、37,38,39……カウンタ、40……PMAコントロ
ーラ、41……基本クロック発生回路、42……レジスタET
G、43……RAMアクセスタイミング発生回路RTG、44……
制御部。
回路を示す回路図、 第２図は上記実施例によるインターフェース制御の手順
を示すフロー図、 第３図は上記実施例のインターフェース制御回路を含む
システム構成を示す概略図、 第４図は上記実施例のインターフェース制御回路に対す
るマイコンプログラムの初期設定を示すフロー図、 第５図はその起動を示すフロー図である。 １……インターフェース制御回路（SCSIC）、２……メ
インプロセッサ、３……デバイス（ターゲット）、４…
…システムバス、５……SCSIバス、６……メインストレ
ージ、７……イニシエータ、10……バスフリー（フェー
ズ）、11……アービトレーション（フェーズ）、12……
セレクション・リセレクション（フェーズ）、13……メ
ッセージアウト（フェーズ）、14……コマンド（フェー
ズ）、15……データ転送（フェーズ）、16……ステータ
ス（フェーズ）、17……メッセージイン（フェーズ）、
18……インフォメーション（フェーズ）、20……セット
リセットレジスタSRST、21……ホストIDレジスタHID、2
2……オプションシステムレジスタOPSYS、23……実行レ
ジスタEXEC、24……コマンドカンウントレジスタCMDCN
T、25……ターゲットIDレジスタTID、26……RAM、27…
…デコーダDEC、28……バスセレクタ、29……アドレス
セレクタ、30……REQ/ACK信号発生器REQ/ACKGEN、31…
…実行アドレスカウンタEAC、32……実行ワードカウン
タEWC、33……バスセレクタ、34……システムデータバ
ッファ、35……SCSIデータバッファ、36……フェーズシ
ーケンサ、37,38,39……カウンタ、40……PMAコントロ
ーラ、41……基本クロック発生回路、42……レジスタET
G、43……RAMアクセスタイミング発生回路RTG、44……
制御部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊地 誠司 神奈川県秦野市堀山下１番地 株式会社日 立コンピュータエレクトロニクス内 (72)発明者 小原 篤 茨城県勝田市市毛1070番地 株式会社日立 製作所水戸工場内 (72)発明者 貞光 均 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (56)参考文献 特開 昭58−192123（ＪＰ，Ａ)
Claims (1)
- 【請求項１】メインプロセッサによって制御されるシス
テム装置本体と、該システム装置本体の複数の周辺デバ
イスとを相互に接続して制御するインターフェース制御
回路であって、少なくとも前記複数の周辺デバイスに対
応して割当てられたアドレスカウント値およびワードカ
ウント値を格納する記憶部と、該記憶部に接続され、前
記記憶部から前記アドレスカウント値を読み出すアドレ
スカウンタ、および前記記憶部から前記ワードカウント
値を読み出すワードカウンタと、前記記憶部に格納され
た前記アドレスカウント値と前記ワードカウント値を読
み出す際にアドレスを指定し、前記複数の周辺デバイス
の中から特定の１台を指定するレジスタ手段とを備え、
データ転送の際に所定単位のデータを転送する度に前記
アドレスカウンタの前記所定単位分の加算および前記ワ
ードカウンタの前記所定単位分の減算を行い、前記レジ
スタ手段のアドレス指定によるデータ転送途中の前記シ
ステム装置本体と前記複数の周辺デバイスの中の特定の
周辺デバイスとの間でバスの切り離しおよびバスの再接
続を行う場合に、バスの切り離しの際には前記アドレス
カウンタおよび前記ワードカウンタの前記アドレスカウ
ント値および前記ワードカウント値を前記記憶部の前記
特定の周辺デバイスに対応するアドレスに退避させ、ま
たバスの再接続の際には前記退避させた前記アドレスカ
ウント値および前記ワードカウント値を前記アドレスカ
ウンタおよび前記ワードカウンタに回復させて、前記デ
ータ転送途中の前記システム装置本体と前記特定の周辺
デバイスとの間でデータ転送を再開することを特徴とす
るインターフェース制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63018661A JPH0746334B2 (ja) | 1988-01-28 | 1988-01-28 | インターフェース制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63018661A JPH0746334B2 (ja) | 1988-01-28 | 1988-01-28 | インターフェース制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01193958A JPH01193958A (ja) | 1989-08-03 |
| JPH0746334B2 true JPH0746334B2 (ja) | 1995-05-17 |
Family
ID=11977796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63018661A Expired - Lifetime JPH0746334B2 (ja) | 1988-01-28 | 1988-01-28 | インターフェース制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746334B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3261665B2 (ja) * | 1993-01-29 | 2002-03-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | データ転送方法及びデータ処理システム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192123A (ja) * | 1982-05-04 | 1983-11-09 | Mitsubishi Electric Corp | 入出力デ−タ転送制御装置 |
-
1988
- 1988-01-28 JP JP63018661A patent/JPH0746334B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01193958A (ja) | 1989-08-03 |
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