JPH05173930A - Ｄｍａ制御回路 - Google Patents
Ｄｍａ制御回路Info
- Publication number
- JPH05173930A JPH05173930A JP3336915A JP33691591A JPH05173930A JP H05173930 A JPH05173930 A JP H05173930A JP 3336915 A JP3336915 A JP 3336915A JP 33691591 A JP33691591 A JP 33691591A JP H05173930 A JPH05173930 A JP H05173930A
- Authority
- JP
- Japan
- Prior art keywords
- address
- dma
- processor
- circuit
- virtual
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】簡単な回路構成で仮想記憶メモリ方式に対応す
るＤＭＡ制御を実現する。 【構成】ＤＭＡ用の仮想アドレスを発生するアドレスカ
ウンタ回路と、ＤＭＡデータ長を管理するサイズカウン
タ回路と、プロセッサにより仮想アドレスと実アドレス
の対応が設定され、アドレスカウンタ回路からの出力を
実アドレスに変換するアドレス変換バッファと、通常の
ＤＭＡ終了割り込みと、変換するアドレスがアドレス変
換バッファに存在しない場合にプロセッサへ割り込むた
めの割り込み信号を発生する割り込み回路と、各Ｉ／Ｏ
装置からのＤＭＡ要求を調停するアービターを具備す
る。
るＤＭＡ制御を実現する。 【構成】ＤＭＡ用の仮想アドレスを発生するアドレスカ
ウンタ回路と、ＤＭＡデータ長を管理するサイズカウン
タ回路と、プロセッサにより仮想アドレスと実アドレス
の対応が設定され、アドレスカウンタ回路からの出力を
実アドレスに変換するアドレス変換バッファと、通常の
ＤＭＡ終了割り込みと、変換するアドレスがアドレス変
換バッファに存在しない場合にプロセッサへ割り込むた
めの割り込み信号を発生する割り込み回路と、各Ｉ／Ｏ
装置からのＤＭＡ要求を調停するアービターを具備す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＭＡ制御回路に関
し、詳しくは仮想記憶メモリ方式を採用しているコンピ
ュータシステムの複数ページ間のＤＭＡチェーンを実行
するＤＭＡ制御回路の改善に関するものである。
し、詳しくは仮想記憶メモリ方式を採用しているコンピ
ュータシステムの複数ページ間のＤＭＡチェーンを実行
するＤＭＡ制御回路の改善に関するものである。
【０００２】
【従来の技術】仮想記憶メモリ方式を採用しているコン
ピュータシステムにおいてプロセッサの内部メモリとＩ
／Ｏ（入出力）装置との間でＤＭＡ（Direct Memory Ac
cess）制御を行なうにあたって、仮想記憶メモリの基本
管理単位（以下ページという）を越えるＤＭＡを実行す
る場合がある。この場合、仮想記憶メモリ上の仮想空間
（論理メモリ）では図４（ａ）に示すように領域が連続
しているが、例えば実メモリ（物理メモリ）上では同図
（ｂ）に示すように複数の領域、、に別れ、それ
ぞれＤＭＡを起動して展開するようになっていることが
ある。このようなＤＭＡ制御にあたっては、 １）Ｉ／Ｏ装置を含めてページ単位でＤＭＡを起動する ２）Ｉ／Ｏ装置には１回のＤＭＡを起動し、ＤＭＡ制御
回路にはページごとにＤＭＡを起動する ３）ＤＭＡ制御回路に複数の領域のＤＭＡができるよう
にチェーン機能を実装し、この機能を使って複数のペー
ジのＤＭＡを実行する 等が行なわれている。
ピュータシステムにおいてプロセッサの内部メモリとＩ
／Ｏ（入出力）装置との間でＤＭＡ（Direct Memory Ac
cess）制御を行なうにあたって、仮想記憶メモリの基本
管理単位（以下ページという）を越えるＤＭＡを実行す
る場合がある。この場合、仮想記憶メモリ上の仮想空間
（論理メモリ）では図４（ａ）に示すように領域が連続
しているが、例えば実メモリ（物理メモリ）上では同図
（ｂ）に示すように複数の領域、、に別れ、それ
ぞれＤＭＡを起動して展開するようになっていることが
ある。このようなＤＭＡ制御にあたっては、 １）Ｉ／Ｏ装置を含めてページ単位でＤＭＡを起動する ２）Ｉ／Ｏ装置には１回のＤＭＡを起動し、ＤＭＡ制御
回路にはページごとにＤＭＡを起動する ３）ＤＭＡ制御回路に複数の領域のＤＭＡができるよう
にチェーン機能を実装し、この機能を使って複数のペー
ジのＤＭＡを実行する 等が行なわれている。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うなＤＭＡ制御では次のような問題がある。 １）の場合、ＤＭＡが複数回起動されるため、パフォー
マンスが低下する。 ２）の場合は、ＤＭＡ制御回路に対してページごとにＤ
ＭＡが再起動が入るのでその度にＤＭＡが停止し、Ｉ／
Ｏ装置側にデータバッファメモリがないとデータオーバ
ーランが発生する。 ３）の場合は、実害なくＤＭＡが実行できるものの、Ｄ
ＭＡ制御回路にチェーンする数に応じたアドレス／デー
タカウンタやＤＭＡ制御回路に対するコマンドわキュー
イングする回路が必要になり、回路が複雑になる。 なお、この問題を解決する方式として、実願平１−１１
３２３７号「ＤＭＡ制御回路」に記載されたように、Ｆ
ＩＦＯメモリにチェーンの順番に従った実メモリ上のペ
ージアドレスを設定しておき、ページ内のデータ転送終
了ごとにＦＩＦＯメモリに次のページのアドレスを要求
するようにして複数ページ間のＤＭＡチェーンを実行す
るものがある。しかしこの方式においても、回路は簡単
であるが、１つのＤＭＡチャネルごとにＦＩＦＯメモリ
が必要であり、複数のＤＭＡチェネル数を実現する際に
はその分ゲート数が増加するという問題がある。本発明
の目的は、このような点を解決するもので、簡単な回路
構成で仮想記憶メモリ方式に対応するＤＭＡ制御を実現
するＤＭＡ制御回路を提供することにある。
うなＤＭＡ制御では次のような問題がある。 １）の場合、ＤＭＡが複数回起動されるため、パフォー
マンスが低下する。 ２）の場合は、ＤＭＡ制御回路に対してページごとにＤ
ＭＡが再起動が入るのでその度にＤＭＡが停止し、Ｉ／
Ｏ装置側にデータバッファメモリがないとデータオーバ
ーランが発生する。 ３）の場合は、実害なくＤＭＡが実行できるものの、Ｄ
ＭＡ制御回路にチェーンする数に応じたアドレス／デー
タカウンタやＤＭＡ制御回路に対するコマンドわキュー
イングする回路が必要になり、回路が複雑になる。 なお、この問題を解決する方式として、実願平１−１１
３２３７号「ＤＭＡ制御回路」に記載されたように、Ｆ
ＩＦＯメモリにチェーンの順番に従った実メモリ上のペ
ージアドレスを設定しておき、ページ内のデータ転送終
了ごとにＦＩＦＯメモリに次のページのアドレスを要求
するようにして複数ページ間のＤＭＡチェーンを実行す
るものがある。しかしこの方式においても、回路は簡単
であるが、１つのＤＭＡチャネルごとにＦＩＦＯメモリ
が必要であり、複数のＤＭＡチェネル数を実現する際に
はその分ゲート数が増加するという問題がある。本発明
の目的は、このような点を解決するもので、簡単な回路
構成で仮想記憶メモリ方式に対応するＤＭＡ制御を実現
するＤＭＡ制御回路を提供することにある。
【０００４】
【課題を解決するための手段】このような目的を達成す
るために本発明では、各Ｉ／Ｏチャネルごとに用意さ
れ、ＤＭＡ用の仮想アドレスを発生するアドレスカウン
タ回路と、各Ｉ／Ｏチャネルごとに用意され、ＤＭＡデ
ータ長を管理するサイズカウンタ回路と、 プロセッサ
により仮想アドレスと実アドレスの対応が設定され、ア
ドレスカウンタ回路からの出力を実アドレスに変換する
アドレス変換バッファと、通常のＤＭＡ終了割り込み
と、変換するアドレスがアドレス変換バッファに存在し
ない場合にプロセッサへ割り込むための割り込み信号を
発生する割り込み回路と、各Ｉ／Ｏ装置からのＤＭＡ要
求を調停するアービターを具備したことを特徴とする。
るために本発明では、各Ｉ／Ｏチャネルごとに用意さ
れ、ＤＭＡ用の仮想アドレスを発生するアドレスカウン
タ回路と、各Ｉ／Ｏチャネルごとに用意され、ＤＭＡデ
ータ長を管理するサイズカウンタ回路と、 プロセッサ
により仮想アドレスと実アドレスの対応が設定され、ア
ドレスカウンタ回路からの出力を実アドレスに変換する
アドレス変換バッファと、通常のＤＭＡ終了割り込み
と、変換するアドレスがアドレス変換バッファに存在し
ない場合にプロセッサへ割り込むための割り込み信号を
発生する割り込み回路と、各Ｉ／Ｏ装置からのＤＭＡ要
求を調停するアービターを具備したことを特徴とする。
【０００５】
【作用】プロセッサによりＤＭＡが起動された後、ペー
ジフォルトが発生したらプロセッサに割り込み、プロセ
ッサがアドレスエレメントを設定すれば直ちにＤＭＡを
継続する。また、ページフォルトがない場合は、次のペ
ージフォルトが発生するかまたはＤＭＡが終了するまで
ＤＭＡを実行する。このような機能に、よりチェーン機
能を持たずに仮想アドレス上のＤＭＡを実現する。
ジフォルトが発生したらプロセッサに割り込み、プロセ
ッサがアドレスエレメントを設定すれば直ちにＤＭＡを
継続する。また、ページフォルトがない場合は、次のペ
ージフォルトが発生するかまたはＤＭＡが終了するまで
ＤＭＡを実行する。このような機能に、よりチェーン機
能を持たずに仮想アドレス上のＤＭＡを実現する。
【０００６】
【実施例】以下本発明を詳細に説明する。図１は本発明
のＤＭＡ制御回路を用いたコンピュータシステムの一実
施例を示す構成図である。図において、１はプロセッサ
であり、２はメモリ、３はＤＭＡ制御回路、４はＩ／Ｏ
装置であり、これらはそれぞれバス（ＢＵＳ）５を介し
て接続されている。図２はＤＭＡ制御回路３の内部構成
を示すもので、３１はアドレスカウンタ回路、３２はア
ドレス変換バッファ、３３は割り込み回路、３４はイン
タフェース回路、３５はサイズカウンタ回路（複数個あ
る）、３６はアービターである。なお、インタフェース
回路３４（バスハンドシェーク機能とＩ／Ｏハンドシェ
ーク機能を有する）とサイズカウンタ回路３５（ＤＭＡ
データ長をカウントする機能を有し、Ｉ／Ｏチャネル数
分のカウンタ回路からなる）は通常のＤＭＡ制御回路に
おける場合のものと同等であり、ここではその説明を省
略する。アドレスカウンタ回路３１は、指定されるアド
レスが仮想アドレスであり、Ｉ／Ｏチャネルに対応した
複数のカウンタが実装されていてアービター３６から指
定されたチャネルに対応するアドレスを発生するように
なっている。割り込み回路３３は、インタフェース回路
３４を介した通常のＤＭＡ終了割り込み（ＤＭＡ Ｅｎ
ｄ）とアドレス変換バッファ３２からのミス信号を受け
ると（すなわちページフォルト）、プロセッサ１に割り
込みを発生する。アービター３６は通常の各Ｉ／Ｏ装置
４からのＤＭＡ要求を衝突しないように調停する。アド
レス変換バッファ３２は以下のようになっている。
のＤＭＡ制御回路を用いたコンピュータシステムの一実
施例を示す構成図である。図において、１はプロセッサ
であり、２はメモリ、３はＤＭＡ制御回路、４はＩ／Ｏ
装置であり、これらはそれぞれバス（ＢＵＳ）５を介し
て接続されている。図２はＤＭＡ制御回路３の内部構成
を示すもので、３１はアドレスカウンタ回路、３２はア
ドレス変換バッファ、３３は割り込み回路、３４はイン
タフェース回路、３５はサイズカウンタ回路（複数個あ
る）、３６はアービターである。なお、インタフェース
回路３４（バスハンドシェーク機能とＩ／Ｏハンドシェ
ーク機能を有する）とサイズカウンタ回路３５（ＤＭＡ
データ長をカウントする機能を有し、Ｉ／Ｏチャネル数
分のカウンタ回路からなる）は通常のＤＭＡ制御回路に
おける場合のものと同等であり、ここではその説明を省
略する。アドレスカウンタ回路３１は、指定されるアド
レスが仮想アドレスであり、Ｉ／Ｏチャネルに対応した
複数のカウンタが実装されていてアービター３６から指
定されたチャネルに対応するアドレスを発生するように
なっている。割り込み回路３３は、インタフェース回路
３４を介した通常のＤＭＡ終了割り込み（ＤＭＡ Ｅｎ
ｄ）とアドレス変換バッファ３２からのミス信号を受け
ると（すなわちページフォルト）、プロセッサ１に割り
込みを発生する。アービター３６は通常の各Ｉ／Ｏ装置
４からのＤＭＡ要求を衝突しないように調停する。アド
レス変換バッファ３２は以下のようになっている。
【０００７】図３にアドレス変換バッファ３２の具体的
構成を示す。アドレス変換バッファ３２は複数のエレメ
ントより構成され、アドレス変換テーブルＡ（複数個あ
る）と、ＬＲＵ（least recently used ）方式により各
エレメント単位の使用頻度を管理するＬＲＵテーブルＢ
と、ヒットしたエレメントの実アドレスを送出するセレ
クタＤと、すべてのエレメントがヒットしなかった時に
ミス信号（Miss）を出力するためのデコーダＥより構成
される。ＬＲＵテーブルＢは、使用頻度を管理し、その
状態はインタフェース回路３４を介してプロセッサ１か
ら読み込むことができるようになっている。アドレス変
換テーブルＡの内部は、仮想アドレスレジスタＡ１と、
実アドレスレジスタＡ２と、アドレスカウンタ回路３１
からの論理アドレスが仮想アドレスレジスタＡ１に保持
されているアドレスと一致しているかどうかを判断する
（一致していれば、ヒット信号Hit を送出する）比較演
算器Ａ３より構成されている。アドレス変換バッファ３
２からのミスが発生すると、アービター３６は対象とな
るＤＭＡを一旦停止し、その他のＩ／Ｏ装置がＤＭＡ要
求をしていればそのＤＭＡを実行する。これにより、効
率的なＤＭＡが実現できる。
構成を示す。アドレス変換バッファ３２は複数のエレメ
ントより構成され、アドレス変換テーブルＡ（複数個あ
る）と、ＬＲＵ（least recently used ）方式により各
エレメント単位の使用頻度を管理するＬＲＵテーブルＢ
と、ヒットしたエレメントの実アドレスを送出するセレ
クタＤと、すべてのエレメントがヒットしなかった時に
ミス信号（Miss）を出力するためのデコーダＥより構成
される。ＬＲＵテーブルＢは、使用頻度を管理し、その
状態はインタフェース回路３４を介してプロセッサ１か
ら読み込むことができるようになっている。アドレス変
換テーブルＡの内部は、仮想アドレスレジスタＡ１と、
実アドレスレジスタＡ２と、アドレスカウンタ回路３１
からの論理アドレスが仮想アドレスレジスタＡ１に保持
されているアドレスと一致しているかどうかを判断する
（一致していれば、ヒット信号Hit を送出する）比較演
算器Ａ３より構成されている。アドレス変換バッファ３
２からのミスが発生すると、アービター３６は対象とな
るＤＭＡを一旦停止し、その他のＩ／Ｏ装置がＤＭＡ要
求をしていればそのＤＭＡを実行する。これにより、効
率的なＤＭＡが実現できる。
【０００８】このような構成における動作を次に説明す
る。ＤＭＡ制御回路への起動から終了までの動作は次の
通りである。 プロセッサ１からアドレスカウンタ回路３１およびサ
イズカウンタ回路３５にそれぞれ仮想アドレスとデータ
長を設定する。 プロセッサ１からＩ／Ｏ装置４を起動する。 Ｉ／Ｏ装置４からＤＭＡ要求が発生する。 ＤＭＡを実行する。 １）ＤＭＡ制御回路３はページフォルトが発生したらプ
ロセッサ１に割り込み、プロセ ッサがアドレスエレメ
ントを設定すれば直ちにＤＭＡを継続する。 ２）ページフォルトがなければ次のページフォルトが発
生するか、ＤＭＡが終了するま でＤＭＡを実行する。 ＤＭＡ終了の割り込みを発生する。これによりプロセ
ッサ１はＤＭＡ終了処理をする。
る。ＤＭＡ制御回路への起動から終了までの動作は次の
通りである。 プロセッサ１からアドレスカウンタ回路３１およびサ
イズカウンタ回路３５にそれぞれ仮想アドレスとデータ
長を設定する。 プロセッサ１からＩ／Ｏ装置４を起動する。 Ｉ／Ｏ装置４からＤＭＡ要求が発生する。 ＤＭＡを実行する。 １）ＤＭＡ制御回路３はページフォルトが発生したらプ
ロセッサ１に割り込み、プロセ ッサがアドレスエレメ
ントを設定すれば直ちにＤＭＡを継続する。 ２）ページフォルトがなければ次のページフォルトが発
生するか、ＤＭＡが終了するま でＤＭＡを実行する。 ＤＭＡ終了の割り込みを発生する。これによりプロセ
ッサ１はＤＭＡ終了処理をする。
【０００９】なお、の１）において、プロセッサ１が
アドレスエレメントを設定する場合、プロセッサ１はア
ドレス変換バッファ３２のＬＲＵテーブルＢを参照し、
最近使用されていないエレメントに対して設定する。
アドレスエレメントを設定する場合、プロセッサ１はア
ドレス変換バッファ３２のＬＲＵテーブルＢを参照し、
最近使用されていないエレメントに対して設定する。
【００１０】なお、本発明は上記実施例に限定されるも
のではなく、アドレスデータ長設定の際、アドレス変換
バッファ３２に実アドレスを設定することも可能であ
る。また、アドレス変換バッファ３２にパススルーモー
ドを追加することにより仮想アドレスを使用しないシス
テムや立ち上げ時（一般にリセット直後は仮想アドレス
を使用しない）等に有効である。このパススルーモード
は割り込み回路３３の動作を禁止し、アドレス変換バッ
ファ３２の入力をそのまま出力すればよい。
のではなく、アドレスデータ長設定の際、アドレス変換
バッファ３２に実アドレスを設定することも可能であ
る。また、アドレス変換バッファ３２にパススルーモー
ドを追加することにより仮想アドレスを使用しないシス
テムや立ち上げ時（一般にリセット直後は仮想アドレス
を使用しない）等に有効である。このパススルーモード
は割り込み回路３３の動作を禁止し、アドレス変換バッ
ファ３２の入力をそのまま出力すればよい。
【００１１】なお、ＤＭＡ制御回路３からのページフォ
ルト割り込みはＤＭＡ転送の実行時間に影響するので、
割り込みレベルを高くする方が望ましい。また、低速な
ＤＭＡ速度のＩ／Ｏ装置によるページフォルトは、シス
テムのパフォーマンスに大きく影響しないので、アドレ
ス変換バッファ内のエレメントの総数は同時に起動され
る可能性のある高速なＩ／Ｏ装置のチャネル数を実装す
るだけでよい。したがって、この場合は回路規模削減に
さらに貢献することになる。
ルト割り込みはＤＭＡ転送の実行時間に影響するので、
割り込みレベルを高くする方が望ましい。また、低速な
ＤＭＡ速度のＩ／Ｏ装置によるページフォルトは、シス
テムのパフォーマンスに大きく影響しないので、アドレ
ス変換バッファ内のエレメントの総数は同時に起動され
る可能性のある高速なＩ／Ｏ装置のチャネル数を実装す
るだけでよい。したがって、この場合は回路規模削減に
さらに貢献することになる。
【００１２】
【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 一般のＤＭＡ制御回路と比較すると、回路規模はアド
レス変換バッファ内の各エレメントごとに実装される２
つのレジスタ（仮想アドレスと実アドレス用）だけであ
り、ＦＩＦＯメモリを使用した従来のＤＭＡ制御回路よ
りも回路規模が少なくて済む。 ＤＭＡの起動は仮想アドレスを設定するだけでよく、
ページフォルト時の実アドレスの設定はプロセッサ内の
メモリマネージメントユニット制御プログラムをそのま
ま流用できるので、ソフトウェアの対応が容易になる。
のような効果がある。 一般のＤＭＡ制御回路と比較すると、回路規模はアド
レス変換バッファ内の各エレメントごとに実装される２
つのレジスタ（仮想アドレスと実アドレス用）だけであ
り、ＦＩＦＯメモリを使用した従来のＤＭＡ制御回路よ
りも回路規模が少なくて済む。 ＤＭＡの起動は仮想アドレスを設定するだけでよく、
ページフォルト時の実アドレスの設定はプロセッサ内の
メモリマネージメントユニット制御プログラムをそのま
ま流用できるので、ソフトウェアの対応が容易になる。
【図１】本発明のＤＭＡ制御回路を使用したコンピュー
タシステムの一例を示す構成図である。
タシステムの一例を示す構成図である。
【図２】本発明に係るＤＭＡ制御回路の一実施例を示す
構成図である。
構成図である。
【図３】アドレス変換バッファの具体例を示す構成図で
ある。
ある。
【図４】仮想記憶メモリ方式におけるメモリ空間の説明
図である。
図である。
１ プロセッサ ２ メモリ ３ ＤＭＡ制御回路 ４ Ｉ／Ｏ装置 ５ バス ３１ アドレスカウンタ回路 ３２ アドレス変換バッファ ３３ 割り込み回路 ３４ インタフェース回路 ３５ サイズカウンタ回路 ３６ アービター
Claims (1)
- 【請求項１】仮想メモリ方式によるプロセッサとメモリ
と複数のＩ／Ｏ装置が接続されたシステムに用いられる
ＤＭＡ制御回路であって、 各Ｉ／Ｏチャネルごとに用意され、ＤＭＡ用の仮想アド
レスを発生するアドレスカウンタ回路と、 各Ｉ／Ｏチャネルごとに用意され、ＤＭＡデータ長を管
理するサイズカウンタ回路と、 前記プロセッサにより
仮想アドレスと実アドレスの対応が設定され、前記アド
レスカウンタ回路からの出力を実アドレスに変換するア
ドレス変換バッファと、 通常のＤＭＡ終了割り込みと、変換するアドレスが前記
アドレス変換バッファに存在しない場合に前記プロセッ
サへ割り込むための割り込み信号を発生する割り込み回
路と、 前記各Ｉ／Ｏ装置からのＤＭＡ要求を調停するアービタ
ーを具備し、前記プロセッサが仮想アドレスを設定する
ことによりＤＭＡを起動した時、アドレス変換バッファ
により実アドレスに変換してＤＭＡを実行し、ページフ
ォルトの場合にはプロセッサに割り込み、プロセッサが
仮想アドレスと実アドレスの対応を設定すると直ちにＤ
ＭＡを継続するようにしたことを特徴とするＤＭＡ制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3336915A JPH05173930A (ja) | 1991-12-19 | 1991-12-19 | Ｄｍａ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3336915A JPH05173930A (ja) | 1991-12-19 | 1991-12-19 | Ｄｍａ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05173930A true JPH05173930A (ja) | 1993-07-13 |
Family
ID=18303812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3336915A Pending JPH05173930A (ja) | 1991-12-19 | 1991-12-19 | Ｄｍａ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05173930A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901291A (en) * | 1996-10-21 | 1999-05-04 | International Business Machines Corporation | Method and apparatus for maintaining message order in multi-user FIFO stacks |
| JP2007272885A (ja) * | 2006-03-28 | 2007-10-18 | Internatl Business Mach Corp <Ibm> | 代替ページのプールを使用してｄｍａ書込みページ障害をコンピュータにより管理するための方法、装置、及びコンピュータ・プログラム |
| JP2008123389A (ja) * | 2006-11-15 | 2008-05-29 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2009032085A (ja) * | 2007-07-27 | 2009-02-12 | Panasonic Corp | データ処理システム |
| US7685344B2 (en) * | 2005-10-28 | 2010-03-23 | Canon Kabushiki Kaisha | Method of setting priority of devices connected to bus, and apparatus having a plurality of devices and arbiter |
-
1991
- 1991-12-19 JP JP3336915A patent/JPH05173930A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901291A (en) * | 1996-10-21 | 1999-05-04 | International Business Machines Corporation | Method and apparatus for maintaining message order in multi-user FIFO stacks |
| US7685344B2 (en) * | 2005-10-28 | 2010-03-23 | Canon Kabushiki Kaisha | Method of setting priority of devices connected to bus, and apparatus having a plurality of devices and arbiter |
| JP2007272885A (ja) * | 2006-03-28 | 2007-10-18 | Internatl Business Mach Corp <Ibm> | 代替ページのプールを使用してｄｍａ書込みページ障害をコンピュータにより管理するための方法、装置、及びコンピュータ・プログラム |
| JP2008123389A (ja) * | 2006-11-15 | 2008-05-29 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2009032085A (ja) * | 2007-07-27 | 2009-02-12 | Panasonic Corp | データ処理システム |
| US8239652B2 (en) | 2007-07-27 | 2012-08-07 | Panasonic Corporation | Data processing system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4399503A (en) | Dynamic disk buffer control unit | |
| US7373437B2 (en) | Multi-channel DMA with shared FIFO | |
| US7761617B2 (en) | Multi-threaded DMA | |
| US8473717B2 (en) | Coprocessor reset controller with queue for storing configuration information of subsequent sessions prior to completion of current session | |
| KR950009455A (ko) | 디지탈 신호처리 프로세서 | |
| JP3201786B2 (ja) | ディジタル信号処理システムの制御方法 | |
| JPH05173930A (ja) | Ｄｍａ制御回路 | |
| JPH0619836A (ja) | Ｄｍａ制御回路 | |
| US11449450B2 (en) | Processing and storage circuit | |
| JP4592944B2 (ja) | Ｃｐｕインターフェース回路 | |
| JPH04130551A (ja) | キャッシュ制御方法 | |
| JP2586690B2 (ja) | 命令プリフェッチ装置 | |
| JPS5850383B2 (ja) | 情報処理装置 | |
| JPS6240565A (ja) | メモリ制御方式 | |
| JP2744152B2 (ja) | データ駆動型データ処理装置 | |
| JP3085103B2 (ja) | 並列プロセッサ論理シミュレーション装置 | |
| KR0145932B1 (ko) | 고속중형 컴퓨터시스템에 있어서 디엠에이제어기 | |
| JPS6352240A (ja) | デ−タ処理装置 | |
| JP3134811B2 (ja) | データ処理装置 | |
| JP2504535B2 (ja) | バスユニットの構成方法 | |
| JPS6217777B2 (ja) | ||
| JPH04246764A (ja) | データ処理装置 | |
| JPH0746334B2 (ja) | インターフェース制御回路 | |
| JPH02307123A (ja) | 計算機 | |
| JPH05108590A (ja) | マイクロプロセツサシステム |