JPH0619836A - Ｄｍａ制御回路 - Google Patents
Ｄｍａ制御回路Info
- Publication number
- JPH0619836A JPH0619836A JP17835892A JP17835892A JPH0619836A JP H0619836 A JPH0619836 A JP H0619836A JP 17835892 A JP17835892 A JP 17835892A JP 17835892 A JP17835892 A JP 17835892A JP H0619836 A JPH0619836 A JP H0619836A
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- Japan
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- dma
- virtual
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Abstract
(57)【要約】
【目的】簡単な回路構成で仮想記憶メモリ方式に対応す
るＤＭＡ制御を実現する。 【構成】仮想アドレスを発生するアドレスカウンタ回路
とＤＭＡデータ長を管理するサイズカウンタ回路とを各
Ｉ／Ｏチャネルごとに用意し、仮想アドレスページと実
アドレスページとの対応を記憶した記憶部とこの対応ご
とに無効か有効か更新かを示すフラグを有し、アドレス
カウンタ回路からの仮想アドレスが対応していれば実ア
ドレスを発生し、仮想アドレスに対応する実アドレスが
ない場合にはページフォルトを発生する機能を有するア
ドレス変換バッファと、通常のＤＭＡ終了割込みとペー
ジフォルトの時にプロセッサへ割込むための割込み回路
と、各Ｉ／Ｏ装置からのＤＭＡ要求を調停するアービタ
ーを備える。
るＤＭＡ制御を実現する。 【構成】仮想アドレスを発生するアドレスカウンタ回路
とＤＭＡデータ長を管理するサイズカウンタ回路とを各
Ｉ／Ｏチャネルごとに用意し、仮想アドレスページと実
アドレスページとの対応を記憶した記憶部とこの対応ご
とに無効か有効か更新かを示すフラグを有し、アドレス
カウンタ回路からの仮想アドレスが対応していれば実ア
ドレスを発生し、仮想アドレスに対応する実アドレスが
ない場合にはページフォルトを発生する機能を有するア
ドレス変換バッファと、通常のＤＭＡ終了割込みとペー
ジフォルトの時にプロセッサへ割込むための割込み回路
と、各Ｉ／Ｏ装置からのＤＭＡ要求を調停するアービタ
ーを備える。
Description
【０００１】
【産業上の利用分野】本発明は、仮想記憶メモリを採用
しているコンピュータシステムの複数ページ間のＤＭＡ
（Direct Memory Access）チェーンを実行するＤＭＡ制
御回路の改善に関するものである。
しているコンピュータシステムの複数ページ間のＤＭＡ
（Direct Memory Access）チェーンを実行するＤＭＡ制
御回路の改善に関するものである。
【０００２】
【従来の技術】仮想記憶メモリ方式を採用しているコン
ピュータシステムにおいてプロセッサの内部メモリとＩ
／Ｏ（入出力）装置との間でＤＭＡ制御を行なうにあた
って、仮想記憶メモリの基本管理単位（以下ページとい
う）を越えるＤＭＡを実行する場合がある。この場合、
仮想記憶メモリ上の仮想空間（論理メモリ）では図６
（ａ）に示すように領域が連続しているが、例えば実メ
モリ（物理メモリ）上では同図（ｂ）に示すように複数
の領域、、に別れ、それぞれＤＭＡを起動して展
開するようになっていることがある。このようなＤＭＡ
制御にあたっては、次のような動作が行なわれる。 １）Ｉ／Ｏ装置を含めてページ単位でＤＭＡを起動す
る。 ２）Ｉ／Ｏ装置には１回のＤＭＡを起動し、ＤＭＡ制御
回路にはページごとにＤＭＡを起動する。 ３）ＤＭＡ制御回路に複数の領域のＤＭＡができるよう
にチェーン機能を実装し、この機能を使って複数のペー
ジのＤＭＡを実行する。
ピュータシステムにおいてプロセッサの内部メモリとＩ
／Ｏ（入出力）装置との間でＤＭＡ制御を行なうにあた
って、仮想記憶メモリの基本管理単位（以下ページとい
う）を越えるＤＭＡを実行する場合がある。この場合、
仮想記憶メモリ上の仮想空間（論理メモリ）では図６
（ａ）に示すように領域が連続しているが、例えば実メ
モリ（物理メモリ）上では同図（ｂ）に示すように複数
の領域、、に別れ、それぞれＤＭＡを起動して展
開するようになっていることがある。このようなＤＭＡ
制御にあたっては、次のような動作が行なわれる。 １）Ｉ／Ｏ装置を含めてページ単位でＤＭＡを起動す
る。 ２）Ｉ／Ｏ装置には１回のＤＭＡを起動し、ＤＭＡ制御
回路にはページごとにＤＭＡを起動する。 ３）ＤＭＡ制御回路に複数の領域のＤＭＡができるよう
にチェーン機能を実装し、この機能を使って複数のペー
ジのＤＭＡを実行する。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うなＤＭＡ制御では、 １）の場合、ＤＭＡが複数回起動されるため、パフォー
マンスが低下し、 ２）の場合は、ＤＭＡ制御回路に対してページごとにＤ
ＭＡが再起動が入るのでその度にＤＭＡが停止し、Ｉ／
Ｏ装置側にデータバッファメモリがないとデータオーバ
ーランが発生し、 ３）の場合は、実害なくＤＭＡが実行できるものの、Ｄ
ＭＡ制御回路にチェーンする数に応じたアドレス／デー
タカウンタやＤＭＡ制御回路に対するコマンドわキュー
イングする回路が必要になり、回路が複雑になるという
問題がある。
うなＤＭＡ制御では、 １）の場合、ＤＭＡが複数回起動されるため、パフォー
マンスが低下し、 ２）の場合は、ＤＭＡ制御回路に対してページごとにＤ
ＭＡが再起動が入るのでその度にＤＭＡが停止し、Ｉ／
Ｏ装置側にデータバッファメモリがないとデータオーバ
ーランが発生し、 ３）の場合は、実害なくＤＭＡが実行できるものの、Ｄ
ＭＡ制御回路にチェーンする数に応じたアドレス／デー
タカウンタやＤＭＡ制御回路に対するコマンドわキュー
イングする回路が必要になり、回路が複雑になるという
問題がある。
【０００４】この問題を解決する方式としては、本願出
願人による出願の実願平１−１１３２３７号「ＤＭＡ制
御回路」のように、ＦＩＦＯメモリにチェーンの順番に
従った実メモリ上のページアドレスを設定しておき、ペ
ージ内のデータ転送終了ごとにＦＩＦＯメモリに次のペ
ージのアドレスを要求するようにして複数ページ間のＤ
ＭＡチェーンを実行するものがある。しかしこの方式に
おいても、回路は簡単であるが、１つのＤＭＡチャネル
ごとにＦＩＦＯメモリが必要であり、複数のＤＭＡチェ
ネル数を実現する際にはその分ゲート数が増加するとい
う問題がある。また、本願出願人による出願の特願平３
−３３６９１５号「ＤＭＡ制御回路」では、プロセッサ
によりＤＭＡが起動された後、ページフォルトが発生し
たらプロセッサに割込み、プロセッサがアドレスエレメ
ントを設定すれば直ちにＤＭＡを継続するようにすると
共に、ページフォルトがない場合は、次のページフォル
トが発生するかまたはＤＭＡが終了するまでＤＭＡを実
行する。このような機能に、よりチェーン機能を持たず
に仮想アドレス上のＤＭＡを実現したものである。しか
しながら、プロセッサが仮想アドレスと実アドレスの対
応を無効にする手段がなく、そのため仮想アドレスの対
応を変更するたびにＤＭＡ制御回路のアドレス変換バッ
ファを書き換える必要があるという問題があった。
願人による出願の実願平１−１１３２３７号「ＤＭＡ制
御回路」のように、ＦＩＦＯメモリにチェーンの順番に
従った実メモリ上のページアドレスを設定しておき、ペ
ージ内のデータ転送終了ごとにＦＩＦＯメモリに次のペ
ージのアドレスを要求するようにして複数ページ間のＤ
ＭＡチェーンを実行するものがある。しかしこの方式に
おいても、回路は簡単であるが、１つのＤＭＡチャネル
ごとにＦＩＦＯメモリが必要であり、複数のＤＭＡチェ
ネル数を実現する際にはその分ゲート数が増加するとい
う問題がある。また、本願出願人による出願の特願平３
−３３６９１５号「ＤＭＡ制御回路」では、プロセッサ
によりＤＭＡが起動された後、ページフォルトが発生し
たらプロセッサに割込み、プロセッサがアドレスエレメ
ントを設定すれば直ちにＤＭＡを継続するようにすると
共に、ページフォルトがない場合は、次のページフォル
トが発生するかまたはＤＭＡが終了するまでＤＭＡを実
行する。このような機能に、よりチェーン機能を持たず
に仮想アドレス上のＤＭＡを実現したものである。しか
しながら、プロセッサが仮想アドレスと実アドレスの対
応を無効にする手段がなく、そのため仮想アドレスの対
応を変更するたびにＤＭＡ制御回路のアドレス変換バッ
ファを書き換える必要があるという問題があった。
【０００５】本発明の目的は、このような点を解決する
もので、仮想記憶メモリ方式に対応し、上記のような回
路規模増加の問題点を克服することのできるＤＭＡ制御
回路を提供することにある。
もので、仮想記憶メモリ方式に対応し、上記のような回
路規模増加の問題点を克服することのできるＤＭＡ制御
回路を提供することにある。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために本発明では、ＤＭＡ用の仮想アドレスを発生す
るアドレスカウンタ回路とＤＭＡデータ長を管理するサ
イズカウンタ回路とを各Ｉ／Ｏチャネルごとに用意し、
仮想アドレスページと実アドレスページとの対応を記憶
した記憶部とこの対応ごとに無効か有効か更新かを示す
フラグを有し、アドレスカウンタ回路からの仮想アドレ
スが対応していれば実アドレスを発生し、仮想アドレス
に対応する実アドレスがない場合にはページフォルトを
発生する機能を有するアドレス変換バッファと、通常の
ＤＭＡ終了割込みとページフォルトの時にプロセッサへ
割込むための割込み回路と、前記各Ｉ／Ｏ装置からのＤ
ＭＡ要求を調停するアービターを具備したことを特徴と
する。
るために本発明では、ＤＭＡ用の仮想アドレスを発生す
るアドレスカウンタ回路とＤＭＡデータ長を管理するサ
イズカウンタ回路とを各Ｉ／Ｏチャネルごとに用意し、
仮想アドレスページと実アドレスページとの対応を記憶
した記憶部とこの対応ごとに無効か有効か更新かを示す
フラグを有し、アドレスカウンタ回路からの仮想アドレ
スが対応していれば実アドレスを発生し、仮想アドレス
に対応する実アドレスがない場合にはページフォルトを
発生する機能を有するアドレス変換バッファと、通常の
ＤＭＡ終了割込みとページフォルトの時にプロセッサへ
割込むための割込み回路と、前記各Ｉ／Ｏ装置からのＤ
ＭＡ要求を調停するアービターを具備したことを特徴と
する。
【０００７】
【作用】上位のプロセッサは仮想アドレスを設定するこ
とによりＤＭＡを起動する。ＤＭＡ制御回路は、内部の
アドレス変換バッファにより、実アドレスに変換してＤ
ＭＡを実行する。ページフォルトの場合には、割込み発
生回路により、プロセッサから仮想アドレスと実アドレ
スの対応を設定する。ＤＭＡ制御回路は、ページフォル
トが解除され次第ＤＭＡを継続して実行する。これによ
り、チェーン機能なしに仮想アドレス上のＤＭＡが実現
できる。
とによりＤＭＡを起動する。ＤＭＡ制御回路は、内部の
アドレス変換バッファにより、実アドレスに変換してＤ
ＭＡを実行する。ページフォルトの場合には、割込み発
生回路により、プロセッサから仮想アドレスと実アドレ
スの対応を設定する。ＤＭＡ制御回路は、ページフォル
トが解除され次第ＤＭＡを継続して実行する。これによ
り、チェーン機能なしに仮想アドレス上のＤＭＡが実現
できる。
【０００８】
【実施例】以下本発明を詳細に説明する。図１は本発明
に係るのＤＭＡ制御回路を用いたコンピュータシステム
の一実施例を示す構成図である。図において、１はプロ
セッサであり、２はメモリ、３はＤＭＡ制御回路、４は
Ｉ／Ｏ装置であり、これらはそれぞれバス（ＢＵＳ）５
を介して接続されている。
に係るのＤＭＡ制御回路を用いたコンピュータシステム
の一実施例を示す構成図である。図において、１はプロ
セッサであり、２はメモリ、３はＤＭＡ制御回路、４は
Ｉ／Ｏ装置であり、これらはそれぞれバス（ＢＵＳ）５
を介して接続されている。
【０００９】図２はＤＭＡ制御回路３の内部構成を示す
もので、３１はアドレスカウンタ回路、３２はアドレス
変換バッファ、３３は割込み回路、３４はインタフェー
ス回路、３５はサイズカウンタ回路（複数のカウンタか
ら成る）、３６はアービターである。なお、インタフェ
ース回路３４（バスハンドシェーク機能とＩ／Ｏハンド
シェーク機能を有する）とサイズカウンタ回路３５（Ｄ
ＭＡデータ長をカウントする機能を有し、Ｉ／Ｏチャネ
ル数分のカウンタ回路からなる）は、通常のＤＭＡ制御
回路における場合のものと同等であり、ここではその説
明を省略する。アドレスカウンタ回路３１は、指定され
るアドレスが仮想アドレスであり、Ｉ／Ｏチャネルに対
応した複数のカウンタが実装されていて、アービター３
６から指定されたチャネルに対応するアドレスを発生す
るようになっている。割込み回路３３は、インタフェー
ス回路３４を介した通常のＤＭＡ終了割込み（ＤＭＡ
Ｅｎｄ）およびアドレス変換バッファ３２からのミス信
号を受けると（すなわちページフォルト）、プロセッサ
１に対して割込みを発生する。アービター３６は通常の
各Ｉ／Ｏ装置４からのＤＭＡ要求が衝突しないように調
停する。
もので、３１はアドレスカウンタ回路、３２はアドレス
変換バッファ、３３は割込み回路、３４はインタフェー
ス回路、３５はサイズカウンタ回路（複数のカウンタか
ら成る）、３６はアービターである。なお、インタフェ
ース回路３４（バスハンドシェーク機能とＩ／Ｏハンド
シェーク機能を有する）とサイズカウンタ回路３５（Ｄ
ＭＡデータ長をカウントする機能を有し、Ｉ／Ｏチャネ
ル数分のカウンタ回路からなる）は、通常のＤＭＡ制御
回路における場合のものと同等であり、ここではその説
明を省略する。アドレスカウンタ回路３１は、指定され
るアドレスが仮想アドレスであり、Ｉ／Ｏチャネルに対
応した複数のカウンタが実装されていて、アービター３
６から指定されたチャネルに対応するアドレスを発生す
るようになっている。割込み回路３３は、インタフェー
ス回路３４を介した通常のＤＭＡ終了割込み（ＤＭＡ
Ｅｎｄ）およびアドレス変換バッファ３２からのミス信
号を受けると（すなわちページフォルト）、プロセッサ
１に対して割込みを発生する。アービター３６は通常の
各Ｉ／Ｏ装置４からのＤＭＡ要求が衝突しないように調
停する。
【００１０】次にアドレス変換バッファ３２について説
明する。図３はアドレス変換バッファ３２の具体的構成
図である。アドレス変換バッファ３２は複数のエレメン
トより構成され、アドレス変換テーブルＡ（複数個あ
る）と、ＬＲＵ方式により各エレメント単位の使用頻度
を管理するＬＲＵ（Least Recently Used ）テーブルＢ
と、セレクタＣより構成されている。なお、アドレス変
換テーブルＡは、図の左側部分に示すように、複数のエ
レメントすなわち、仮想アドレスレジスタＡ１と、実ア
ドレスレジスタＡ２と、アドレスカウンタ回路３１から
の論理アドレスが仮想アドレスレジスタＡ１に保持され
ているアドレスと一致しているかどうかを判断する比較
演算部Ａ３と、バッファステータスＡ４より構成されて
いる。
明する。図３はアドレス変換バッファ３２の具体的構成
図である。アドレス変換バッファ３２は複数のエレメン
トより構成され、アドレス変換テーブルＡ（複数個あ
る）と、ＬＲＵ方式により各エレメント単位の使用頻度
を管理するＬＲＵ（Least Recently Used ）テーブルＢ
と、セレクタＣより構成されている。なお、アドレス変
換テーブルＡは、図の左側部分に示すように、複数のエ
レメントすなわち、仮想アドレスレジスタＡ１と、実ア
ドレスレジスタＡ２と、アドレスカウンタ回路３１から
の論理アドレスが仮想アドレスレジスタＡ１に保持され
ているアドレスと一致しているかどうかを判断する比較
演算部Ａ３と、バッファステータスＡ４より構成されて
いる。
【００１１】バッファステータスＡ４では２つの状態を
管理して、その状態に相当する信号、バリッドValid と
アップデータUpDataを発生している。信号Valid は仮想
アドレスレジスタＡ１と実アドレスレジスタＡ２の有効
／無効を示す信号であり、信号UpDataは仮想アドレスレ
ジスタＡ１と実アドレスレジスタが更新されたことを示
す信号である。セレクタＣは、ヒット（Hit ）したエレ
メントの実アドレスを送出すると共に、すべてのエレメ
ントがヒットしなかった時はミス信号（Miss）を出力す
る。ミス信号が発生すると、アービター３６は対象とな
るＤＭＡを一旦停止し、その他のＩ／ＯがＤＭＡ要求を
してればそのＤＭＡを実行する。これにより、効率的な
ＤＭＡが実現できる。
管理して、その状態に相当する信号、バリッドValid と
アップデータUpDataを発生している。信号Valid は仮想
アドレスレジスタＡ１と実アドレスレジスタＡ２の有効
／無効を示す信号であり、信号UpDataは仮想アドレスレ
ジスタＡ１と実アドレスレジスタが更新されたことを示
す信号である。セレクタＣは、ヒット（Hit ）したエレ
メントの実アドレスを送出すると共に、すべてのエレメ
ントがヒットしなかった時はミス信号（Miss）を出力す
る。ミス信号が発生すると、アービター３６は対象とな
るＤＭＡを一旦停止し、その他のＩ／ＯがＤＭＡ要求を
してればそのＤＭＡを実行する。これにより、効率的な
ＤＭＡが実現できる。
【００１２】ＬＲＵテーブルＢは、アドレス変換テーブ
ルＡの状態により使用頻度を管理し、その状態はインタ
フェース回路３４を介してプロセッサ１から読み込むこ
とができるようになっている。更に詳しく説明すると次
の通りである。ＬＲＵテーブルＢは、アドレス変換テー
ブルＡからの"Hit/UpData/Valid "信号を受け、図４お
よび図５に示すようにインバリッドInvalid（すなわ
ち、信号Valid の反転論理信号）に変化したタイミング
で対応するエレメントをＬＲＵ側へ、またUpDataまたは
Hit のタイミングでモースト・リーセントリィ・ユース
ドＭＲＵ（Most Recently Used）側へ移動し、移行した
エレメントの箇所までその他のエレメントを詰め込む。
なお、図４および図５では、エレメントを６個とし、番
号は各エレメントに対応させている。図４はエレメント
５がインバリッドされた場合、図５はエレメント２がUp
Dataされた場合について、ＬＲＵテーブルＢの動作を示
したものである。
ルＡの状態により使用頻度を管理し、その状態はインタ
フェース回路３４を介してプロセッサ１から読み込むこ
とができるようになっている。更に詳しく説明すると次
の通りである。ＬＲＵテーブルＢは、アドレス変換テー
ブルＡからの"Hit/UpData/Valid "信号を受け、図４お
よび図５に示すようにインバリッドInvalid（すなわ
ち、信号Valid の反転論理信号）に変化したタイミング
で対応するエレメントをＬＲＵ側へ、またUpDataまたは
Hit のタイミングでモースト・リーセントリィ・ユース
ドＭＲＵ（Most Recently Used）側へ移動し、移行した
エレメントの箇所までその他のエレメントを詰め込む。
なお、図４および図５では、エレメントを６個とし、番
号は各エレメントに対応させている。図４はエレメント
５がインバリッドされた場合、図５はエレメント２がUp
Dataされた場合について、ＬＲＵテーブルＢの動作を示
したものである。
【００１３】このような構成における動作を次に説明す
る。ＤＭＡ制御回路への起動から終了までの動作は次の
通りである。 プロセッサ１からアドレスカウンタ回路３１およびサ
イズカウンタ回路３５にそれぞれ仮想アドレスとデータ
長を設定する。 プロセッサ１からＩ／Ｏ装置４を起動する。 Ｉ／Ｏ装置４からＤＭＡ要求が発生する。 ＤＭＡを実行する。 (1) ＤＭＡ制御回路３は、ページフォルトが発生すると
プロセッサ１に割り込み、ＬＲＵテーブルＢから使用頻
度の最も低いアドレス変換テーブルＡに仮想アドレス、
実アドレス、バリッド・フラグ等をプロセッサが設定す
れば、直ちにＤＭＡを継続する。なお、プロセッサ１が
アドレスエレメントを設定する場合、プロセッサ１はア
ドレス変換バッファ３２のＬＲＵテーブルＢを参照し、
最近使用されていないエレメントに対して設定する。 (2) ページフォルトがなければ次のページフォルトが発
生するか、ＤＭＡが終了するまでＤＭＡを実行する。 ＤＭＡ終了の割込みを発生し、プロセッサ１がＤＭＡ
終了処理を行なう。更にこのＤＭＡで設定されたアドレ
ス変換テーブルＡのバリッド・フラグをオフ、すなわち
インバリッドにする。
る。ＤＭＡ制御回路への起動から終了までの動作は次の
通りである。 プロセッサ１からアドレスカウンタ回路３１およびサ
イズカウンタ回路３５にそれぞれ仮想アドレスとデータ
長を設定する。 プロセッサ１からＩ／Ｏ装置４を起動する。 Ｉ／Ｏ装置４からＤＭＡ要求が発生する。 ＤＭＡを実行する。 (1) ＤＭＡ制御回路３は、ページフォルトが発生すると
プロセッサ１に割り込み、ＬＲＵテーブルＢから使用頻
度の最も低いアドレス変換テーブルＡに仮想アドレス、
実アドレス、バリッド・フラグ等をプロセッサが設定す
れば、直ちにＤＭＡを継続する。なお、プロセッサ１が
アドレスエレメントを設定する場合、プロセッサ１はア
ドレス変換バッファ３２のＬＲＵテーブルＢを参照し、
最近使用されていないエレメントに対して設定する。 (2) ページフォルトがなければ次のページフォルトが発
生するか、ＤＭＡが終了するまでＤＭＡを実行する。 ＤＭＡ終了の割込みを発生し、プロセッサ１がＤＭＡ
終了処理を行なう。更にこのＤＭＡで設定されたアドレ
ス変換テーブルＡのバリッド・フラグをオフ、すなわち
インバリッドにする。
【００１４】なお、本発明は上記実施例に限定されるも
のではなく、アドレスデータ長設定の際にあらかじめア
ドレス変換バッファ３２に実アドレスを設定することも
可能である。このようにすれば、ページフォルトによる
プロセッサの処理を短縮でき、高速性を要求されるＤＭ
Ａに有効となる。また、アドレス変換バッファ３２にパ
ススルーモードを追加することにより、仮想アドレスを
使用しないシステムや立ち上げ時（一般にリセット直後
は仮想アドレスを使用しない）等に有効である。このパ
ススルーモードは、割込み回路の動作を禁止し、アドレ
ス変換バッファ３２の入力をそのまま出力すればよい。
なお、ＤＭＡ制御回路３からのページフォルト割込みは
ＤＭＡ転送の実行時間に影響するため、割込みレベルを
高くする方が望ましい。また、低速なＤＭＡ速度のＩ／
Ｏ装置によるページフォルトは、システムのパフォーマ
ンスに大きく影響しないので、アドレス変換バッファ内
のエレメントの総数は同時に起動される可能性のある高
速なＩ／Ｏ装置のチャネル数を実装するだけでよい。し
たがって、この場合は回路規模削減にさらに貢献するこ
とになる。
のではなく、アドレスデータ長設定の際にあらかじめア
ドレス変換バッファ３２に実アドレスを設定することも
可能である。このようにすれば、ページフォルトによる
プロセッサの処理を短縮でき、高速性を要求されるＤＭ
Ａに有効となる。また、アドレス変換バッファ３２にパ
ススルーモードを追加することにより、仮想アドレスを
使用しないシステムや立ち上げ時（一般にリセット直後
は仮想アドレスを使用しない）等に有効である。このパ
ススルーモードは、割込み回路の動作を禁止し、アドレ
ス変換バッファ３２の入力をそのまま出力すればよい。
なお、ＤＭＡ制御回路３からのページフォルト割込みは
ＤＭＡ転送の実行時間に影響するため、割込みレベルを
高くする方が望ましい。また、低速なＤＭＡ速度のＩ／
Ｏ装置によるページフォルトは、システムのパフォーマ
ンスに大きく影響しないので、アドレス変換バッファ内
のエレメントの総数は同時に起動される可能性のある高
速なＩ／Ｏ装置のチャネル数を実装するだけでよい。し
たがって、この場合は回路規模削減にさらに貢献するこ
とになる。
【００１５】
【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 一般のＤＭＡ制御回路と比較すると、回路規模はアド
レス変換バッファ内の各エレメントごとに実装される２
つのレジスタ（仮想アドレスと実アドレス用）だけであ
り、従来のＤＭＡ制御回路よりも回路規模が少なくて済
む。 ＤＭＡの起動は仮想アドレスを設定するだけでよく、
ページフォルト時の実アドレスの設定はプロセッサ内の
メモリマネージメントユニット制御プログラムをそのま
ま流用できるので、ソフトウェアの対応が容易になる。
のような効果がある。 一般のＤＭＡ制御回路と比較すると、回路規模はアド
レス変換バッファ内の各エレメントごとに実装される２
つのレジスタ（仮想アドレスと実アドレス用）だけであ
り、従来のＤＭＡ制御回路よりも回路規模が少なくて済
む。 ＤＭＡの起動は仮想アドレスを設定するだけでよく、
ページフォルト時の実アドレスの設定はプロセッサ内の
メモリマネージメントユニット制御プログラムをそのま
ま流用できるので、ソフトウェアの対応が容易になる。
【図１】本発明のＤＭＡ制御回路を使用したコンピュー
タシステムの一例を示す構成図である。
タシステムの一例を示す構成図である。
【図２】本発明に係るＤＭＡ制御回路の一実施例を示す
構成図である。
構成図である。
【図３】アドレス変換バッファの具体例を示す構成図で
ある。
ある。
【図４】ＬＲＵテーブルのエレメントの詰め込みの様子
を説明するための図である。
を説明するための図である。
【図５】ＬＲＵテーブルのエレメントの詰め込みの様子
を説明するための図である。
を説明するための図である。
【図６】仮想記憶メモリ方式におけるメモリ空間の説明
図である。
図である。
１ プロセッサ ２ メモリ ３ ＤＭＡ制御回路 ４ Ｉ／Ｏ装置 ５ バス ３１ アドレスカウンタ回路 ３２ アドレス変換バッファ ３３ 割込み回路 ３４ インタフェース回路 ３５ サイズカウンタ回路 ３６ アービター
Claims (1)
- 【請求項１】仮想メモリ方式によるプロセッサとメモリ
と複数のＩ／Ｏ装置とが接続されたシステムに用いられ
るＤＭＡ制御回路であって、 各Ｉ／Ｏチャネルごとに用意され、ＤＭＡ用の仮想アド
レスを発生するアドレスカウンタ回路と、 各Ｉ／Ｏチャネルごとに用意され、ＤＭＡデータ長を管
理するサイズカウンタ回路と、 仮想アドレスページと実アドレスページとの対応を記憶
した記憶部と、この対応ごとに無効か有効か更新かを示
すフラグを有し、前記アドレスカウンタ回路からの仮想
アドレスが対応していれば実アドレスを発生し、前記対
応の中に仮想アドレスに対応する実アドレスがない場合
にはページフォルトを発生する機能を有するアドレス変
換バッファと、 通常のＤＭＡ終了割込みとページフォルトの時に前記プ
ロセッサへ割込むための割込み回路と、 前記各Ｉ／Ｏ装置からのＤＭＡ要求を調停するアービタ
ーを具備し、前記プロセッサが仮想アドレスを設定する
ことによりＤＭＡを起動した時、アドレス変換バッファ
により実アドレスに変換してＤＭＡを実行し、ページフ
ォルトの場合にはプロセッサに割込み、プロセッサが仮
想アドレスと実アドレスの対応を設定した後、ページフ
ォルトが解除され次第ＤＭＡを継続するようにしたこと
を特徴とするＤＭＡ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17835892A JPH0619836A (ja) | 1992-07-06 | 1992-07-06 | Ｄｍａ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17835892A JPH0619836A (ja) | 1992-07-06 | 1992-07-06 | Ｄｍａ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0619836A true JPH0619836A (ja) | 1994-01-28 |
Family
ID=16047097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17835892A Pending JPH0619836A (ja) | 1992-07-06 | 1992-07-06 | Ｄｍａ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619836A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901291A (en) * | 1996-10-21 | 1999-05-04 | International Business Machines Corporation | Method and apparatus for maintaining message order in multi-user FIFO stacks |
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-
1992
- 1992-07-06 JP JP17835892A patent/JPH0619836A/ja active Pending
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