JPH05108590A - マイクロプロセツサシステム - Google Patents
マイクロプロセツサシステムInfo
- Publication number
- JPH05108590A JPH05108590A JP3297977A JP29797791A JPH05108590A JP H05108590 A JPH05108590 A JP H05108590A JP 3297977 A JP3297977 A JP 3297977A JP 29797791 A JP29797791 A JP 29797791A JP H05108590 A JPH05108590 A JP H05108590A
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- JP
- Japan
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- output device
- data
- register
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- Pending
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- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 入出力デバイスに対する入出力が多い場合に
性能の低下を防止する。 【構成】 Ｉ／Ｏコプロセッサ１０はＣＰＵ１に代わっ
て入出力デバイス１３からのデータロードを行ない、レ
ジスタｒｉｏに記憶する。一方、プログラムの変換にお
いては、処理において、入出力デバイス１３からレジ
スタｒ１へのロード命令を、Ｉ／Ｏ専用密結合コプロセ
ッサ１０上のレジスタｒｉｏにロードする命令と、レジ
スタｒｉｏから汎用レジスタｒ１に転送する命令に置き
換え、処理において、Ｉ／Ｏ専用密結合コプロセッサ
がロード命令を開始してから終了するまでの間、全体の
処理結果に影響がないように実行順序を前送りする。こ
れにより、データロードを完了する前に次の命令を実行
できる。
性能の低下を防止する。 【構成】 Ｉ／Ｏコプロセッサ１０はＣＰＵ１に代わっ
て入出力デバイス１３からのデータロードを行ない、レ
ジスタｒｉｏに記憶する。一方、プログラムの変換にお
いては、処理において、入出力デバイス１３からレジ
スタｒ１へのロード命令を、Ｉ／Ｏ専用密結合コプロセ
ッサ１０上のレジスタｒｉｏにロードする命令と、レジ
スタｒｉｏから汎用レジスタｒ１に転送する命令に置き
換え、処理において、Ｉ／Ｏ専用密結合コプロセッサ
がロード命令を開始してから終了するまでの間、全体の
処理結果に影響がないように実行順序を前送りする。こ
れにより、データロードを完了する前に次の命令を実行
できる。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサシ
ステムに関し、特に、キャッシュメモリを有するマイク
ロプロセッサシステムに関する。
ステムに関し、特に、キャッシュメモリを有するマイク
ロプロセッサシステムに関する。
【０００２】
【従来の技術】従来、この種のマイクロプロセッサシス
テムとして、図４に示すものが知られている。同図にお
いて、ＣＰＵ１は演算や制御を行なうものであり、応答
速度の早いキャッシュメモリ２が接続された高速データ
バス３と高速アドレスバス４とを介してバスインターフ
ェイスユニット５に接続されている。
テムとして、図４に示すものが知られている。同図にお
いて、ＣＰＵ１は演算や制御を行なうものであり、応答
速度の早いキャッシュメモリ２が接続された高速データ
バス３と高速アドレスバス４とを介してバスインターフ
ェイスユニット５に接続されている。
【０００３】バスインターフェイスユニット５は、高速
バスと低速バスとの速度緩衝を行なうものであり、低速
データバス６と低速アドレスバス７とを介してメモリ８
に接続されている。また、低速データバス６と低速アド
レスバス７には、シリアル通信などによって外部機器に
接続された入出力デバイス１３が接続されている。
バスと低速バスとの速度緩衝を行なうものであり、低速
データバス６と低速アドレスバス７とを介してメモリ８
に接続されている。また、低速データバス６と低速アド
レスバス７には、シリアル通信などによって外部機器に
接続された入出力デバイス１３が接続されている。
【０００４】ここで、ＣＰＵ１は汎用レジスタ１ａとし
てレジスタｒ１，ｒ２，ｒ３を備え、キャッシュメモリ
２はキャッシュメモリエントリ２ａにデータＡ０を有
し、メモリ８は１ワードデータ８ａにデータＡを有し、
入出力デバイス１３はレジスタ１３ａを備えてデータＢ
を有している。
てレジスタｒ１，ｒ２，ｒ３を備え、キャッシュメモリ
２はキャッシュメモリエントリ２ａにデータＡ０を有
し、メモリ８は１ワードデータ８ａにデータＡを有し、
入出力デバイス１３はレジスタ１３ａを備えてデータＢ
を有している。
【０００５】かかる構成において、ＣＰＵ１がロード命
令を実行するとする。このとき、そのデータはＣＰＵ命
令以外の要因によって書き換えられないことが保証され
ているメモリ８上にある場合と、外部要因によって書き
換えられる可能性がある入出力デバイス１３上にある場
合とがある。メモリ８上にある場合には、そのデータが
キャッシュメモリ２上にも存在するならば応答速度の遅
いメモリ８にアクセスすることなくキャッシュメモリ２
からデータロードし、高速に処理を実行する。
令を実行するとする。このとき、そのデータはＣＰＵ命
令以外の要因によって書き換えられないことが保証され
ているメモリ８上にある場合と、外部要因によって書き
換えられる可能性がある入出力デバイス１３上にある場
合とがある。メモリ８上にある場合には、そのデータが
キャッシュメモリ２上にも存在するならば応答速度の遅
いメモリ８にアクセスすることなくキャッシュメモリ２
からデータロードし、高速に処理を実行する。
【０００６】一方、入出力デバイス１３上にある場合に
は、同入出力デバイス１３がシリアル通信によって外部
機器から書き込まれている可能性があるため、前にロー
ドしたデータがキャッシュメモリ２上に存在している場
合であっても、キャッシュメモリ２をアクセスすること
なく入出力デバイス１３からデータロードする。
は、同入出力デバイス１３がシリアル通信によって外部
機器から書き込まれている可能性があるため、前にロー
ドしたデータがキャッシュメモリ２上に存在している場
合であっても、キャッシュメモリ２をアクセスすること
なく入出力デバイス１３からデータロードする。
【０００７】図２（ａ）はＣＰＵ１の実行プログラムを
示しており、図５及び図６はＣＰＵ１がこの実行プログ
ラムを実行する際におけるＣＰＵサイクル単位での実行
過程を示す図である。時刻Ｔ＋１の処理はメモリアクセ
スであり、なおかつ、１ワードデータ８ａに対応するキ
ャッシュメモリエントリ２ａにはデータＡに対応してデ
ータＡ０がキャッシュされている。このときは１ＣＰＵ
サイクルでメモリアクセスが可能であるとする。
示しており、図５及び図６はＣＰＵ１がこの実行プログ
ラムを実行する際におけるＣＰＵサイクル単位での実行
過程を示す図である。時刻Ｔ＋１の処理はメモリアクセ
スであり、なおかつ、１ワードデータ８ａに対応するキ
ャッシュメモリエントリ２ａにはデータＡに対応してデ
ータＡ０がキャッシュされている。このときは１ＣＰＵ
サイクルでメモリアクセスが可能であるとする。
【０００８】一方、時刻Ｔ＋４の処理は入出力デバイス
１３からのデータロードであり、キャッシュメモリ２を
使用することができない。この入出力デバイス１３はア
ドレスがバス上に出力されてからデータバス上にデータ
が出力されるまで、ＣＰＵサイクルに換算して４ＣＰＵ
サイクル分の時間が必要であるとする。このとき時刻Ｔ
＋５〜Ｔ＋７の間は、まだレジスタｒ１に対する入出力
デバイス１３上のデータロードを完了させることができ
ない。次の命令はレジスタｒ１を参照しているので、時
刻Ｔ＋５〜Ｔ＋７の間はＣＰＵ１の動作を停止させなけ
ればならない。
１３からのデータロードであり、キャッシュメモリ２を
使用することができない。この入出力デバイス１３はア
ドレスがバス上に出力されてからデータバス上にデータ
が出力されるまで、ＣＰＵサイクルに換算して４ＣＰＵ
サイクル分の時間が必要であるとする。このとき時刻Ｔ
＋５〜Ｔ＋７の間は、まだレジスタｒ１に対する入出力
デバイス１３上のデータロードを完了させることができ
ない。次の命令はレジスタｒ１を参照しているので、時
刻Ｔ＋５〜Ｔ＋７の間はＣＰＵ１の動作を停止させなけ
ればならない。
【０００９】
【発明が解決しようとする課題】上述した従来のマイク
ロプロセッサシステムにおいては、ＣＰＵが入出力デバ
イスからのロードを行なうごとに、ＣＰＵの動作が停止
してしまうので、外部と接続された入出力デバイスに対
する入出力が多いマイクロプロセッサシステムでは性能
が低下するという課題があった。
ロプロセッサシステムにおいては、ＣＰＵが入出力デバ
イスからのロードを行なうごとに、ＣＰＵの動作が停止
してしまうので、外部と接続された入出力デバイスに対
する入出力が多いマイクロプロセッサシステムでは性能
が低下するという課題があった。
【００１０】本発明は、上記課題にかんがみてなされた
もので、入出力デバイスに対する入出力が多い場合であ
っても、性能の低下を防止して処理能力を向上せしめる
ことが可能なマイクロプロセッサシステムの提供を目的
とする。
もので、入出力デバイスに対する入出力が多い場合であ
っても、性能の低下を防止して処理能力を向上せしめる
ことが可能なマイクロプロセッサシステムの提供を目的
とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、キャッシュメモリを有す
るマイクロプロセッサシステムにおいて、入出力デバイ
スからのデータロードを主マイクロプロセッサの代わり
に実行する副マイクロプロセッサと、入出力デバイスか
らのデータロードの実行順序を前送りするように主マイ
クロプロセッサの実行プログラムの実行順序を変換する
プログラム変換手段を備えた構成としてある。
め、請求項１にかかる発明は、キャッシュメモリを有す
るマイクロプロセッサシステムにおいて、入出力デバイ
スからのデータロードを主マイクロプロセッサの代わり
に実行する副マイクロプロセッサと、入出力デバイスか
らのデータロードの実行順序を前送りするように主マイ
クロプロセッサの実行プログラムの実行順序を変換する
プログラム変換手段を備えた構成としてある。
【００１２】
【作用】上記のように構成した請求項１にかかる発明に
おいては、プログラム変換手段が入出力デバイスからの
データロードの実行順序を前送りするように主マイクロ
プロセッサの実行プログラムの実行順序を変換してお
き、主マイクロプロセッサが入出力デバイスからのデー
タロードを行なうときに、副マイクロプロセッサは当該
主マイクロプロセッサの代わりにデータロードを実行
し、主マイクロプロセッサはデータロードを完了する前
に次の命令を実行する。
おいては、プログラム変換手段が入出力デバイスからの
データロードの実行順序を前送りするように主マイクロ
プロセッサの実行プログラムの実行順序を変換してお
き、主マイクロプロセッサが入出力デバイスからのデー
タロードを行なうときに、副マイクロプロセッサは当該
主マイクロプロセッサの代わりにデータロードを実行
し、主マイクロプロセッサはデータロードを完了する前
に次の命令を実行する。
【００１３】
【実施例】以下、図面にもとづいて本発明の実施例を説
明する。図１は、本発明の一実施例にかかるマイクロプ
ロセッサシステムのブロック図である。なお、従来と同
一または対応するものについては同一の符号を付してあ
る。同図において、内部バス９を介してＣＰＵ（主マイ
クロプロセッサ）１に接続されたＩ／Ｏ専用密結合コプ
ロセッサ（副マイクロプロセッサ）１０は、Ｉ／Ｏ専用
データバス１１とＩ／Ｏ専用アドレスバス１２を介して
入出力デバイス１３と接続されており、同入出力デバイ
ス１３はバスインターフェイスユニット５と分離されて
いる。
明する。図１は、本発明の一実施例にかかるマイクロプ
ロセッサシステムのブロック図である。なお、従来と同
一または対応するものについては同一の符号を付してあ
る。同図において、内部バス９を介してＣＰＵ（主マイ
クロプロセッサ）１に接続されたＩ／Ｏ専用密結合コプ
ロセッサ（副マイクロプロセッサ）１０は、Ｉ／Ｏ専用
データバス１１とＩ／Ｏ専用アドレスバス１２を介して
入出力デバイス１３と接続されており、同入出力デバイ
ス１３はバスインターフェイスユニット５と分離されて
いる。
【００１４】Ｉ／Ｏ専用密結合コプロセッサ１０はレジ
スタｒｉｏを備えており、同レジスタｒｉｏはＣＰＵ１
における汎用レジスタ１ａと同等の汎用レジスタ１０ａ
であり、Ｉ／Ｏ専用密結合コプロセッサ１０がロードし
たデータはこのレジスタｒｉｏに記憶される。なお、Ｉ
／Ｏ専用密結合コプロセッサ１０が応答速度の遅い入出
力デバイス１３からデータをロードしてある間に、ＣＰ
Ｕ１は並行して別の命令を実行することができる。
スタｒｉｏを備えており、同レジスタｒｉｏはＣＰＵ１
における汎用レジスタ１ａと同等の汎用レジスタ１０ａ
であり、Ｉ／Ｏ専用密結合コプロセッサ１０がロードし
たデータはこのレジスタｒｉｏに記憶される。なお、Ｉ
／Ｏ専用密結合コプロセッサ１０が応答速度の遅い入出
力デバイス１３からデータをロードしてある間に、ＣＰ
Ｕ１は並行して別の命令を実行することができる。
【００１５】一方、図２はプログラムの変換状況を示し
ており、処理と処理によって実行プログラムを変換
する。すなわち、処理において、入出力デバイス１３
からレジスタｒ１へのロード命令を、Ｉ／Ｏ専用密結合
コプロセッサ１０上のレジスタｒｉｏにロードする命令
と、レジスタｒｉｏから汎用レジスタｒ１に転送する命
令に置き換え（図２（ｂ）参照）、処理において、Ｉ
／Ｏ専用密結合コプロセッサがロード命令を開始してか
ら終了するまでの間、全体の処理結果に影響がないよう
に実行順序を前送りする（図２（ｃ）参照）。
ており、処理と処理によって実行プログラムを変換
する。すなわち、処理において、入出力デバイス１３
からレジスタｒ１へのロード命令を、Ｉ／Ｏ専用密結合
コプロセッサ１０上のレジスタｒｉｏにロードする命令
と、レジスタｒｉｏから汎用レジスタｒ１に転送する命
令に置き換え（図２（ｂ）参照）、処理において、Ｉ
／Ｏ専用密結合コプロセッサがロード命令を開始してか
ら終了するまでの間、全体の処理結果に影響がないよう
に実行順序を前送りする（図２（ｃ）参照）。
【００１６】なお、ロード開始から終了するまでの間の
時間は、ハードウェアの構成により異なるため、変換プ
ログラムのオプションにより指定できるようにしてい
る。
時間は、ハードウェアの構成により異なるため、変換プ
ログラムのオプションにより指定できるようにしてい
る。
【００１７】次に、上記構成からなる本実施例の動作を
説明する。図３は、図２（ｃ）に示す実行プログラムを
実行する際におけるＣＰＵサイクル単位での実行過程を
示しており、時刻Ｔ＋１のときにＩ／Ｏ専用密結合コプ
ロセッサ１０のロード命令により、Ｉ／Ｏ専用アドレス
バス１２に対して入出力デバイス１３のアドレスＢを出
力する。
説明する。図３は、図２（ｃ）に示す実行プログラムを
実行する際におけるＣＰＵサイクル単位での実行過程を
示しており、時刻Ｔ＋１のときにＩ／Ｏ専用密結合コプ
ロセッサ１０のロード命令により、Ｉ／Ｏ専用アドレス
バス１２に対して入出力デバイス１３のアドレスＢを出
力する。
【００１８】入出力デバイス１３の応答速度は、ＣＰＵ
１の動作サイクルに換算して四サイクル分必要であるた
め、時刻Ｔ＋２〜Ｔ＋４の間は入出力デバイス１３から
ロードするデータを参照することはできないが、プログ
ラム変換により実行可能な他の命令が挿入されており、
ＣＰＵ１を停止する必要はない。時刻Ｔ＋５のときにレ
ジスタｒｉｏにロードされたデータをＣＰＵ１上の汎用
レジスタｒ１に転送することにより、ＣＰＵ１は入出力
デバイス１３からロードしたデータを参照して演算を行
なうことが可能となる。
１の動作サイクルに換算して四サイクル分必要であるた
め、時刻Ｔ＋２〜Ｔ＋４の間は入出力デバイス１３から
ロードするデータを参照することはできないが、プログ
ラム変換により実行可能な他の命令が挿入されており、
ＣＰＵ１を停止する必要はない。時刻Ｔ＋５のときにレ
ジスタｒｉｏにロードされたデータをＣＰＵ１上の汎用
レジスタｒ１に転送することにより、ＣＰＵ１は入出力
デバイス１３からロードしたデータを参照して演算を行
なうことが可能となる。
【００１９】すなわち、図２（ａ）に示す実行プログラ
ムと同じ処理を行なうことができ、従来のマイクロプロ
セッサシステムにおいて８ＣＰＵサイクルを必要として
いたのに対し、本実施例においては６ＣＰＵサイクルで
処理を完了させることができる。
ムと同じ処理を行なうことができ、従来のマイクロプロ
セッサシステムにおいて８ＣＰＵサイクルを必要として
いたのに対し、本実施例においては６ＣＰＵサイクルで
処理を完了させることができる。
【００２０】
【発明の効果】以上説明したように本発明は、主マイク
ロプロセッサの代わりに副マイクロプロセッサが入出力
デバイスからのデータロードを実行するため、主マイク
ロプロセッサはデータロードを完了する前に次の命令を
実行でき、主マイクロプロセッサの処理能力を向上せし
めることが可能なマイクロプロセッサシステムを提供す
ることができる。
ロプロセッサの代わりに副マイクロプロセッサが入出力
デバイスからのデータロードを実行するため、主マイク
ロプロセッサはデータロードを完了する前に次の命令を
実行でき、主マイクロプロセッサの処理能力を向上せし
めることが可能なマイクロプロセッサシステムを提供す
ることができる。
【図１】本発明の一実施例にかかるマイクロプロセッサ
システムのブロック図である。
システムのブロック図である。
【図２】ＣＰＵの実行プログラムの変換を示す図であ
る。
る。
【図３】実行プログラムを実行する際におけるＣＰＵサ
イクル単位での実行過程を示す図である。
イクル単位での実行過程を示す図である。
【図４】従来のマイクロプロセッサシステムのブロック
図である。
図である。
【図５】実行プログラムを実行する際におけるＣＰＵサ
イクル単位での実行過程を示す図である。
イクル単位での実行過程を示す図である。
【図６】実行プログラムを実行する際におけるＣＰＵサ
イクル単位での実行過程を示す図である。
イクル単位での実行過程を示す図である。
１…ＣＰＵ（主マイクロプロセッサ） ２…キャッシュメモリ １０…Ｉ／Ｏ専用密結合コプロセッサ １３…入出力デバイス
Claims (1)
- 【請求項１】 キャッシュメモリを有するマイクロプロ
セッサシステムにおいて、 入出力デバイスからのデータロードを主マイクロプロセ
ッサの代わりに実行する副マイクロプロセッサと、 入出力デバイスからのデータロードの実行順序を前送り
するように、主マイクロプロセッサの実行プログラムの
実行順序を変換するプログラム変換手段とを具備するこ
とを特徴とするマイクロプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3297977A JPH05108590A (ja) | 1991-10-18 | 1991-10-18 | マイクロプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3297977A JPH05108590A (ja) | 1991-10-18 | 1991-10-18 | マイクロプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108590A true JPH05108590A (ja) | 1993-04-30 |
Family
ID=17853546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3297977A Pending JPH05108590A (ja) | 1991-10-18 | 1991-10-18 | マイクロプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108590A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008011273A (ja) * | 2006-06-29 | 2008-01-17 | Murata Mach Ltd | デバイス制御装置およびデータ処理装置 |
-
1991
- 1991-10-18 JP JP3297977A patent/JPH05108590A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008011273A (ja) * | 2006-06-29 | 2008-01-17 | Murata Mach Ltd | デバイス制御装置およびデータ処理装置 |
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