JP2672599B2

JP2672599B2 - コンピュータシステム

Info

Publication number: JP2672599B2
Application number: JP63262006A
Authority: JP
Inventors: 守人森島
Original assignee: ヤマハ株式会社
Priority date: 1988-10-18
Filing date: 1988-10-18
Publication date: 1997-11-05
Anticipated expiration: 2012-11-05
Also published as: JPH02109128A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、高速中央演算処理装置の使用に際し、低
速の主記憶装置を用いる場合のコンピュータシステムに
関する。

「従来の技術」 RISC（縮小命令セット・コンピュータ）は、マクロコ
ード制御などの複雑な命令がない単純な命令セットを持
ち、１命令を１クロックサイクルで処理するCPU（中央
演算処理装置）である。このため、CPUの実行速度は向
上するが、１命令が果たす機能は単純であるため、ある
プログラムの実行に対する命令数は多くなる。そこで、
RISCを用いる場合、CPUの実行速度を落とさないため
に、主記憶装置とRISCとの間で高速のデータ転送が必要
とされる。この高速データ転送を実現するためには主記
憶装置に高速記憶装置を用いなければならない。しか
し、主記憶装置には大容量の記憶装置が必要であり、高
価な高速記憶装置を主記憶装置として使用することはRI
SCマシンのコストが上がるという問題を生じる。

上記の問題を解決するために、一般にはRISCマシンの
設計において、キャッシュ・メモリー方式を用いてい
る。これはCPUの実行速度の高速化を図るために、CPUと
低速の主記憶装置との間に、小容量の高速記憶装置を設
ける方式である。この方式では、主記憶装置内のプログ
ラムの重要な部分およびよく使うデータを高速記憶装置
に記憶しておき、必要時にCPUが呼び出すようにする。
これにより、CPUは効率良くプログラムを実行すること
ができる。

「発明が解決しようとする課題」ところで、上述した従来のキャッシュ・メモリー方式
を用いたRISCマシンでは、主記憶装置に比較すると小容
量であるがキャシュ・メモリーに高価な高速記憶装置を
必要とするため、コスト高になる問題が生じた。

この発明は、上述の問題に鑑みてなされたもので、高
速CPUの使用に際し、CPUの実行速度を落とさずに主記憶
装置に低価格の低速記憶装置を用いることができ、使用
者が目的の仕事を達成するためのタスクをアドレスデー
タとして定義することができるコンピュータシステムを
提供することを目的としている。

「課題を解決するための手段」このような問題を解決するために、この発明では、第
１記憶手段と、第２記憶手段と、入出力手段と、演算手
段とを有し、前記第１記憶手段は、各々複数の命令から
なる複数のプログラムを記憶するものであって、これら
の各プログラム毎に各々を構成する各命令を連続したア
ドレスに記憶するものであり、前記第２記憶手段は、前
記第１記憶手段に記憶された各プログラムのうち目的と
する仕事を実行するのに必要な一連のプログラムの各開
始アドレスを各プログラムの実行順に記憶するものであ
り、前記入出力手段は、前記第２記憶手段から前記開始
アドレスを１ずつ読み出し、先に読み出した開始アドレ
スに対応したプログラムを前記演算手段が実行し終えた
時点で前記開始アドレスを前記演算手段へ供給するもの
であり、前記演算手段は、前記入出力手段から開始アド
レスが供給された後、該開始アドレスを順次インクリメ
ントし、前記１記憶手段から該当する命令を順次読み出
して実行するものであり、前記第２記憶手段が各開始ア
ドレスを読み出すのに要する時間は、前記第１記憶手段
が各命令を読み出すための時間よりも長く、かつ前記第
１記憶手段が最長のプログラムを読み出すための時間よ
りも短いものであることを特徴とする。

「作用」第２記憶手段が入出力手段によってアクセスされ、第
２記憶手段に記憶されている開始アドレスが読み出さ
れ、演算手段に供給される。この開始アドレスを受けた
演算手段により、第１記憶手段内の複数のプログラムの
うち前記開始アドレスによって特定されたプログラムが
実行される。

一方、演算手段のプログラム実行中に、前記入出力手
段により、前記第２記憶手段が再びアクセスされ、次の
開始アドレスのデータが読み出される。そして、読み出
された開始アドレスは、演算手段の前記プログラムの実
行が終了した後、直ちに演算手段に供給される。この結
果、次の開始アドレスに対応する第１記憶手段内のプロ
グラムが演算手段により待ち時間なしで実行される。

以上のように、演算手段が入出力手段によって与えら
れた開始アドレスに対応したプログラムを実行するのと
並行し、そのプログラムの次に実行すべきプログラムの
開始アドレスが入出力手段によって第２記憶手段から読
み出され、この開始アドレスが演算手段によってプログ
ラムの実行が終了した時点で即座に演算手段に与えられ
るので、演算手段は複数のプログラムを待ち時間なしで
連続的に実行することができる。

「実施例」次に図面を参照してこの発明の実施例について説明す
る。

第１図は、この発明の一実施例の構成を示すブロック
図である。この図において、１は集積回路であり、この
集積回路１は、CPU2、高速記憶装置３およびメモリー・
アクセス回路４により構成されている。CPU2は１命令が
１クロックサイクルで終了する命令セットを持つRISC
（Reduced Instruction Set Computer:縮小命令セット
・コンピュータ）である。また、高速記憶装置３は、第
２図に示すように目的とする仕事の実行に必要なタスク
の各々に対応するプログラム＃１、＃２、……を記憶す
る記憶装置である。これらのプログラム＃１、＃２、…
…は、CPU2の前記命令セットかり成り（第２図（ロ）参
照）、使用者によって作成されたものである。この高速
記憶装置３は、CPU2によりアドレスバス９を介してアク
セスされ、データバス６を介して命令およびデータの送
受を行うようになっている。メモリー・アクセス回路４
は、後述する主記憶装置５内のデータ（第２図（ハ）参
照）を読み込み、CPU2に供給する回路である。このメモ
リー・アクセス回路４と主記憶装置５は、データバス７
およびアドレスバス８を介して、データおよびアドレス
データを送受するようになっている。また、メモリー・
アクセス回路４からのデータはデータバス６を介してCP
U2に供給される。そして、５は高速記憶装置３内のプロ
グラム、例えばプログラム＃１、＃２および＃３の各々
の開始アドレスAd.00、Ad.06およびAd.10をアドレスデ
ータとし、このデータをタスクの手順に従って記憶する
主記憶装置である（第２図（ハ）参照）。なお、この実
施例では、高速記憶装置３は、CPU2の実行速度に合うよ
うに、データ読出しに要する時間（その中に記憶されて
いるデータをアクセスしてから読み出すまでの時間）が
１クロックサイクルとされている。

一方、主記憶装置５のデータ読出しに要する時間は、
実施例の構成を安定に動作させるべく少なくとも６クロ
ックサイクル、すなわち、高速記憶装置３のデータ読み
出し時間の６倍の時間とされている。したがって、この
実施例で行われる１プログラム、すなわち高速記憶装置
３に記憶されている各々のプログラム（複数の命令）は
必ず６クロックサイクル以内で終了するように使用者に
よって作成される。

次に、上記構成による実施例の動作について説明す
る。

前提として、高速記憶装置３および主記憶装置５に
は、それぞれ第２図（ハ）に示すアドレスデータAd.0
0、Ad.06、Ad.10、・・・（図３（ロ）参照）、および
第２図（ロ）に示すプログラム＃１の命令I1〜I6、プロ
グラム＃２の命令I1〜I4、・・・（第３図（ハ）参照）
が各々記憶されているものとする。

まず、これらのプログラムを実行するにあたり、CPU2
およびメモリー・アクセス回路４が初期化される。この
初期化によって、メモリー・アクセス回路４は、アドレ
スバス８を介して主記憶装置５の最初のアドレスデータ
Ad.00をアクセスする。

そして、上記アクセスが開始されてから６クロックサ
イクル分の時間に略等しい時間が経過すると、アドレス
データAd.00は、主記憶装置５から読み出された後、第
３図（ロ）に示すタイミングでデータバス７を介してメ
モリー・アクセス回路４に供給される。そして、メモリ
ー・アクセス回路４に供給されたアドレスデータAd.00
は、データバス６を介してCPU2に供給される。

これを受けたCPU2により、高速記憶装置３が１クロッ
クサイクルの１クロック目でアクセスされアドレスデー
タAd.00が示すアドレスにある高速記憶装置３内のプロ
グラム＃１の命令I1が実行される。

次いで、CPU2は高速記憶装置３へ供給するアドレスデ
ータをインクリメントする。これにより、アドレスデー
タがAd.00からAd.01とされるため、CPU2は、上記アドレ
スデータAd.01が示す第３図（ハ）に示す命令I2を１ク
ロックサイクルの２クロック目で実行する。以後同様に
して、CPU2は、アドレスデータをインクリメントしつ
つ、高速記憶装置３を順次アクセスしながらプログラム
＃１の最後の命令I6までを実行する（第２図（ロ）およ
び第３図（ハ）参照）。

すなわち、CPU2はアドレスデータがAd.02（第２図
（ロ））のとき第３図（ハ）に示す命令I3を１クロック
サイクルの３クロック目で実行し、アドレスデータがA
d.03のとき第３図（ハ）に示す命令I4（第２図（ロ））
１クロックロックサイクルの４クロック目で実行し、ア
ドレスデータがAd.04のとき第３図（ハ）に示す命令I5
（第２図（ロ））を１クロックサイクルの５クロック目
で実行し、さらに、アドレスデータがAd.05のとき命令I
6を実行する。

一方、メモリー・アクセス回路４は、主記憶装置５よ
りデータバス７を介してアドレスデータAd.00が供給さ
れた時点から、主記憶装置５からアドレスデータAd.00
の次に記憶されているアドレスデータ、すなわちアドレ
スデータAd.06を読み出すべく、主記憶装置５に対する
アクセスを開始する。

このアドレスデータAd.06のデータ読出しを確実に行
うには、上述したように６クロックサイクルの相当する
時間を少なくとも必要とするため、アドレスデータAd.0
6がデータバス７に供給されるタイミングは、第３図
（ロ）に示すように、データバス６を介して高速記憶装
置３からプログラム＃１の命令I6がデータバス６に供給
されるタイミング、すなわちCPU2が命令I6がデータバス
６から受けて実行し終わるタイミングに一致する。

よって、CPU2と高速記憶装置３との間で行われるプロ
グラム＃１の実行処理と、メモリー・アクセス回路４と
主記憶装置５との間で行われるアドレスデータAd.06の
読出しとが、CPU2とメモリー・アクセス回路４の初期化
の時点から実質的に同時に行われるとともに、実質的に
同時に終了することになり、主記憶装置５から読み出さ
れたアドレスデータAd.06は、CPU2がプログラム＃１の
実行を終了した時点で、メモリー・アクセス回路４によ
りCPU2へ供給される。

このアドレスデータAd.06を受けたCPU2は、アドレス
データAd.06が示すプログラム＃２の命令I1（第２図
（ロ））を、プログラム＃１同様、高速記憶装置３をア
クセスしながら、待ち時間なしで再び実行する（第３図
（ハ）参照）。

これと同時に、メモリー・アクセス回路４は、主記憶
装置５よりデータバス７を介してアドレスデータAd.06
が供給された時点で、主記憶装置５からアドレスデータ
Ad.06の次に記憶されているアドレスデータ、すなわち
アドレスデータAd.10（第２図（ハ）参照）を読み出す
べく、主記憶装置５に対するアクセスを開始する。

次に、CPU2は、高速記憶装置３は供給するアドレスデ
ータをインクリメントする。これにより、アドレスデー
タがAd.06からAd.07とされるため、CPU2は、上記アドレ
スデータAd.07が示す第３図（ハ）に示す命令I2を実行
する。以後同様にして、CPU2は、アドレスデータをイン
クリメントしつつ、高速記憶装置３を順次アクセスしな
がらプログラム＃２の最後の命令I4まで実行する（第２
図（ロ）および第３図（ハ））。なお、この場合、主記
憶装置５からのアドレスデータAd.10の読出しがCPU2に
よるプログラム＃３の実行の開始に間に合わないため、
プログラム＃２の最後の命令I4が実行された後、２クロ
ックサイクル分、CPU2は待機する。

そして、上記プログラム＃２の命令I1〜I4の実行に要
する４クロックサイクル分と、上記待機の２クロックサ
イクル分との合計時間たる６クロックサイクル分の時間
が経過すると、次のアドレスデータAd.10は、メモリー
・アクセス回路４によりデータバス６を介してCPU2へ供
給される。

以上のようにメモリー・アクセス回路４による主記憶
装置５のアクセスとCPU2によるプログラム実行が目的の
仕事の終了まで並行して行われる。

「発明の効果」以上説明したように、この発明に係るコンピュータシ
ステムは、第１記憶手段と、第２記憶手段と、入出力手
段と、演算手段とを有し、前記第１記憶手段は、各々複
数の命令からなる複数のプログラムを記憶するものであ
って、これらの各プログラム毎に各々を構成する各命令
を連続したアドレスに記憶するものであり、前記第２記
憶手段は、前記第１記憶手段に記憶された各プログラム
のうち目的とする仕事を実行するのに必要な一連のプロ
グラムの各開始アドレスを各プログラムの実行順に記憶
するものであり、前記入出力手段は、前記第２記憶手段
から前記開始アドレスを１ずつ読み出し、先に読み出し
た開始アドレスに対応したプログラムを前記演算手段が
実行し終えた時点で前記開始アドレスを前記演算手段へ
供給するものであり、前記演算手段は、前記入出力手段
から開始アドレスが供給された後、該開始アドレスを順
次インクリメントし、前記第１記憶手段から該当する命
令を順次読み出して実行するものであるので、演算手段
によるプログラムの実行とそのプログラムの次に実行す
べきプログラムの開始アドレスの読み出しとが並行して
行われ、演算手段が待ち時間なしで各プログラムを連続
実行することができる。従って、第２記憶手段（主記憶
装置）として低価格の低速記憶装置を使用したとして
も、第２記憶手段の読み出し時間の制約を受けることな
く演算手段を高速動作させることができ、演算手段の能
力を最大限まで活用し一連のプログラムを極めて高速度
で実行することができるという効果が得られる。また、
本発明によれば、使用者が目的とする仕事を達成するた
めのタスクを一連の開始アドレスによって定義すること
ができ、タスクのプログラミングが容易であるという利
点がある。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図は実施例の高速記憶装置３、主記憶装置５に記憶
されているプログラムおよびアドレスデータを示す概念
図、第３図は実施例のタイミング・チャート図である。１……集積回路、２……RISCタイプのCPU（演算手
段）、３……高速記憶装置（第１記憶手段）、４……メ
モリー・アクセス回路（入出力手段）、５……主記憶装
置（第２記憶手段）、６、７……データバス、８、９…
…アドレスバス、10、11……アドレスデータ。

Claims

(57)【特許請求の範囲】

【請求項１】第１記憶手段と、第２記憶手段と、入出力
手段と、演算手段とを有し、前記第１記憶手段は、各々複数の命令からなる複数のプ
ログラムを記憶するものであって、これらの各プログラ
ム毎に各々を構成する各命令を連続したアドレスに記憶
するものであり、前記第２記憶手段は、前記第１記憶手段に記憶された各
プログラムのうち目的とする仕事を実行するのに必要な
一連のプログラムの各開始アドレスを各プログラムの実
行順に記憶するものであり、前記入出力手段は、前記第２記憶手段から前記開始アド
レスを１ずつ読み出し、先に読み出した開始アドレスに
対応したプログラムを前記演算手段が実行し終えた時点
で前記開始アドレスを前記演算手段へ供給するものであ
り、前記演算手段は、前記入出力手段から開始アドレスが供
給された後、該開始アドレスを順次インクリメントし、
前記１記憶手段から該当する命令を順次読み出して実行
するものであり、前記第２記憶手段が各開始アドレスを読み出すのに要す
る時間は、前記第１記憶手段が各命令を読み出すための
時間よりも長く、かつ前記第１記憶手段か最長のプログ
ラムを読み出すための時間よりも短いものであるコンピュータシステム。