JPH0594318A - マルチｃｐｕシステムの負荷平準化方式 - Google Patents
マルチｃｐｕシステムの負荷平準化方式Info
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- JPH0594318A JPH0594318A JP27848691A JP27848691A JPH0594318A JP H0594318 A JPH0594318 A JP H0594318A JP 27848691 A JP27848691 A JP 27848691A JP 27848691 A JP27848691 A JP 27848691A JP H0594318 A JPH0594318 A JP H0594318A
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Abstract
(57)【要約】
【目的】 レディ状態にあるタスクがどのＣＰＵ上でも
実行できるようにして、全体的なＣＰＵの利用効率の向
上と各ＣＰＵに対する負荷の平準化を図る。 【構成】 ＣＰＵ５ａおよび５ｂは、共有メモリ２上の
マルチタスクオペレーティングシステム７の管理下で、
共有バス１，リード／ライトバッファ３ａおよび３ｂな
らびにキャッシュメモリ４ａおよび４ｂを介して共有メ
モリ２上のタスクのプログラムコードを読み取りながら
タスクを実行する。ＣＰＵ５ａおよび５ｂで実行中のタ
スクがなんらかの要因でウェイト状態になると、マルチ
タスクオペレーティングシステム７は、そのタスクをウ
ェイトキューにキューイングする一方、レディキューよ
りレディ状態にあるタスクのうちの先頭にあるタスクを
ＣＰＵ５ａおよび５ｂに割り当てて、ＣＰＵ５ａおよび
５ｂでのタスクの実行を継続させる。
実行できるようにして、全体的なＣＰＵの利用効率の向
上と各ＣＰＵに対する負荷の平準化を図る。 【構成】 ＣＰＵ５ａおよび５ｂは、共有メモリ２上の
マルチタスクオペレーティングシステム７の管理下で、
共有バス１，リード／ライトバッファ３ａおよび３ｂな
らびにキャッシュメモリ４ａおよび４ｂを介して共有メ
モリ２上のタスクのプログラムコードを読み取りながら
タスクを実行する。ＣＰＵ５ａおよび５ｂで実行中のタ
スクがなんらかの要因でウェイト状態になると、マルチ
タスクオペレーティングシステム７は、そのタスクをウ
ェイトキューにキューイングする一方、レディキューよ
りレディ状態にあるタスクのうちの先頭にあるタスクを
ＣＰＵ５ａおよび５ｂに割り当てて、ＣＰＵ５ａおよび
５ｂでのタスクの実行を継続させる。
Description
【０００１】
【産業上の利用分野】本発明はマルチＣＰＵ（Ｃｅｎｔ
ｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）システムに
関し、特にマルチＣＰＵシステムにおいてタスクスケジ
ューリングを行う場合の負荷平準化方式に関する。
ｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）システムに
関し、特にマルチＣＰＵシステムにおいてタスクスケジ
ューリングを行う場合の負荷平準化方式に関する。
【０００２】
【従来の技術】従来、この種のマルチＣＰＵシステム
は、図３に示すように、共有バス３１と、共有バス３１
に接続されたリード／ライトバッファ３３ａおよび３３
ｂと、リード／ライトバッファ３３ａおよび３３ｂにそ
れぞれ接続されたローカルバス４０ａおよび４０ｂと、
ローカルバス４０ａおよび４０ｂにそれぞれ接続された
ＣＰＵ３５ａおよび３５ｂと、ローカルバス４０ａおよ
び４０ｂにそれぞれ接続されたローカルメモリ３７ａお
よび３７ｂと、ＣＰＵ３５ａおよび３５ｂにそれぞれ接
続されたクロックジェネレータ３６ａおよび３６ｂと、
ローカルメモリ３７ａおよび３７ｂ上にそれぞれ配置さ
れたマルチタスクオペレーティングシステム４１ａおよ
び４１ｂとから構成されている。リード／ライトバッフ
ァ３３ａ，ローカルバス４０ａ，ＣＰＵ３５ａ，ローカ
ルメモリ３７ａ，クロックジェネレータ３６ａおよびマ
ルチタスクオペレーティングシステム４１ａはＣＰＵ系
３Ａを構成し、リード／ライトバッファ３３ｂ，ローカ
ルバス４０ｂ，ＣＰＵ３５ｂ，ローカルメモリ３７ｂ，
クロックジェネレータ３６ｂおよびマルチタスクオペレ
ーティングシステム４１ｂはＣＰＵ系３Ｂを構成してい
る。
は、図３に示すように、共有バス３１と、共有バス３１
に接続されたリード／ライトバッファ３３ａおよび３３
ｂと、リード／ライトバッファ３３ａおよび３３ｂにそ
れぞれ接続されたローカルバス４０ａおよび４０ｂと、
ローカルバス４０ａおよび４０ｂにそれぞれ接続された
ＣＰＵ３５ａおよび３５ｂと、ローカルバス４０ａおよ
び４０ｂにそれぞれ接続されたローカルメモリ３７ａお
よび３７ｂと、ＣＰＵ３５ａおよび３５ｂにそれぞれ接
続されたクロックジェネレータ３６ａおよび３６ｂと、
ローカルメモリ３７ａおよび３７ｂ上にそれぞれ配置さ
れたマルチタスクオペレーティングシステム４１ａおよ
び４１ｂとから構成されている。リード／ライトバッフ
ァ３３ａ，ローカルバス４０ａ，ＣＰＵ３５ａ，ローカ
ルメモリ３７ａ，クロックジェネレータ３６ａおよびマ
ルチタスクオペレーティングシステム４１ａはＣＰＵ系
３Ａを構成し、リード／ライトバッファ３３ｂ，ローカ
ルバス４０ｂ，ＣＰＵ３５ｂ，ローカルメモリ３７ｂ，
クロックジェネレータ３６ｂおよびマルチタスクオペレ
ーティングシステム４１ｂはＣＰＵ系３Ｂを構成してい
る。
【０００３】このような従来のマルチＣＰＵシステムで
は、互いに他のＣＰＵ３５ａおよび３５ｂからは参照で
きないローカルメモリ３７ａおよび３７ｂ上にＣＰＵ３
５ａおよび３５ｂで実行されるタスクのプログラムコー
ドをそれぞれ配置しており、このため、それぞれのタス
クは、それを実行できるＣＰＵ３５ａおよび３５ｂが固
定的に決まっていた。
は、互いに他のＣＰＵ３５ａおよび３５ｂからは参照で
きないローカルメモリ３７ａおよび３７ｂ上にＣＰＵ３
５ａおよび３５ｂで実行されるタスクのプログラムコー
ドをそれぞれ配置しており、このため、それぞれのタス
クは、それを実行できるＣＰＵ３５ａおよび３５ｂが固
定的に決まっていた。
【０００４】図４は、２台のＣＰＵ３５ａおよび３５ｂ
におけるタスクスケジューリングの状態を例示する図で
ある。ＣＰＵ系３Ａでは、ＣＰＵ３５ａが現在タスクを
実行中（ラン（ＲＵＮ）状態）である。また、レディ
（ｒｅａｄｙ）キュー３８ａにはレディ状態のタスク管
理情報が多数キューイングされ、ウェイト（ｗａｉｔ）
キュー３９ａにはウェイト状態のタスク管理情報がキュ
ーイングされていない。一方、ＣＰＵ系３Ｂでは、ＣＰ
Ｕ３５ｂが実行可能なタスクがないためにホールト（Ｈ
ＡＬＴ）状態になっている。また、レディキュー３８ｂ
にはレディ状態のタスク管理情報がキューイングされて
おらず、ウェイトキュー３９ｂにはウェイト状態のタス
ク管理情報が多数キューイングされている。ＣＰＵ３５
ｂは、ＣＰＵ３５ａ側のローカルメモリ３７ａにあるタ
スクのプログラムコードを参照することができないた
め、ＣＰＵ３５ａ側でレディ状態にあるタスクを実行す
ることはできない。
におけるタスクスケジューリングの状態を例示する図で
ある。ＣＰＵ系３Ａでは、ＣＰＵ３５ａが現在タスクを
実行中（ラン（ＲＵＮ）状態）である。また、レディ
（ｒｅａｄｙ）キュー３８ａにはレディ状態のタスク管
理情報が多数キューイングされ、ウェイト（ｗａｉｔ）
キュー３９ａにはウェイト状態のタスク管理情報がキュ
ーイングされていない。一方、ＣＰＵ系３Ｂでは、ＣＰ
Ｕ３５ｂが実行可能なタスクがないためにホールト（Ｈ
ＡＬＴ）状態になっている。また、レディキュー３８ｂ
にはレディ状態のタスク管理情報がキューイングされて
おらず、ウェイトキュー３９ｂにはウェイト状態のタス
ク管理情報が多数キューイングされている。ＣＰＵ３５
ｂは、ＣＰＵ３５ａ側のローカルメモリ３７ａにあるタ
スクのプログラムコードを参照することができないた
め、ＣＰＵ３５ａ側でレディ状態にあるタスクを実行す
ることはできない。
【０００５】
【発明が解決しようとする課題】この従来のマルチＣＰ
Ｕシステムでは、互いに他のＣＰＵ３５ａおよび３５ｂ
からは参照できないローカルメモリ３７ａおよび３７ｂ
上にＣＰＵ３５ａおよび３５ｂで実行されるタスクのプ
ログラムコードをそれぞれ配置しているので、タスクの
配置状態や動作中の状態によっては一部のＣＰＵ３５ａ
および３５ｂのみに負荷がかかってアンバランスな状態
になり、マルチＣＰＵシステム内の各ＣＰＵ３５ａおよ
び３５ｂに対して公平に負荷がかからないという問題点
があった。
Ｕシステムでは、互いに他のＣＰＵ３５ａおよび３５ｂ
からは参照できないローカルメモリ３７ａおよび３７ｂ
上にＣＰＵ３５ａおよび３５ｂで実行されるタスクのプ
ログラムコードをそれぞれ配置しているので、タスクの
配置状態や動作中の状態によっては一部のＣＰＵ３５ａ
および３５ｂのみに負荷がかかってアンバランスな状態
になり、マルチＣＰＵシステム内の各ＣＰＵ３５ａおよ
び３５ｂに対して公平に負荷がかからないという問題点
があった。
【０００６】本発明の目的は、上述の点に鑑み、レディ
状態にあるタスクが共有バスに接続されているどのＣＰ
Ｕ上でも実行できるようにして、全体的なＣＰＵの利用
効率の向上と各ＣＰＵに対する負荷の平準化を図るよう
にしたマルチＣＰＵシステムの負荷平準化方式を提供す
ることにある。
状態にあるタスクが共有バスに接続されているどのＣＰ
Ｕ上でも実行できるようにして、全体的なＣＰＵの利用
効率の向上と各ＣＰＵに対する負荷の平準化を図るよう
にしたマルチＣＰＵシステムの負荷平準化方式を提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明によるマルチＣＰ
Ｕシステムの負荷平準化方式は、共有バス上に同じ種類
の複数のＣＰＵが接続されており、それぞれのＣＰＵに
おいてマルチタスクプログラムが動作しているマルチＣ
ＰＵシステムにおいて、前記共有バスに接続され複数の
ＣＰＵから同じアドレスでアクセス可能な共有メモリ
と、この共有メモリ上に配置され複数のＣＰＵが実行す
るタスクを複数のＣＰＵ間で共通に管理するマルチタス
クオペレーティングシステムと、前記共有バスに対する
アクセス回数を減らすために各ＣＰＵに備えられた高速
アクセス可能なキャッシュメモリとを有する。
Ｕシステムの負荷平準化方式は、共有バス上に同じ種類
の複数のＣＰＵが接続されており、それぞれのＣＰＵに
おいてマルチタスクプログラムが動作しているマルチＣ
ＰＵシステムにおいて、前記共有バスに接続され複数の
ＣＰＵから同じアドレスでアクセス可能な共有メモリ
と、この共有メモリ上に配置され複数のＣＰＵが実行す
るタスクを複数のＣＰＵ間で共通に管理するマルチタス
クオペレーティングシステムと、前記共有バスに対する
アクセス回数を減らすために各ＣＰＵに備えられた高速
アクセス可能なキャッシュメモリとを有する。
【０００８】
【作用】本発明のマルチＣＰＵシステムの負荷平準化方
式では、共有メモリが共有バスに接続され複数のＣＰＵ
から同じアドレスでアクセス可能で、マルチタスクオペ
レーティングシステムが共有メモリ上に配置され複数の
ＣＰＵが実行するタスクを複数のＣＰＵ間で共通に管理
し、高速アクセス可能なキャッシュメモリが共有バスに
対するアクセス回数を減らすために各ＣＰＵに備えられ
ている。
式では、共有メモリが共有バスに接続され複数のＣＰＵ
から同じアドレスでアクセス可能で、マルチタスクオペ
レーティングシステムが共有メモリ上に配置され複数の
ＣＰＵが実行するタスクを複数のＣＰＵ間で共通に管理
し、高速アクセス可能なキャッシュメモリが共有バスに
対するアクセス回数を減らすために各ＣＰＵに備えられ
ている。
【０００９】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【００１０】図１は、本発明の一実施例に係る負荷平準
化方式が適用されたマルチＣＰＵシステムの構成を示す
ブロック図である。このマルチＣＰＵシステムは、共有
バス１と、共有バス１に接続された共有メモリ２と、共
有バス１に接続されたリード／ライトバッファ３ａおよ
び３ｂと、リード／ライトバッファ３ａおよび３ｂにそ
れぞれ接続された同じ種類のＣＰＵ５ａおよび５ｂと、
ＣＰＵ５ａおよび５ｂにそれぞれ備えられたキャッシュ
メモリ４ａおよび４ｂと、ＣＰＵ５ａおよび５ｂにそれ
ぞれ接続されたクロックジェネレータ６ａおよび６ｂ
と、共有メモリ２上に配置されたマルチタスクオペレー
ティングシステム７とから構成されている。リード／ラ
イトバッファ３ａ，ＣＰＵ５ａ，キャッシュメモリ４ａ
およびクロックジェネレータ６ａはＣＰＵ系１Ａを構成
し、リード／ライトバッファ３ｂ，ＣＰＵ５ｂ，キャッ
シュメモリ４ｂおよびクロックジェネレータ６ｂはＣＰ
Ｕ系１Ｂを構成している。
化方式が適用されたマルチＣＰＵシステムの構成を示す
ブロック図である。このマルチＣＰＵシステムは、共有
バス１と、共有バス１に接続された共有メモリ２と、共
有バス１に接続されたリード／ライトバッファ３ａおよ
び３ｂと、リード／ライトバッファ３ａおよび３ｂにそ
れぞれ接続された同じ種類のＣＰＵ５ａおよび５ｂと、
ＣＰＵ５ａおよび５ｂにそれぞれ備えられたキャッシュ
メモリ４ａおよび４ｂと、ＣＰＵ５ａおよび５ｂにそれ
ぞれ接続されたクロックジェネレータ６ａおよび６ｂ
と、共有メモリ２上に配置されたマルチタスクオペレー
ティングシステム７とから構成されている。リード／ラ
イトバッファ３ａ，ＣＰＵ５ａ，キャッシュメモリ４ａ
およびクロックジェネレータ６ａはＣＰＵ系１Ａを構成
し、リード／ライトバッファ３ｂ，ＣＰＵ５ｂ，キャッ
シュメモリ４ｂおよびクロックジェネレータ６ｂはＣＰ
Ｕ系１Ｂを構成している。
【００１１】共有メモリ２は、２台のＣＰＵ５ａおよび
５ｂから同じアドレスでアクセスできるように共有バス
１に接続されている。共有メモリ２には、マルチタスク
オペレーティングシステム７のプログラムコード，タス
ク管理情報（レディキュー８およびウェイトキュー９
（両者とも図２参照）を含む），各タスクのプログラム
コードおよびタスク内で使用するデータの情報（ソフト
ウェア）が配置されている。
５ｂから同じアドレスでアクセスできるように共有バス
１に接続されている。共有メモリ２には、マルチタスク
オペレーティングシステム７のプログラムコード，タス
ク管理情報（レディキュー８およびウェイトキュー９
（両者とも図２参照）を含む），各タスクのプログラム
コードおよびタスク内で使用するデータの情報（ソフト
ウェア）が配置されている。
【００１２】キャッシュメモリ４ａおよび４ｂは、２台
のＣＰＵ５ａおよび５ｂ間のバス競合による性能の低下
を軽減するために、各ＣＰＵ５ａおよび５ｂに備えられ
ている。
のＣＰＵ５ａおよび５ｂ間のバス競合による性能の低下
を軽減するために、各ＣＰＵ５ａおよび５ｂに備えられ
ている。
【００１３】図２は、本実施例のマルチＣＰＵシステム
の負荷平準化方式によるタスクスケジューリングの状態
を例示する図である。図２中、符号８はレディキュー、
９はウェイトキューをそれぞれ示す。
の負荷平準化方式によるタスクスケジューリングの状態
を例示する図である。図２中、符号８はレディキュー、
９はウェイトキューをそれぞれ示す。
【００１４】次に、このように構成された本実施例のマ
ルチＣＰＵシステムの負荷平準化方式の動作について説
明する。
ルチＣＰＵシステムの負荷平準化方式の動作について説
明する。
【００１５】ＣＰＵ５ａは、マルチタスクオペレーティ
ングシステム７の管理下で、共有バス１，リード／ライ
トバッファ３ａおよびキャッシュメモリ４ａを介して共
有メモリ２上のタスクのプログラムコードを読み取りな
がらタスクを実行する。
ングシステム７の管理下で、共有バス１，リード／ライ
トバッファ３ａおよびキャッシュメモリ４ａを介して共
有メモリ２上のタスクのプログラムコードを読み取りな
がらタスクを実行する。
【００１６】ＣＰＵ５ａで実行中のタスクがなんらかの
要因でウェイト状態になると、マルチタスクオペレーテ
ィングシステム７は、そのタスクを共有メモリ２上にあ
るウェイトキュー９にキューイングする一方、共有メモ
リ２上にあるレディキュー８よりレディ状態にあるタス
クのうちの一番先頭にあるタスクをラン状態にした上で
ＣＰＵ５ａに割り当てて、ＣＰＵ５ａでのタスクの実行
を継続させる。
要因でウェイト状態になると、マルチタスクオペレーテ
ィングシステム７は、そのタスクを共有メモリ２上にあ
るウェイトキュー９にキューイングする一方、共有メモ
リ２上にあるレディキュー８よりレディ状態にあるタス
クのうちの一番先頭にあるタスクをラン状態にした上で
ＣＰＵ５ａに割り当てて、ＣＰＵ５ａでのタスクの実行
を継続させる。
【００１７】ＣＰＵ５ｂも、ＣＰＵ５ａと同様に、マル
チタスクオペレーティングシステム７の管理下で、共有
バス１，リード／ライトバッファ３ｂおよびキャッシュ
メモリ４ｂを介して共有メモリ２上のタスクのプログラ
ムコードを読み取りながらタスクを実行する。
チタスクオペレーティングシステム７の管理下で、共有
バス１，リード／ライトバッファ３ｂおよびキャッシュ
メモリ４ｂを介して共有メモリ２上のタスクのプログラ
ムコードを読み取りながらタスクを実行する。
【００１８】ＣＰＵ５ｂで実行中のタスクがなんらかの
要因でウェイト状態になると、マルチタスクオペレーテ
ィングシステム７は、そのタスクを共有メモリ２上にあ
るウェイトキュー９にキューイングする一方、共有メモ
リ２上にあるレディキュー８よりレディ状態にあるタス
クのうちの一番先頭にあるタスクをラン状態にした上で
ＣＰＵ５ｂに割り当てて、ＣＰＵ５ｂでのタスクの実行
を継続させる。
要因でウェイト状態になると、マルチタスクオペレーテ
ィングシステム７は、そのタスクを共有メモリ２上にあ
るウェイトキュー９にキューイングする一方、共有メモ
リ２上にあるレディキュー８よりレディ状態にあるタス
クのうちの一番先頭にあるタスクをラン状態にした上で
ＣＰＵ５ｂに割り当てて、ＣＰＵ５ｂでのタスクの実行
を継続させる。
【００１９】このように、各ＣＰＵ５ａおよび５ｂはど
のタスクでもレディ状態にあれば実行できるため、各Ｃ
ＰＵ５ａおよび５ｂに対する負荷が分散される。また、
レディ状態のタスクがなくならない限りＣＰＵ５ａおよ
び５ｂは動き続けるため、マルチＣＰＵシステム全体と
してのＣＰＵ５ａおよび５ｂの利用効率が向上するとと
もに、各ＣＰＵ５ａおよび５ｂに対してタスクが均等に
割り当てられるようになる。
のタスクでもレディ状態にあれば実行できるため、各Ｃ
ＰＵ５ａおよび５ｂに対する負荷が分散される。また、
レディ状態のタスクがなくならない限りＣＰＵ５ａおよ
び５ｂは動き続けるため、マルチＣＰＵシステム全体と
してのＣＰＵ５ａおよび５ｂの利用効率が向上するとと
もに、各ＣＰＵ５ａおよび５ｂに対してタスクが均等に
割り当てられるようになる。
【００２０】なお、上記実施例では、マルチＣＰＵシス
テムを構成するＣＰＵがＣＰＵ５ａおよび５ｂの２台の
場合を例にとって説明したが、ＣＰＵが３台以上であっ
ても本発明が同様に適用可能であることはいうまでもな
い。
テムを構成するＣＰＵがＣＰＵ５ａおよび５ｂの２台の
場合を例にとって説明したが、ＣＰＵが３台以上であっ
ても本発明が同様に適用可能であることはいうまでもな
い。
【００２１】
【発明の効果】以上説明したように本発明は、共有バス
に接続された共有メモリと、すべてのＣＰＵが実行する
タスクの管理を一元的に行うオペレーティングシステム
と、高速アクセス可能なキャッシュメモリとを設けたこ
とにより、レディ状態にあるタスクが存在する限り実行
可能なＣＰＵがそれを実行するので、ＣＰＵの利用効率
が増加して全体の性能が向上するとともに、各ＣＰＵに
対する負荷が平準化できるという効果がある。
に接続された共有メモリと、すべてのＣＰＵが実行する
タスクの管理を一元的に行うオペレーティングシステム
と、高速アクセス可能なキャッシュメモリとを設けたこ
とにより、レディ状態にあるタスクが存在する限り実行
可能なＣＰＵがそれを実行するので、ＣＰＵの利用効率
が増加して全体の性能が向上するとともに、各ＣＰＵに
対する負荷が平準化できるという効果がある。
【図１】本発明の一実施例に係る負荷平準化方式が適用
されたマルチＣＰＵシステムの構成を示すブロック図で
ある。
されたマルチＣＰＵシステムの構成を示すブロック図で
ある。
【図２】本実施例のマルチＣＰＵシステムの負荷平準化
方式によるタスクスケジューリングの状態を例示する図
である。
方式によるタスクスケジューリングの状態を例示する図
である。
【図３】従来のマルチＣＰＵシステムの構成を示すブロ
ック図である。
ック図である。
【図４】従来の技術によるタスクスケジューリング状態
を例示する図である。
を例示する図である。
１ 共有バス １Ａ，１Ｂ ＣＰＵ系 ２ 共有メモリ ３ａ，３ｂ リード／ライトバッファ ４ａ，４ｂ キャッシュメモリ ５ａ，５ｂ ＣＰＵ ６ａ，６ｂ クロックジュネレータ ７ マルチタスクオペレーティングシステム ８ レディキュー ９ ウェイトキュー
Claims (1)
- 【請求項１】 共有バス上に同じ種類の複数のＣＰＵが
接続されており、それぞれのＣＰＵにおいてマルチタス
クプログラムが動作しているマルチＣＰＵシステムにお
いて、 前記共有バスに接続され複数のＣＰＵから同じアドレス
でアクセス可能な共有メモリと、 この共有メモリ上に配置され複数のＣＰＵが実行するタ
スクを複数のＣＰＵ間で共通に管理するマルチタスクオ
ペレーティングシステムと、 前記共有バスに対するアクセス回数を減らすために各Ｃ
ＰＵに備えられた高速アクセス可能なキャッシュメモリ
とを有することを特徴とするマルチＣＰＵシステムの負
荷平準化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27848691A JPH0594318A (ja) | 1991-09-30 | 1991-09-30 | マルチｃｐｕシステムの負荷平準化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27848691A JPH0594318A (ja) | 1991-09-30 | 1991-09-30 | マルチｃｐｕシステムの負荷平準化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594318A true JPH0594318A (ja) | 1993-04-16 |
Family
ID=17598000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27848691A Pending JPH0594318A (ja) | 1991-09-30 | 1991-09-30 | マルチｃｐｕシステムの負荷平準化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594318A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0934729A (ja) * | 1995-07-15 | 1997-02-07 | Nec Corp | ディスパッチャ制御方式 |
| JP2011508349A (ja) * | 2007-12-27 | 2011-03-10 | プライアント テクノロジー インコーポレイテッド | プロセッサを内部メモリに接続するクロスバー・スイッチを含むフラッシュメモリ用ストレージコントローラ |
-
1991
- 1991-09-30 JP JP27848691A patent/JPH0594318A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0934729A (ja) * | 1995-07-15 | 1997-02-07 | Nec Corp | ディスパッチャ制御方式 |
| JP2011508349A (ja) * | 2007-12-27 | 2011-03-10 | プライアント テクノロジー インコーポレイテッド | プロセッサを内部メモリに接続するクロスバー・スイッチを含むフラッシュメモリ用ストレージコントローラ |
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