JPH1097481A

JPH1097481A - マイクロコンピュータ

Info

Publication number: JPH1097481A
Application number: JP8250718A
Authority: JP
Inventors: Haruyasu Okubo; 晴康大久保; Tetsuya Nakagawa; 哲也中川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-09-20
Filing date: 1996-09-20
Publication date: 1998-04-14

Abstract

(57)【要約】【課題】受信したシリアルデータに対するＣＰＵの処理
を低減する。【解決手段】レジスタ１０３には、受信データをそのフ
ォーマットに合わせて処理する割り込み処理又はフォー
マットに依らないで高速に処理する割り込み処理の内、
許可する割り込み処理を指定する許可情報をＣＰＵによ
り設定する。受信回路１０２で部分データが受信される
ごとに、複数のフォーマットのヘッダの有無をヘッダ検
出回路４０２−１等により検査し、ヘッダが検出される
と、ステータス管理回路４０８は、そのヘッダの識別情
報を保持する。割り込み要求回路４０４は、部分データ
が受信されるごとに、上記ヘッダ識別と上記割り込み許
可情報とに基づいて、複数の割り込み要求の一つを選択
的に発生し、割り込みコントローラ１１０を介して異な
る割り込み処理の起動をＣＰＵに求める。この動作を終
了コード検出回路４０３−１等により終了コードが検出
されるまで繰り返す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部回路との間で
ビットシリアルにデータを送受信するためのシリアルイ
ンタフェースコントローラを有するマイクロコンピュー
タに関する。

【０００２】

【従来の技術】従来のマイクロコンピュータでは、一般
的には、そこに設けられた代表的なシリアルインタフェ
ースコントローラは、シリアルデータをユーザによりあ
らかじめ指定された長さの複数の部分データに分けて受
信する。いずれか一つの部分データを受信するごとに、
割り込みコントローラにシリアルデータの受信を通知
し、割り込みコントローラはこの通知を受けるごとにＣ
ＰＵに割り込む。ＣＰＵはこの割り込みに応答してこの
ときに受信された部分データを取り込む。

【０００３】シリアルデータがデータ列の先頭および末
尾にそのシリアルデータのフォーマットに固有のヘッダ
と終了コードとを持つ場合でも、従来のシリアルインタ
フェースコントローラはこれらの特殊コード部分もそれ
以外の通常の部分データと同等に処理し、ＣＰＵ内の割
り込み処理プログラムにより、受信した部分データにこ
れらの特殊コード部分が含まれているか否かを判定し、
その後部分データを受信するごとに、受信済みのヘッダ
が属するフォーマットのシリアルデータに見合ったデー
タ処理をその受信された部分データに対して施す。

【０００４】図１０において、従来のマイクロコンピュ
ータ１００にはこの代表的なシリアルインタフェースコ
ントローラ１０１が設けられ、ＣＰＵは、シリアルデー
タを複数に分割して受けるときの単位データ長Ｌをコン
トロールレジスタ１０３にあらかじめ設定する。また、
ＣＰＵ１０９の制御プログラムは、このシリアルインタ
フェースコントローラ１０１からＣＰＵに割り込みする
ことを許すときには、コントロールレジスタ１０３内の
割り込み受付ビットを１にする。

【０００５】受信回路１０２は、外部装置（図示せず）
からフレーム信号１０７が入力されると受信を開始し、
線１２０を介して与えられる外部クロックに同期して、
線１０８を介して与えられるシリアルデータを順次受信
する。受信回路１０２は、コントロールレジスタ１０３
内の割り込み許可ビットが１である場合には、コントロ
ールレジスタ１０３が指定する部分データ長に等しい部
分データを受信するごとに、線１２６を介してステータ
スレジスタ１０４に受信完了ビットをセットし、さらに
後続の部分データの受信を続ける。

【０００６】割り込みコントローラ１１０は、このステ
ータスレジスタ１０４を線１１３を介して常時監視して
おり、このレジスタに受信完了ビットがセットされてい
ると、線１１０Ａを介してＣＰＵに割り込む。ＣＰＵ１
０９がこの割り込みを受け付けると、割り込みコントロ
ーラ１１０はベクタアドレス（割り込み処理プログラム
の先頭アドレスを格納したメモリ領域のアドレスのこ
と）をＣＰＵ１０９に送り、ＣＰＵ１０９は、割り込み
処理プログラムを起動する。なお、シリアルインタフェ
ースコントローラ１０１内に設けられた送信回路は簡単
化のために省略している。

【０００７】ＣＰＵ１０９は、このプログラムの中で、
受信回路１２１内のすでに受信された部分データを読み
出す命令を実行する。リード／ライト制御回路１１７
は、バス１０６上のこの命令に応答して、線１２１を介
して受信回路１０２に、すでに受信されたした部分デー
タの送出を指示し、受信回路１０２は、受信した部分デ
ータをバス１０６に送出する。ＣＰＵ１０９は、このバ
ス上の受信された部分データを取り込み、その種別を判
定する。すなわち、この部分データが一連のシリアルデ
ータのヘッダあるいは終了コードであるか否かあるいは
すでに受信したヘッダの後続の部分データであるかを判
定する。この部分データがシリアルデータのヘッダであ
るならば、そのヘッダの種別を判別する。

【０００８】こうして、受信した部分データがヘッダで
あるならば、そのヘッダの種別に対応するデータ受信フ
ラグを内部メモリ１１１に記憶する。もし、新たに受信
した部分データの受信に先立ってすでにヘッダが受信済
みであり、従って、このシリアルデータに対する受信フ
ラグがすでに記憶されているならば、このフラグが示す
ヘッダの種類に従ってその新たに受信した部分データを
処理する。このように、ＣＰＵは、受信割り込みを受信
するごとに、この割り込み処理プログラム内のフラグ情
報に従って、新たに受信された部分データの種別を判別
し、処理するようになっている。

【０００９】具体的には、図１１に示すように、割り込
み処理プログラムの処理は以下の通りである。一般に
は、Ｎ種類（Ｎは複数）のデータフォーマットの一つに
それぞれ対応するためにＮ個のデータ受信フラグを使用
する。各フラグは１ビットである。

【００１０】ＣＰＵが割り込み処理プログラムを開始す
ると、まずこれらのＮ個のデータ受信済みフラグを読み
出し、全てのフラグが０のままであるか否かを判定する
（３０３）。どのフラグも０のままである場合には、受
信した部分データがＮ種類のデータフォーマットに対し
て内部メモリ１１１に予め記憶されたＮ個のヘッダの何
れかと一致しているか否かを判定する（３０５）。受信
した部分データがいずれかのヘッダに一致すると判定さ
れた場合にはその一致するヘッダが属するデータフォー
マットに対応するデータ受信フラグをセットして（３０
７）、その受信割り込みに対する処理を終了する。

【００１１】ステップ３０５において、一致するヘッダ
が無いと判定された場合には、データフォーマットに依
存しない一般的なデータ処理を受信した部分データに対
して施し（３０９）、割り込み処理を終了する。

【００１２】ステップ３０３において、或るデータ受信
フラグがセットされていると判定された場合には、受信
した部分データがそのフラグが示す特定データフォーマ
ットの終了コードと一致しているか否かを判定し（３１
１）、一致していなければ、その受信した部分データは
ヘッダと終了コードの間の通常のデータであるので、そ
の部分データをいずれかの汎用レジスタにコピーし、そ
の特定のデータフォーマットにより決まる特定のデータ
処理をそのコピーされた部分データに施し（３１４）、
割り込み処理を終了する。

【００１３】ステップ３１１では、受信した部分データ
がその特定のフォーマットのデータの終了コードに一致
していれば、そのセットされたフラグをクリアして（３
１３）、割り込み処理を終了する。以上のごとくにして
受信した部分データに対して割り込み処理プログラムを
終了すると、ＣＰＵは、この割り込み発生時に中断した
プログラムの実行を再開する。なお、ヘッダの種別に対
応する上記データ受信フラグを、内部メモリ１１１に代
えて汎用レジスタに記憶させることも可能である。

【００１４】

【発明が解決しようとする課題】上記従来のマイクロコ
ンピュータでは、フレーム信号に同期してシリアルデー
タを取り込むごとに、そのデータの種類に依らないで割
り込みを発生し、割り込み処理プログラムによりその受
信した部分データの種別を認識し、その部分データの種
別に応じた処理をその部分データに施す。従って、従来
の割り込み処理プログラムは受信した部分データの判別
を実行する必要があるために、割り込み処理プログラム
の実行時間が大となるという問題がある。

【００１５】例えば、図１１のステップ３０３の実行に
は、以下の６命令が最低必要となる。即ち、Ｎ個のデー
タ受信フラグを保持するメモリ領域のアドレスを汎用レ
ジスタへ設定するためのデータ転送命令、それらのＮ個
のフラグを内部メモリ１１１からリードするデータ転送
命令、それらのフラグの少なくとも一つがセットされた
ことを意味するコードを汎用レジスタへ設定するための
データ転送命令、上記内部メモリ」１１１から読み出し
たＮ個のデータ受信フラグと上記コードの値か一致する
か否かを判定する比較命令、この判定の結果に依存して
上記Ｎ個のフラグのいずれかががセットされている時、
あるいはセットされていない時に次に実行する命令の位
置まで分岐するための分岐命令、上記比較命令による判
定の結果、一致が検出された場合にセットされるＣＰＵ
コア内のステータスレジスタのフラグビットのクリア命
令が必要となる。なお、汎用レジスタを上記Ｎ個のデー
タ受信フラグの格納領域として用いている場合には上記
最初のデータ転送命令は不要である。

【００１６】図１１のステップ３０５，３１１の各々の
実行にも、以下の６命令が最低必要となる。即ち、受信
データと比較すべきコードを内部メモリ１１１から読み
出し、汎用レジスタへ設定するためのデータ転送命令、
受信回路１０２内の受信データを保持するバッファレジ
スタ（図示せず）のアドレスを汎用レジスタへ設定する
ためのデータ転送命令、このバッファレジスタから汎用
レジスタへ受信データをリードするためのデータ転送命
令、これら２つの値を比較するための比較命令、コード
が一致しなかった時の分岐命令かコードが一致した時の
分岐命令、コードが一致した時セットされるＣＰＵコア
内のステータスレジスタのフラグビットのクリア命令が
最低限必要になる。

【００１７】このように、従来のマイクロコンピュータ
では、シリアルデータを複数の部分データに分けて順次
受信するときに、これらの部分データを受信するごと
に、その部分データを処理するのに時間が掛かり、より
高速なデータの受信を困難にする。

【００１８】本発明の目的は、受信したシリアルデータ
に対するＣＰＵの処理を低減できるマイクロコンピュー
タを提供することにある。

【００１９】本発明のさらに具体的な目的は、受信する
シリアルデータ群が多様なフォーマットを有する場合
に、これらのシリアルデータに対するＣＰＵの処理を低
減できるマイクロコンピュータを提供することにある。

【００２０】本発明のさらに具体的な目的は、受信する
シリアルデータに対していろいろの割り込み処理の一つ
を選択してそのシリアルデータに異なる処理を施すこと
ができるマイクロコンピュータを提供することにある。

【００２１】

【課題を解決するための手段】上記の目的を達成するた
め、本発明によるマイクロコンピュータは、受信回路に
よりすでに受信された部分データが所定のヘッダに一致
する部分を含むか否かを検出するヘッダ検出回路と、受
信回路によりすでに受信された部分データが該所定のヘ
ッダに一致する部分を含むと検出されたときに、その部
分データの後続の複数の部分データが受信回路により受
信されるごとに、ＣＰＵに割り込み、該所定のヘッダが
含まれるフォーマットに対応して定められた所定の割り
込み処理を該後続の部分データに対して実行することを
要求する割り込み回路とを有する。

【００２２】本発明によるマイクロコンピュータのより
望ましい態様は、それぞれ所定の複数のヘッダの一つに
対応して設けられた複数のヘッダ検出回路と、受信回路
により受信された部分データが該複数のヘッダ検出回路
の一つにより上記所定の複数のヘッダの一つに一致する
部分を含むと検出されたときには、その検出後に該受信
回路により後続の複数の部分データの各々が受信される
ごとに、ＣＰＵに割り込み、該一つのヘッダに対応して
あらかじめ定められた所定の割り込み処理を該後続の部
分データに対して実行することをＣＰＵに要求する割り
込み回路とを有する。

【００２３】本発明によるマイクロコンピュータの他の
態様は、受信回路から所定長の部分データが受信される
ごとに、その部分データが、上記複数の割り込み処理に
対応して定められた複数の割り込み条件を満たすか否か
を判別し、該部分データが該複数の割り込み条件のいず
れか一つを満たすときに、ＣＰＵに割り込み、該一つの
割り込み条件が対応する割り込み処理の実行を該ＣＰＵ
に要求する割り込み回路とを有する。

【００２４】

【発明の実施の形態】以下、本発明に係るマイクロコン
ピュータを図面に示したいくつかの実施の形態を参照し
てさらに詳細に説明する。なお、以下においては、同じ
参照番号は同じものもしくは類似のものを表わすものと
する。

【００２５】＜発明の実施の形態１＞図１で、マイクロ
コンピュータ１００は、ＣＰＵ１０９と、内部ランダム
アクセスメモリ（内部ＲＡＭ）１１１と、シリアルイン
タフェースコントローラ１０１と、割り込みコントロー
ラ１１０とを有し、外部ランダムアクセスメモリ（外部
ＲＡＭ）１１２にバス１０６を介して接続されている。
シリアルインタフェースコントローラ１０１には、外部
回路（図示せず）にシリアルデータを複数の部分データ
に分けて送信する送信回路１０５、その外部回路または
他の外部回路（図示せず）からシリアルデータを所定の
長さの部分データに分けて受信する受信回路１０２、Ｎ
個（但し、Ｎは複数）のヘッダ検出回路４０２−１から
４０２−Ｎ、複数の終了コード検出回路４０３−１から
４０３−Ｎ、ステータス管理回路４０８、割り込み要求
回路４０４が設けられる。コントロールレジスタ１０３
には、ＣＰＵ１０９により予め指定した、このシリアル
インタフェースコントローラ１０１の動作条件を保持す
る。リード／ライト制御回路１１７は、シリアルインタ
フェースコントローラ１０１内のレジスタの読み出しあ
るいは書き込みを要求する命令がＣＰＵ１０９から発行
されたときに、この命令が指定するレジスタに対して読
み出しあるいは書き込みを実行するための回路である。
図において、外部ＲＡＭ１１２以外の回路は、一つの共
通の集積回路上に形成されている。

【００２６】ヘッダ検出回路４０２−１から４０２−Ｎ
は、本実施の形態に特徴的な回路の一つで、受信回路１
０２により受信された部分データが、予め定められた複
数のフォーマットを有するシリアルデータに使用される
複数のヘッダのいずれか一つに一致するか否かを検出す
る。同様に、終了コード検出回路４０３−１から４０３
−Ｎも本実施の形態に特徴的な回路の一つで、その受信
された部分データがそれぞれのフォーマットに対応して
定められた複数の終了コードの一つに一致するか否かを
検出する。

【００２７】ステータス管理回路４０８も本実施の形態
での特徴的な回路の一つで、これらの検出回路の出力に
応答して、受信回路１０２で受信中のシリアルデータの
受信状況を管理する。具体的には、シリアルデータのヘ
ッダがすでに受信されたときには、そのヘッダを受信し
たことを示すフラグを保持するようになっている。さら
に、本実施の形態では、コントロールレジスタ１０３
は、動作条件として複数の割り込み発生条件を指定可能
に構成されている。

【００２８】割り込み要求回路４０４も本実施の形態に
特徴的な回路の一つで、シリアルデータの受信に関連し
て、予め定めた複数の割り込み要求を発生可能に構成さ
れている。割り込み要求回路４０４は、具体的には、上
記受信回路１０２により部分データが受信されるごと
に、コントロールレジスタ１０３内に設定された割り込
み発生条件と上記ステータス管理回路４０８内に保持さ
れた受信状況とに依存して、所定の複数の割り込み要求
の一つを選択的に発生し、線４０７から４０９の一つを
介して割り込みコントローラ１１０に送出する。

【００２９】割り込みコントローラ１１０は、この送出
された割り込み要求に応答して、ＣＰＵに割り込みを掛
けるとともに、送出された割り込み要求が要求する割り
込みを処理するための割り込み処理プログラムのアドレ
スをＣＰＵに通知し、そのプログラムの実行を要求す
る。ＣＰＵは、割り込み要求回路４０４により発生可能
な複数の割り込みに対応して、それぞれの割り込みを処
理するための複数の割り込み処理プログラムを実行可能
に構成されている。すなわち、ＣＰＵは、要求された割
り込み処理プログラムの中で、要求された割り込みに対
応した処理を実行する。

【００３０】この結果、割り込み処理プログラムの実行
中には、受信中のシリアルデータに関する受信状況の判
定を行う必要がなく、それだけ割り込み処理の内容が減
少され、ＣＰＵは従来より高速に割り込み処理を実行で
きる点が本実施の形態の特徴である。以下、その詳細を
さらに説明する。

【００３１】図２を参照するに、コントロールレジスタ
１０３には以下に例示する動作制御情報が予めＣＰＵに
よりセットされる。Ｌはシリアルデータを分割して受信
又は送信するときの部分データ長を示す。ＲＥＣＥＩＶ
Ｅは、受信のｅｎａｂｌｅ／ｄｉｓａｂｌｅを示す受信
許可フラグ、ＳＥＮＤは、送信のｅｎａｂｌｅ／ｄｉｓ
ａｂｌｅを示す送信許可フラグ、ＩＮＴは、送受信割り
込みを要求してもよいか否かを指示する送受信割り込み
許可フラグ、ＦＯＲＭＡＴは、フォーマット別の割り込
み処理を要求してよいか否かを指示するフォーマット別
割り込み許可フラグ、ＦＡＳＴは、メモリへの直接転送
用の割り込み処理を要求してよいか否かを指示するメモ
リ直接転送用の割り込み許可フラグである。

【００３２】図３を参照するに、受信回路１０２では、
コントロールレジスタ１０３内に、ＣＰＵが受信指示フ
ラグＲＥＣＥＩＶＥをセットしたときに、シフトクロッ
ク生起回路２０７およびバッファレジスタ書き込み制御
回路２０９が動作を開始する。シフトレジスタ２０１
は、送信されてきたシリアルデータ１０８を複数の部分
データに分けて取り込む回路で、例えば、１６ビットの
部分データを保持可能である。シリアルデータ１０８は
外部回路により規定された周波数のクロック信号１２０
に同期して送信されてくる。シフトクロック生起回路２
０７は、フレーム信号１０７を受信の開始タイミングと
して、この外部クロック１２０をシフトクロックＣＬＫ
１として線２０８を介してシフトレジスタ２０１に供給
する。

【００３３】カウンタ２０４は、このシフトクロックＣ
ＬＫ１に応答して、１ビット分のデータがシフトレジス
タ２０１に取り込まれる毎にカウントアップする。比較
器２０５は、コントロールレジスタ１０３から線１２７
Ａを介して与えられる部分データ長Ｌ（例えば、１６ビ
ットあるいは８ビット）とカウンタ２０４の値とを比較
し、両者が一致した時に部分データ受信信号１２６を生
起する。

【００３４】バッファレジスタ書き込み制御回路２０９
は、この部分データ受信信号１２６に応答して、書き込
み制御信号２１０を生起し、バッファレジスタ２０２
は、この制御信号２１０に応答してシフトレジスタ２０
１の内容を取り込む。さらにカウンタ２０４は比較器２
０５からの部分データ受信信号１２６に応答してリセッ
トされ、その後は、次の部分データのためのカウント動
作を再開する。

【００３５】シフトクロック生起回路２０７は、比較器
２０５からの部分データ受信信号１２６に応答して、セ
ット信号ＳＥＴを線１２７Ｂに出力する。この信号ＳＥ
Ｔは、後に詳述するヘッダ検出回路４０２−１から４０
２−Ｎおよび終了コード検出回路４０３−１から４０３
−Ｎが、比較器２０５からの部分データ受信信号１２６
に応答してヘッダおよび終了コードの検出を完了するタ
イミングより後のタイミングに有効となる信号であり、
後に説明する割り込み要求信号の出力タイミングを制御
するのに使用される。

【００３６】バッファレジスタ２０２の内容は、線１１
８を介してヘッダ検出回路４０２−１から４０２−Ｎお
よび終了コード検出回路４０３−１から４０３−Ｎに送
られる。さらに、この後に説明するようにＣＰＵにおい
て割り込み処理プログラムが実行されたときに、リード
／ライト制御回路１１７より線１２１Ａより与えられる
制御信号によりオンにされるゲート１１９およびバス１
０６を介してＣＰＵに転送される。

【００３７】本実施の形態では、シフトレジスタ２０１
の長さは、ＣＰＵが処理する１ワードの長さに等しくさ
れる。さらに、回路の簡単化のために、予め定められた
Ｎ個のフォーマットのいずれかを有するシリアルデータ
のヘッダの長さはこの１ワードより短いと仮定する。さ
らに、シリアルデータをヘッダの長さと等しい長さの複
数の部分データに分けて受信すると仮定する。すなわ
ち、コントロールレジスタ１０３には部分データ長Ｌと
して受信したいシリアルデータのヘッダの長さを設定す
る。さらに終了コードの長さもこのヘッダの長さに等し
いと仮定する。こうすることにより、受信回路１０２に
より、これらのＮ個のフォーマットのいずれかを有する
シリアルデータを受信するときには、ヘッダ、ヘッダと
終了コード以外の複数の部分データ、および終了コード
とが順次それぞれ一つの部分データとして受信される。

【００３８】送信回路１０５は、線１１４を介して外部
回路（図示せず）から与えられるフレーム信号に応答し
て、線１１５を介してその回路にデータを送信する回路
で、コントロールレジスタ１０３内に、ＣＰＵが送信指
示フラグＳＥＮＤをセットしたときに動作する。この回
路は、受信回路１０２と類似の回路により構成され、本
願発明とは直接は関係がないので、その詳細は省略す
る。

【００３９】図４を参照するに、ヘッダ検出回路４０２
−ｉ（ｉ＝１、、またはＮ）は互いに同じ構造を有し、
その中の検出コードレジスタ５０３にはシリアルデータ
の受信開始前にＣＰＵにより、それぞれ第ｉ番目のフォ
ーマットに含まれるヘッダが設定される。マスク回路５
１０はバッファレジスタ２０２内のデータの内、部分デ
ータ長Ｌに等しい先頭部分のビット列のみをレジスタ５
０３内のヘッダと比較するように、比較器５０２にビッ
ト単位のマスクパターンを供給する。バッファレジスタ
２０２内の受信された部分データは、コード比較同期回
路５０１を介して比較器５０２に送られる。比較器５０
２は、起動されると、受信された部分データと検出コー
ドレジスタ５０３内のヘッダとを、マスク回路５１０か
ら与えられるマスクパターンが示すビット列について比
較し、一致を検出した場合、一致信号４０５を出力す
る。

【００４０】図１の終了コード検出回路４０３−ｉ（ｉ
＝１、、またはＮ）の構造もそれぞれ第ｉ番目のフォー
マットに対応して使用され、それぞれヘッダ検出回路４
０２−ｉ（ｉ＝１、、またはＮ）と同じ構造を有する。
終了コード検出回路４０３−ｉは、検出コードレジスタ
５０３にはシリアルデータの受信開始前にＣＰＵによ
り、それぞれ第ｉ番目のフォーマットに含まれる終了コ
ードが設定され、比較器５０２の出力は線４０６−ｉに
供給される点で、ヘッダ検出回路４０２−ｉと異なる。

【００４１】図５を参照するに、ステータス管理回路４
０８は、ステータスレジスタ１０４、フラグ制御回路６
１４、ゲート６０５、６０６とからなる。ステータスレ
ジスタ１０４は、受信中のシリアルデータに関する、ヘ
ッダおよび終了コードの受信の有無およびヘッダを受信
したときにはその種別とを表す受信状態情報を保持する
レジスタで、具体的には、部分データの受信完了を示す
フラグＳ、ヘッダ検出回路４０２−１から４０２−Ｎに
対応して設けられ、それぞれ第ｉ番目のフォーマットに
含まれるヘッダが検出されたことを示すフラグＨ１から
ＨＮ、および終了コード検出回路４０３−１から４０３
−Ｎのいずれかにより終了コードが検出されたことを示
す終了コード検出フラグＥおよびその他のフラグとを保
持する。

【００４２】ゲート６０６は、このステータスレジスタ
１０４をＣＰＵにより読み出しあるいは書き込みのため
にアクセスするために使用される。ＯＲゲート６０５
は、全ての終了コード検出回路４０３−１から４０３−
Ｎの出力が入力され、いずれかの終了コード検出回路４
０３−ｉにより終了コードが検出されたときに、ＯＲゲ
ート６０５の出力はハイとなり、そのハイ出力はステー
タスレジスタ１０４に終了コード検出フラグＥを書き込
むために使用される。

【００４３】受信回路１０２により部分データが受信さ
れ、部分データ受信信号１２６がそこから出力される
と、ステータスレジスタ１０４は、部分データ受信フラ
グＳをオンにする。この部分データに対して、ヘッダ検
出回路４０２−１から４０２−Ｎの内のいずれかの回路
４０２−ｉがヘッダ検出信号４０５−ｉを出力したとき
に、ステータスレジスタ１０４は、その検出出力４０５
−ｉに応答してその検出回路４０５−ｉに対応するフラ
グＨｉをオンにする。

【００４４】もし、その部分データに対して終了コード
検出回路４０３−１から４０３−Ｎのいずれか一つの終
了コード検出回路４０３−ｉが終了コード検出信号４０
６−ｉを出力したとき、ステータスレジスタ１０４は、
ＯＲゲート６０５、線９０５を介して与えられるこの信
号に応答して、終了コード検出フラグＥをオンにする。
ステータスレジスタ１０４内のフラグＳ、Ｈ１からＨ
Ｎ、Ｅは、それぞれ線６１０、６１１−１から６１１−
Ｎ、６１２を介して割り込み要求回路４０４に供給され
る。フラグ制御回路６１４は、ステータスレジスタ１０
４に保持されたフラグＳ、Ｈ１からＨＮ、Ｅをオフにす
る回路で、その詳細は後に説明する。

【００４５】図６を参照するに、割り込み要求回路４０
４は、ステータスレジスタ１０４の内容とコントロール
レジスタ１０３の内容とに依存して、互いに異なる複数
の種類の割り込み要求の一つを生成可能なように構成さ
れている。本実施の形態では、フォーマット別処理用の
割り込み要求回路４０４Ａと、メモリ直接転送用の割り
込み要求回路４０４Ｂと、通常処理用の割り込み要求回
路４０４Ｃよりなる。

【００４６】フォーマット別割り込み要求回路４０４Ａ
は、ステータスレジスタ１０４内のヘッダ検出フラグＨ
１からＨＮに対応して設けられたＡＮＤゲート４４５−
１から４４５−Ｎと、それぞれのＡＮＤゲートの出力に
接続されたフリップフロップ４４６−１から４４６−Ｎ
とを有する。各ＡＮＤゲート４４５−ｉ（ｉ＝１、、ま
たはＮ）には、コントロールレジスタ１０３内の送受信
割り込み許可フラグＩＮＴ、フォーマット別割り込み許
可フラグＦＯＲＭＡＴ、ステータスレジスタ１０４内の
ヘッダ検出フラグＨ１からＨＮの内の対応する一つのフ
ラグＨｉと部分データ受信フラグＳが入力される。従っ
て、各ＡＮＤゲート４４５−ｉの出力は、送受信割り込
み許可フラグＩＮＴ、フォーマット別割り込み許可フラ
グＦＯＲＭＡＴがともにオンであり、さらに、部分デー
タが受信されたことにより部分データ受信フラグＳがオ
ンになり、さらに、そのときに対応するフラグＨｉがオ
ンになったときにハイとなる。

【００４７】フリップフロップ４４６−ｉは、このＡＮ
Ｄゲート４４５−ｉの出力をセット信号ＳＥＴに応答し
て取り込み、所定の期間保持するようになっている。こ
の信号ＳＥＴは、すでに述べたごとく、受信回路１０２
で生成される信号で、受信回路１０２で生成された部分
データ受信信号１２６に応答してヘッダ検出回路４０２
−１から４０２−Ｎおよび終了コード検出回路４０３−
１から４０３−Ｎが検出動作を完了したタイミングで有
効となる信号で、ステータスレジスタ１０４内にこの信
号の発生時点で保持されているフラグが割り込み信号の
生成に使用される。すなわち、ステータスレジスタ１０
４内の部分データ受信フラグＳがオンにされた時点で
は、上記検出回路の出力はまだ確定していない。したが
って、この信号ＳＥＴは、部分データ受信フラグＳのみ
に応答して割り込み要求が出力されるのを防ぐ。こうし
て、フリップフロップ４４６−ｉは、ＡＮＤゲート４４
５−ｉの出力を信号ＳＥＴに応答して取り込む。ＡＮＤ
ゲートの出力がハイの時には、フリップフロップ４４６
−ｉは、ｉ番目のフォーマット別割り込み要求ＩＮＴＨ
ＤＲｉを線４０８−ｉを介して割り込みコントローラ１
１０に供給する。

【００４８】対応するフラグＨｉは、この新たに受信さ
れた部分データあるいはそれに先行して受信された部分
データが、対応するヘッダ検出回路４０２−ｉが保持す
るヘッダに一致したときにオンにされる。従って、この
ｉ番目のフォーマット別割り込み要求ＩＮＴＨＤＲｉ
は、送受信割り込み許可フラグＩＮＴ、フォーマット別
割り込み許可フラグＦＯＲＭＡＴがともにオンである場
合に、ｉ番目のフォーマットを有するシリアルデータの
先頭に位置する、ヘッダを含む部分データが受信された
とき、および、そのシリアルデータの後続の部分データ
の各々が受信されたときに出力される。

【００４９】すなわち、受信回路１０２により、このシ
リアルデータの先頭の部分データが受信されたときに、
ステータスレジスタ１０４にフラグＨｉがセットされる
ので、このシリアルデータの後続の部分データが受信さ
れたときでも、この後続の部分データが、ｉ番目のフォ
ーマットを有するシリアルデータに属する部分データで
あることをフォーマット別割り込み要求回路４０４Ｂが
判断することができ、その結果、この後続の部分データ
に対してもｉ番目のシリアルデータに属する部分データ
を受信したことを表すフォーマット別割り込み要求ＩＮ
ＴＨＤＲｉを出力する。

【００５０】このシリアルデータの最終の部分コードが
受信され、それに伴い、終了コード検出フラグがオンに
されたときも同様である。フォーマット別割り込み要求
ＩＮＴＨＤＲｉは、後に説明するように、受信された部
分データが予め定められたＮ個のフォーマットのいずれ
かを有するシリアルデータに属する場合に、その受信さ
れた部分データをその特定のフォーマットに依存して処
理するのに使用される。

【００５１】メモリ直接転送用の割り込み要求回路４０
４Ｂは、ステータスレジスタ１０４内のヘッダ検出フラ
グＨ１からＨＮが入力されるＯＲゲート４４７と、ＡＮ
Ｄゲート４４８と、その出力に接続されたフリップフロ
ップ４４９とを有する。

【００５２】ＡＮＤゲート４４８には、コントロールレ
ジスタ１０３内の送受信割り込み許可フラグＩＮＴ、メ
モリ直接転送用の割り込み許可フラグＦＡＳＴ、ステー
タスレジスタ１０４内の部分データ受信フラグＳとＯＲ
ゲート４４７の出力が入力される。従って、ＡＮＤゲー
ト４４８の出力は、送受信割り込み許可フラグＩＮＴ、
メモリ直接転送用の割り込み許可フラグＦＡＳＴがとも
にオンである場合に、部分データが受信されたことによ
り受信フラグＳがセットされ、さらに、いずれかのヘッ
ダ検出回路４０２−ｉにより受信した部分データがヘッ
ダであると検出されたときにハイとなる。

【００５３】フリップフロップ４４９は、フリップフロ
ップ４４６−１から４４６−Ｎと同じように動作するも
ので、ＡＮＤゲート４４８の出力がハイであるときに、
信号ＳＥＴに応答してメモリ直接転送用の割り込み要求
ＩＮＴＦＤを線４０９を介して割り込みコントローラ１
１０に供給する。このメモリ直接転送用の割り込み要求
ＩＮＴＦＤは、後に説明するように、受信された部分デ
ータが予め定められたＮ個のフォーマットのいずれかを
有するシリアルデータに属する場合に、受信された部分
データを一度CPUに読み込んだ後、ＣＰＵで処理しない
でメモリ（内部RAM（１１１）または外部RAM（１１
２））に転送し、それにより受信動作を高速にしたいと
きに使用される。受信データはＣＰＵを経由してメモリ
に転送されるが、ＣＰＵでは処理されない。したがっ
て、受信データは、あたかも直接メモリに転送されるか
のように受信後すぐにメモリに転送されるので、本実施
の形態では、この割り込み処理での転送動作を直接転送
と呼ぶ。

【００５４】通常処理用の割り込み要求回路４０４Ａ
は、ヘッダ検出フラグＨ１からＨＮが入力されるＯＲゲ
ート４４２と、ＡＮＤゲート４４３と、その出力に接続
されたフリップフロップ４４４とを有する。

【００５５】ＡＮＤゲート４４３には、コントロールレ
ジスタ１０３内の送受信割り込み許可フラグＩＮＴと、
ＯＲゲート４４２の出力の反転信号と、ステータスレジ
スタ１０４内の部分データ受信フラグＳとが入力され
る。従って、ＡＮＤゲート４４３の出力は、送受信割り
込み許可フラグＩＮＴがオンである場合において、部分
データが受信されたことにより、部分データ受信フラグ
Ｓがオンになったが、ヘッダ検出回路４０２−１−Ｎの
いずれによっても、ヘッダがまだ検出されていないとき
にハイとなる。すなわち、前述した予め定められたＮ個
のフォーマットを有するシリアルデータ以外のシリアル
データに属する部分データを受信回路１０２が受信した
ときにハイとなる。

【００５６】フリップフロップ４４４は、フリップフロ
ップ４４６−１から４４６−Ｎ、４４９と同じように動
作するもので、ＡＮＤゲート４４３の出力がハイである
ときに、信号ＳＥＴに応答して通常処理用の割り込み要
求ＩＮＴＲＣＶを線４０７を介して割り込みコントロー
ラ１１０に供給する。この通常処理用の割り込み要求Ｉ
ＮＲＣＶは、後に説明するように、受信された部分デー
タが予め定められたＮ個のフォーマット以外のフォーマ
ットを有するシリアルデータに属するかあるいは特定の
フォーマットを有しないシリアルデータに属するとき
に、その部分データを従来と同じ割り込み処理で処理す
るのに使用される。

【００５７】図１に戻り、ＣＰＵは、割り込み要求回路
４０４が発生可能な複数の割り込みの各々に対して異な
る割り込み処理プログラムを実行可能なようにプログラ
ムされている。割り込みコントローラ１１０は、それら
の割り込み処理プログラムの内、割り込み要求回路４０
４が現に発生した一つの割り込み要求に対して定められ
た割り込み処理プログラムの実行をＣＰＵに要求するよ
うに構成されている。

【００５８】すなわち、割り込みコントローラ１１０
は、ステータス管理回路４０８内のステータスレジスタ
１０４内の部分データ受信フラグＳを線６１０を介して
常時監視する。もしこのフラグＳがオフ状態からオン状
態に変化したことを検出すると、ＣＰＵに線１１０Ａを
介して割り込み、さらに、割り込み要求回路４０４によ
り、線４０７から４０９のいずれに割り込み要求が出力
されているかを検出する。ＣＰＵは、その割り込みを受
け付けると、その割り込みを受け付けたとの通知を線１
１０Ａを介して割り込みコントローラ１１０に通知す
る。

【００５９】割り込みコントローラ１１０は、その通知
を受けると、割り込み要求回路４０４から受信した特定
の割り込み要求に対して定めた割り込み処理プログラム
のアドレスをバス１０６を介してＣＰＵに送付する。Ｃ
ＰＵは、実行中のプログラムを中断し、そのアドレスで
指定される割り込み処理プログラムを実行する。後に説
明するように、ＣＰＵは、その割り込み処理が終了する
と、部分データ受信フラグＳをオフにするようになって
いる。ＣＰＵにおける割り込み処理プログラムの実行と
並行して受信回路１０２は次の部分データを受信する。
その結果、上記部分データ受信フラグＳが再度セットさ
れると以上と同じ動作が繰り返される。

【００６０】図７（ａ）（ｂ）（ｃ）を参照するに、本
実施の形態では、具体的には、ＣＰＵは、割り込み要求
回路４０４が出力したフォーマット別割り込み要求を処
理するための割り込み処理プログラム７０１と、割り込
み要求回路４０４が出力したメモリ直接転送用の割り込
み要求を処理するための割り込み処理プログラム７０２
と、割り込み要求回路４０４が出力した通常処理用の割
り込み要求を処理するための割り込み処理プログラム７
０３とを実行するようにプログラムされている。

【００６１】フォーマット別割り込み処理プログラム７
０１は、使用するＮ個のフォーマットの各々に対応して
設けられているが、図では、その一つのフォーマットに
対応するフォーマット別割り込み処理プログラム７０１
を例示する。他のフォーマット別割り込み処理プログラ
ムは、図示したプログラム７０１のステップ７２１にお
いて、それぞれに対応するフォーマット固有の処理を行
う点でのみ異なる。

【００６２】フォーマット別割り込み処理プログラム７
０１はフォーマット別割り込み要求ＩＮＴＨＤＲｉが割
り込み要求回路４０４から出力されたときに起動され
る。このプログラムが起動されると、ＣＰＵは、バッフ
ァレジスタ２０２内の受信された部分データを読み込む
（ステップ７１１）。すなわち、ＣＰＵはバッファレジ
スタ２０２（図３）内のデータをＣＰＵ内の汎用レジス
タの一つ（図示せず）に読み出す命令を実行する。リー
ド／ライト制御回路１１７は、この命令に応答して、ゲ
ート１１９（図３）を線１２１Ａを介してオンすること
により、バッファレジスタ２０２（図３）内のデータを
バス１０６に読み出し、ＣＰＵがこのデータをいずれか
の汎用レジスタに取り込む。ＣＰＵは、その汎用レジス
タに取り込まれたデータに対して、フォーマット別割り
込み処理プログラム７０１に対応するフォーマット固有
のデータ処理を施す（ステップ７１２）。

【００６３】次に、ＣＰＵはステータスレジスタ１０４
のデータを読み出す命令を発行し、リード／ライト制御
回路１１７はこの命令に応答して、線１２１Ｂを介して
ゲート６０６（図５）をオンにし、このレジスタ内のデ
ータをバス１０６に読み出す（ステップ７１３）。さら
に、ＣＰＵはこのデータを取り込み、そのデータ内の受
信フラグＳを０に書き換え、さらに書き換えた後のデー
タをステータスレジスタ１０４に書き込む命令を実行す
る。リード／ライト制御回路１１７がゲート６０６を制
御してこのデータをステータスレジスタ１０４に書き込
む（ステップ７１４）。

【００６４】以上の動作は、受信回路１０２により、第
ｉ番目のフォーマットを有するシリアルデータの先頭の
部分データが受信回路１０２により受信された後に実行
される。さらに、次の部分データの受信と並行して行わ
れる。さらに、以上の動作は、第ｉ番目のフォーマット
を有するシリアルデータの各部分データが受信されるご
とに繰り返される。このシリアルデータの最終の部分デ
ータが受信回路１０２により受信され、それによりいず
れかの終了コード検出回路４０３−ｉが終了コードを検
出し、ステータスレジスタ１０２内の終了フラグＥがオ
ンにされたときも同様である。

【００６５】但し、この終了コード検出フラグＥがオン
にされた後は、ステータス管理回路４０４内のフラグ制
御回路６１４が、ステータスレジスタ１０４のフラグ
Ｓ、Ｈ１からＨＮ、Ｅを次のようにしてオフにする。す
なわち、フラグＥを、線６１２を介してインバータ６４
０に供給し、その出力を所定の第１のクロックで取り込
むフリップフロップ６４２に供給し、その出力を、所定
の第２のクロックに同期して取り込む第２のフリップフ
ロップ６４４に供給する。こうして、この第２のフリッ
プフロップ６４４の出力６１７は、線６１２上の信号に
対して１サイクルだけ遅れた信号となる。信号６１７と
信号６１２をＡＮＤゲート６３２に入力することによ
り、ＡＮＤゲート６３２は、信号６１２の立ち上がりエ
ッジでリセットするパルスを供給する。このパルスは、
線６１５を介してステータスレジスタ１０２の上記一群
のフラグをオフにする。こうしてステータスレジスタ１
０２内の一群のフラグがオフにされる。

【００６６】メモリ直接転送用の割り込み処理プログラ
ム７０２はメモリ直接転送用の割り込み要求ＩＮＴＦＤ
Ｔが割り込み要求回路４０４から出力されたときに起動
される。このプログラムが起動されると、ＣＰＵはバッ
ファレジスタ２０２内の受信した部分データをCPU内部
の汎用レジスタに読み込み（ステップ７２１）、転送先
アドレスを計算するする（ステップ７２２）。実際に
は、最初に受信された部分データに対してこのメモリ直
接転送用の割り込み処理プログラム７０２を実行したと
きには、この計算ステップでは予め指定された転送先の
メモリアドレスをそのまま一つの汎用レジスタに格納す
る。その後に受信された部分データに対してこの割り込
み処理プログラム７０２を実行するときには、この計算
ステップではその都度その汎用レジスタ内の転送先アド
レスを部分データ長の長さ分だけインクリメントする。
その後、 CPUは、ステップ７２１でCPUに読み込まれた
受信された部分データをメモリ１１１または１１２内の
この計算された転送先アドレスに転送する命令を実行す
る（ステップ７２３）。この命令によりバッファレジス
タ２０２が読み出される時に生成されるリード信号１２
１AとＩＮＴＦＤＴ（１２７E）を入力とし、信号６１６
を出力とするANDゲート６３０がフラグSのリセットを行
う。従って、この割り込み処理を実行した場合、他の割
り込み処理を実行した場合と異なり、ステータスレジス
タ１０４内の部分データ受信フラグSの消去がハードウ
ェア的に実行され、ステータスレジスタ１０４の読み出
しや書き込みの命令を実行する必要が無くなるるので、
データの受信を高速化できる。

【００６７】次に、通常処理用の割り込み処理プログラ
ム７０３は、通常処理用の割り込み要求INTRCVが割り込
み処理回路404Cから出力されたときに起動される。ＣＰ
Ｕは、この割り込み要求ＩＮＴＲＣＶ（４０７）が受理
された場合（７０１）、バッファレジスタ２０２内の受
信された部分データをＣＰＵ１０９内部の汎用レジスタ
にコピーし、通信フォーマットに依存しない予め定めら
れたデータ処理を行う（７０２）。次に、ＣＰＵは、ス
テータスレジスタ１０４を読み込み（７０３）、読み込
まれたデータ内の受信フラグＳを０に書き換え、さらに
書き換えた後のデータをステータスレジスタ１０４に書
き込む命令を実行する（ステップ７０４）。この割り込
み要求要因ＩＮＴＲＣＶ（４０７）をハードウェアで用
意するのは、特定のフォーマットを有さないシリアルデ
ータに対しても、部分データを受信する毎にその部分デ
ータを処理可能とするためである。

【００６８】以上の例外処理が終了するとＣＰＵ１０９
の処理は例外処理受付時に退避したプログラムカウンタ
が指すアドレスに格納されている命令に移行する。

【００６９】このように、本実施の形態では、受信デー
タ中のヘッダと終了コードとをハードウェアで検出し、
検出結果に依存して異なる割り込み処理を起動するの
で、従来のように、同一の割り込み処理の中で受信デー
タ中のヘッダと終了コードとを検出し、検出結果に依存
して異なるの処理ルーチンに分岐するよりもＣＰＵ処理
は低減され、ＣＰＵは受信データをそれだけ高速に処理
することができる。

【００７０】さらに、本実施の形態は、多様なフォーマ
ットを持つシリアルデータを高速に処理するるだけでな
く、同じシリアルデータに対して異なる割り込み処理を
選択して実行可能にしている。すなわち、割り込み要求
回路４０４は、受信回路により部分データを受信するご
とに、その武運データが予め定められた複数の割り込み
発生条件のいずれを満たすかを判定し、その受信データ
がいずれの条件を満たすかに応じて異なる割り込み要求
を発生していることになる。さらに、割り込みコントロ
ーラ１１０はそれらの異なる割り込み要求に応じて、異
なる割り込み処理をその受信した部分データに施すよう
にＣＰＵに要求していることになる。この結果、本実施
の形態では、複数の割り込み処理の一つを選んで同一の
受信データに対して実行可能にしている。ヘッダ検出回
路４０２−１から４０２ーＮ、終了コード検出回路４０
３−１から４０３−Ｎ、ステータス管理回路４０８は、
割り込み要求回路４０４が行うこれらの割り込み条件に
関する判定に使用する情報を与えていることになる。こ
の際、コントロールレジスタ１０３は、これらの異なる
割り込みのいずれを起動することを許可するかの、ＣＰ
Ｕが指定した許可情報を与えていることになる。従っ
て、本実施の形態は、多様なフォーマットを持つシリア
ルデータを高速に処理するるだけでなく、同じシリアル
データに対して異なる割り込み処理を選択して実行可能
にしている。

【００７１】また、直接転送用の割り込み処理を実行し
た場合には、ステータスレジスタの読み込みとリセット
を割り込み処理ではなくハードウエアで行うのでデータ
受信動作を高速に行うのに適している。

【００７２】＜発明の実施の形態２＞図８，９に示すマ
イクロコンピュータでは、上記実施の形態１のマイクロ
コンピュータに含まれた終了コード検出回路４０３の代
わりにシリアルデータ終了判定回路８０２を用いる。そ
の他、実施の形態１と異なる点を以下に列挙する。図８
で８０１はヘッダの後にデータの転送語長、その後にデ
ータが続くという構成をとるデータストリーム、８０３
はＤＭＡＣ（ＤｉｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓ
ｓｓＣｏｎｔｒｏｌｌｅｒ）、８０４はＤＭＡＣ８０
３に対するＤＭＡ転送要求信号である。また、図９で９
０１は受信したデータの語長をカウントするためのカウ
ンタ、９０２はカウンタ９０１がカウントし始めるタイ
ミングを規定する信号を生起するためのカウンタ制御回
路、９０３はデータストリーム中から転送語長を読み取
り、その値を格納するための転送語長ストアレジスタ、
９０４はカウント開始信号、９０５はレジスタ９０１，
９０３を比較するための比較器、９０６はデータストリ
ーム終了信号で、先の実施の形態１における終了コード
検出信号４０６の代わりに使用する。９０７は転送語長
リード信号生起回路、９０８は転送語長リード信号生起
回路９０７から生起されるバッファレジスタのリード信
号、９１５はＤＭＡ転送要求信号生起回路である。

【００７３】本実施の形態のマイクロコンピュータは、
データ転送フォーマット中からヘッダを検出し、これを
DMA転送の開始信号とし、データ転送フォーマットの終
了時まで、部分データ受信の都度、シリアルインターフ
ェースコントローラからDMA転送要求信号を出力するこ
とを特徴とする。

【００７４】本実施の形態のマイクロコンピュータの構
成では４０２，８０２の構成要素により、１種類のデー
タ転送フォーマットのヘッダコード及び転送終了タイミ
ングの検出が可能となる。実施の形態１と同様Ｎ種類の
データフォーマット対応とする拡張は容易である。デー
タフォーマットは、ヘッダ、転送語長が同じ長さで、本
実施例では１語長であるとする。コード設定レジスタ５
０３、マスクビット設定レジスタ５０５、検出コード長
設定レジスタ５０４に検出すべきヘッダに関するデータ
を設定後、このコードに一致する受信データを検出する
と、ヘッダ一致信号４０５が生起される。ヘッダ一致信
号４０５が生起された後の、次のデータ受信信号１２６
を転送語長ストアレジスタ９０３へのライトタイミング
として、転送語長をデータストリーム８０１中から読み
取り、レジスタ９０３に格納する。その後、データ受信
信号１２６が生起される回数をカウンタ９０１によりカ
ウントし、データストリーム８０１の受信終了判定を行
う。即ち、レジスタ９０１とレジスタ９０３の内容が比
較器９０５にて比較され、一致した場合データストリー
ム９０１の終了検出信号９０６を生起する。一方、ＤＭ
Ａ転送要求信号生起回路９１５は、ヘッダ検出信号４０
５、シリアルデータ受信信号１２６、データストリーム
終了信号９０６、バッファレジスタの転送語長リード信
号９０８を入力とし、ＤＭＡ転送要求信号８０４を生起
する。即ち、ヘッダ検出信号４０５を受信してからデー
タストリーム終了信号９０６を検出するまでの間、シリ
アルデータ受信信号１２６を検出する度にＤＭＡ転送要
求信号８０４を生起する。ＤＭＡＣ８０３はこれを受
け、受信データのＤＭＡ転送を行う。 DMA転送の転送ビ
ットサイズはDMAC内のコントロールレジスタ（図示せ
ず）により設定する。従って、例えば、８ビット、１６
ビットといった単位でデータ転送を行うことができる。

【００７５】＜変形例＞（１）上記実施の形態１においては、使用するフォーマ
ットの数Ｎは複数とし、ヘッダ検出回路、終了コード検
出回路の数もＮ個としたが、上記実施の形態１の技術は
Ｎが１の時にも適用可能である。

【００７６】（２）上記実施の形態２では、転送語長
によりデータストリームの終了を検出したが、実施の形
態１で使用した終了コード検出回路などにより終了コー
ドを検出することによりデータストリームの終了を検出
してもよい。

【００７７】（３）実施の形態１において、実施の形
態２で採用した、転送語長によりデータストリームの終
了を検出する方法を採用してもよい。

【００７８】

【発明の効果】本発明によれば、受信したシリアルデー
タに対するＣＰＵの処理を低減できるマイクロコンピュ
ータが得られる。

【００７９】さらに、本発明の具体的な態様では、受信
するシリアルデータ群が多様なフォーマットを有する場
合に、これらのシリアルデータに対するＣＰＵの処理を
低減できるマイクロコンピュータが得られる。

【００８０】さらに、本発明の他の態様に依れば、受信
するシリアルデータに対していろいろの割り込み処理の
一つを選択してそのシリアルデータに異なる処理を施す
ことができるマイクロコンピュータが得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるマイクロコン
ピュータの概略構成図。

【図２】図１の装置に使用するコントロールレジスタの
内容を示す図。

【図３】図１の装置に使用する受信回路の概略構成図。

【図４】図１の装置に使用するヘッダ検出回路の概略構
成図。

【図５】図１の装置に使用するステータス管理回路の概
略構成図。

【図６】図１の装置に使用する割り込み要求回路の概略
構成図。

【図７】（ａ）図１の装置で実行されるフォーマット別
処理用割り込みプログラムの流れ図。（ｂ）図１の装置で実行される高速処理用割り込みプロ
グラムの流れ図。（ｃ）図１の装置で実行される通常処理用割り込みプロ
グラムの流れ図。

【図８】本発明の第２の実施の形態によるマイクロコン
ピュータの概略構成図。

【図９】図８の装置に使用するシリアルデータ終了判定
回路の概略構成図。

【図１０】従来のシリアルインターフェイスコントロー
ラを有するマイクロコンピュータの概略構成図。

【図１１】図１の従来のマイクロコンピュータでのデー
タ受信割り込み処理プログラムの流れ図。

【符号の説明】

Ｌ…部分データ長、ＲＥＣＥＩＶＥ…受信許可フラグ、
ＳＥＮＤ…受信許可フラグ、ＩＮＴ…割り込み許可フラ
グ、ＦＯＲＭＡＴ…フォーマット別処理用割り込み許可
フラグ、ＦＡＳＴ…高速処理用割り込み許可フラグ。

Claims

【特許請求の範囲】

【請求項１】ＣＰＵと、外部回路から入力されるシリアルデータを順次受信する
受信回路と、該受信回路によりすでに受信された部分データが所定の
ヘッダに一致する部分を含むか否かを検出するヘッダ検
出回路と、該受信回路によりすでに受信された部分データが該所定
のヘッダに一致する部分を含むと検出されたときには、
その検出後にその部分データの後続の複数の部分データ
が該受信回路により受信されるごとに、該ＣＰＵに割り
込み、該所定のヘッダに対応して定められた所定の割り
込み処理を該後続の部分データに対して実行することを
要求する割り込みを該ＣＰＵに供給する割り込み回路と
を有するマイクロコンピュータ。
【請求項２】該ヘッダ検出回路は、該受信回路により所
定の長さの部分データが受信されるごとに、その受信さ
れた所定の長さの部分データが該所定のヘッダに一致す
る部分を含むか否かを検出するヘッダ検出回路からな
り、該割り込み回路は、該所定の長さの該後続の部分データの各々が受信される
ごとに、該所定のヘッダに対応して定められた所定の割
り込み要求を出力する割り込み要求回路と、上記所定の割り込み要求に応答して、該ＣＰＵに割り込
み、該所定のヘッダが含まれるフォーマットを有するシ
リアルデータを処理するための割り込み処理の実行を該
ＣＰＵに要求する割り込みコントローラとを有する請求
項１記載のマイクロコンピュータ。
【請求項３】上記ヘッダ検出回路は、該所定のヘッダを保持するレジスタと、該レジスタ内の該所定のヘッダと該受信回路から受信さ
れた該所定長の部分データとの間の一致を検出する比較
器と、上記ＣＰＵから指定される情報に基づき、上記比較器に
より比較されるビット列を指定するマスクパターンを生
成し、該比較器に供給する回路を有する請求項２記載の
マイクロコンピュータ。
【請求項４】該ヘッダ検出回路は、それぞれ所定の複数
のヘッダの一つに対応して設けられた複数のヘッダ検出
回路を有し、各ヘッダ検出回路は、該受信回路により受信された部分
データが、そのヘッダ検出回路が対応する一つのヘッダ
に一致する部分を含むか否かを検出する回路からなり、該割り込み回路は、該受信回路により受信された部分デ
ータが該複数のヘッダ検出回路の一つにより上記所定の
複数のヘッダの一つに一致する部分を含むと検出された
ときには、その検出後に該受信回路により後続の複数の
部分データの各々が受信されるごとに、該ＣＰＵに割り
込み、該一つのヘッダに対応してあらかじめ定められた
所定の割り込み処理を該後続の部分データに対して実行
することを該ＣＰＵに要求する割り込み回路を有する請
求項１記載のマイクロコンピュータ。
【請求項５】上記ＣＰＵは、該複数のヘッダの一つにそ
れぞれ対応して設けられ、その対応するヘッダが含まれ
るフォーマットを有するシリアルデータを処理するため
の複数の割り込み処理を実行可能であり、各ヘッダ検出回路は、該受信回路により所定の長さの部
分データが受信されるごとに、その受信された所定の長
さの部分データが対応するヘッダに一致する部分を含む
か否かを検出するヘッダ検出回路からなり、該割り込み回路は、該受信回路により受信された部分データが該複数のヘッ
ダ検出回路の一つにより上記所定の複数のヘッダの一つ
に一致する部分を含むと検出されたときには、その検出
後に該受信回路により該所定の長さの該後続の部分デー
タが受信されるごとに、該複数のヘッダ検出回路に対応
して設けられた複数の信号線の内、上記一つのヘッダ検
出回路に対応する一つの信号線に割り込み要求を出力す
る割り込み要求回路と、上記一つの信号線から供給される上記割り込み要求に応
答して、該ＣＰＵに割り込み、該複数のヘッダの一つに
それぞれ対応して設けられ、その対応するヘッダが含ま
れるフォーマットを有するシリアルデータを処理するた
めの複数の割り込み処理の内、上記一つのヘッダに対応
する一つの割り込み処理の実行を該ＣＰＵに要求する割
り込みコントローラとを有する請求項４記載のマイクロ
コンピュータ。
【請求項６】該割り込み回路は、該受信回路により受信された部分データが該複数のヘッ
ダ検出回路の一つにより上記所定の複数のヘッダの一つ
に一致する部分を含むと検出されたときに、該一つのヘ
ッダを識別可能なヘッダ識別情報を記憶するレジスタ
と、該受信回路によりその後、後続の部分データが受信され
るごとに、該レジスタに記憶された該ヘッダ識別情報に
依存して、該所定の割り込み処理を該後続の部分データ
に対して実行することを該ＣＰＵに要求する割り込み回
路とを有する請求項４記載マイクロコンピュータ。
【請求項７】ＣＰＵと、外部回路から入力されるシリア
ルデータを順次受信する受信回路と、該受信回路から所定長の部分データが受信されるごと
に、その部分データが、該ＣＰＵが実行可能な複数の割
り込み処理に対応して定められた複数の割り込み条件を
満たすか否かを判別し、該部分データが該複数の割り込
み条件のいずれか一つを満たすとき、該ＣＰＵに割り込
み、該一つの割り込み条件が対応する割り込み処理の実
行を該ＣＰＵに要求する割り込み回路とを有するマイク
ロプロセッサ。
【請求項８】該割り込み回路は、該複数の割り込み条件の一つに対応して設けられ複数の
割り込み要求回路であって、各々は、該受信回路から部
分データが受信されるごとに、その部分データがその割
り込み要求回路に対応する一つの割り込み条件を満たす
か否かを判定し、その部分データがその割り込み条件を
満たすとき、割り込み要求を出力するものと、該複数の割り込み要求回路のいずれか一つから割り込み
要求が出力されたときに、上記複数の割り込み処理の
内、その一つの割り込み要求に対応する一つの割り込み
処理を上記受信された部分データに実行することを該Ｃ
ＰＵに要求する割り込みコントローラとを有する請求項
７記載のマイクロコンピュータ。
【請求項９】該複数の割り込み処理の内、実行を許可す
る少なくとも一つの割り込み処理を指定する、該ＣＰＵ
より供給される許可情報を保持するレジスタを有し、該割り込み回路は、該受信回路から所定長の部分データが受信されるごと
に、その部分データが、上記複数の割り込み処理に対応
して定められた複数の割り込み条件の内、上記許可情報
により実行許可された少なくとも一つの割り込み処理を
満たすか否かを判別し、該部分データが該許可された割
り込み条件を満たすときに、該許可された割り込み条件
が対応する割り込み処理の実行を該ＣＰＵに要求する割
り込み回路とを有する請求項７記載のマイクロコンピュ
ータ。