JP3043786B2 - 描画回路 - Google Patents
描画回路Info
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- JP3043786B2 JP3043786B2 JP22211690A JP22211690A JP3043786B2 JP 3043786 B2 JP3043786 B2 JP 3043786B2 JP 22211690 A JP22211690 A JP 22211690A JP 22211690 A JP22211690 A JP 22211690A JP 3043786 B2 JP3043786 B2 JP 3043786B2
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第４図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 （ａ） 一実施例の説明（第２図、第３図） （ｂ） 他の実施例の説明 発明の効果 〔概要〕 指示された始点と終点間に直線を描画する描画回路に
関し、 自由なラインスタイルの直線を高速に描画することを
目的とし、 描画パターンを格納するレジスタと、前記レジスタの
内容を順次参照して描画を行い、前記レジスタの内容を
参照し終えた時点で描画を一時停止する描画制御回路
と、前記描画制御回路の一時停止通知に応じて描画が完
了するまで前記レジスタの再設定を行うプロセッサとを
有するようにした。
関し、 自由なラインスタイルの直線を高速に描画することを
目的とし、 描画パターンを格納するレジスタと、前記レジスタの
内容を順次参照して描画を行い、前記レジスタの内容を
参照し終えた時点で描画を一時停止する描画制御回路
と、前記描画制御回路の一時停止通知に応じて描画が完
了するまで前記レジスタの再設定を行うプロセッサとを
有するようにした。
本発明は、指示された始点と終点間に直線を描画する
描画回路に関する。
描画回路に関する。
表示装置やプリンタ等では、ビットマップメモリに直
線を描画するため直線描画回路が用いられる。
線を描画するため直線描画回路が用いられる。
直線の描画には、その直線の種類により実線、破線、
一点鎖線、二点鎖線等があり、それぞれ“1"を描画する
ドット数、“0"を描画するドット数（ラインスタイル）
を指示する必要がある。
一点鎖線、二点鎖線等があり、それぞれ“1"を描画する
ドット数、“0"を描画するドット数（ラインスタイル）
を指示する必要がある。
このような直線描画において、近年の画像処理の高度
化要求に従い、種々の直線を高速に描画できるものが望
まれている。
化要求に従い、種々の直線を高速に描画できるものが望
まれている。
第４図は従来技術の説明図である。
第４図（Ａ）に示すように直線描画回路１は、指定さ
れた直線パターンを指定された始点から終点までビット
マップメモリ（BMM）２に描画するものである。
れた直線パターンを指定された始点から終点までビット
マップメモリ（BMM）２に描画するものである。
この直線描画回路１として、従来第４図（Ｂ）に示す
第１の回路と、第４図（Ｃ）に示す第２の回路があっ
た。
第１の回路と、第４図（Ｃ）に示す第２の回路があっ
た。
第１の回路は、第４図（Ｂ）に示すように、繰り返し
パターンが現れるビット数のラインスタイルレジスタ10
を設け、ラインスタイルレジスタ10にセットした描画パ
ターンを始点から終点まで繰り返し描画するものであ
る。
パターンが現れるビット数のラインスタイルレジスタ10
を設け、ラインスタイルレジスタ10にセットした描画パ
ターンを始点から終点まで繰り返し描画するものであ
る。
又、第２の回路は、第４図（Ｃ）に示すように、“1"
のドット数と“0"のドット数をレジスタ10に設定し、こ
の設定値に従い描画するものである。
のドット数と“0"のドット数をレジスタ10に設定し、こ
の設定値に従い描画するものである。
例えば、一点鎖線を描くときは、先づ“1"に「12」
を、“0"に「４」をセットし、12ビットの“1"を描画
し、次に“0"を「13」、“1"を「２」にセットし、13ビ
ットの“0"の後に２ビットの“1"を描画し、一点鎖線を
完成する。
を、“0"に「４」をセットし、12ビットの“1"を描画
し、次に“0"を「13」、“1"を「２」にセットし、13ビ
ットの“0"の後に２ビットの“1"を描画し、一点鎖線を
完成する。
しかしながら、従来技術では、次のような問題があっ
た。
た。
従来の第１の回路では、第４図（Ｂ）の一点鎖線
l1、l2の如く、レジスタ10のビット数に合っているライ
ンスタイルの描画は、レジスタ10の内容を繰り返し描画
すればよいので高速に実行できる。
l1、l2の如く、レジスタ10のビット数に合っているライ
ンスタイルの描画は、レジスタ10の内容を繰り返し描画
すればよいので高速に実行できる。
しかしながら、第４図（Ｂ）の二点鎖線l1、l2、l2′
のようなパターンは、単なる繰り返しでは描画できない
という問題があり、自由なパターンの描画が困難であっ
た。
のようなパターンは、単なる繰り返しでは描画できない
という問題があり、自由なパターンの描画が困難であっ
た。
第１の回路で、第４図（Ｂ）の二点鎖線のようなパタ
ーンを描くには、レジスタ10へのパターンのセット、そ
の始点、終点のセット、起動というシーケンスを繰り返
さるをえず、高速描画が困難であった。
ーンを描くには、レジスタ10へのパターンのセット、そ
の始点、終点のセット、起動というシーケンスを繰り返
さるをえず、高速描画が困難であった。
従来の第２の回路では、第４図（Ｃ）のように、一
点・二点鎖線を１回で描画出来ず、最低２回に分けて同
一ラインを描画するため、高速描画が困難であるという
問題が生じていた。
点・二点鎖線を１回で描画出来ず、最低２回に分けて同
一ラインを描画するため、高速描画が困難であるという
問題が生じていた。
従って、本発明は、自由なラインスタイルの直線を高
速に描画することのできる描画回路を提供することを目
的とする。
速に描画することのできる描画回路を提供することを目
的とする。
第１図は本発明の原理図である。
本発明は、第１図に示すように、描画パターンを格納
するレジスタ10と、前記レジスタ10の内容を順次参照し
て描画を行い、前記レジスタの内容を参照し終えた時点
で描画を一時停止する描画制御回路11と、前記描画制御
回路11の一時停止通知に応じて描画が完了するまで前記
レジスタ10の再設定を行うプロセッサ12とを有するよう
にしたものである。
するレジスタ10と、前記レジスタ10の内容を順次参照し
て描画を行い、前記レジスタの内容を参照し終えた時点
で描画を一時停止する描画制御回路11と、前記描画制御
回路11の一時停止通知に応じて描画が完了するまで前記
レジスタ10の再設定を行うプロセッサ12とを有するよう
にしたものである。
本発明では、１度始点、終点を設定し終わった後、ラ
インスタイルレジスタ10を参照し終わった時点で、動作
を一時停止し、プロセッサ12に次のラインスタイルのパ
ターン設定を促し、再設定により描画を継続させること
により、あらゆる種類のラインを自由に描画できる。
インスタイルレジスタ10を参照し終わった時点で、動作
を一時停止し、プロセッサ12に次のラインスタイルのパ
ターン設定を促し、再設定により描画を継続させること
により、あらゆる種類のラインを自由に描画できる。
（ａ） 一実施例の説明 第２図は本発明の一実施例構成図である。
図中、第１図及び第４図で示したものと同一のもの
は、同一の記号で示してある。
は、同一の記号で示してある。
描画制御回路11は、アドレスバスのアドレスをデコー
ドし、制御信号により動作制御するアドレスデコード・
動作制御回路110と、ラインスタイルレジスタ10のパタ
ーンを順次選択し描画データをビットマップメモリ２へ
発生するとともに、ラインスタイルレジスタ10の参照終
了によりストップ（STOP）信号を発生するデータ選択回
路111と、データバスを介し始点と終点がセットされ、
動作制御回路110の起動信号により順次描画アドレスを
更新して、ビットマップメモリ２へ出力し、ストップ信
号に応じ描画アドレスの更新を一時停止し、セット（SE
T）信号により描画アドレスの更新を再開し、終点に達
するとエンド（END）信号を発生する直線描画アドレス
発生回路112と、ストップ信号及びエンド信号をデータ
バスを介しプロセッサ（CPU）12へ通知するためのステ
ータスレジスタ113とを有している。
ドし、制御信号により動作制御するアドレスデコード・
動作制御回路110と、ラインスタイルレジスタ10のパタ
ーンを順次選択し描画データをビットマップメモリ２へ
発生するとともに、ラインスタイルレジスタ10の参照終
了によりストップ（STOP）信号を発生するデータ選択回
路111と、データバスを介し始点と終点がセットされ、
動作制御回路110の起動信号により順次描画アドレスを
更新して、ビットマップメモリ２へ出力し、ストップ信
号に応じ描画アドレスの更新を一時停止し、セット（SE
T）信号により描画アドレスの更新を再開し、終点に達
するとエンド（END）信号を発生する直線描画アドレス
発生回路112と、ストップ信号及びエンド信号をデータ
バスを介しプロセッサ（CPU）12へ通知するためのステ
ータスレジスタ113とを有している。
第３図は本発明の一実施例処理フロー図であり、第３
図（Ａ）はCPU12の処理フロー図、第３図（Ｂ）は描画
制御回路11の処理フロー図である。
図（Ａ）はCPU12の処理フロー図、第３図（Ｂ）は描画
制御回路11の処理フロー図である。
描画開始に当たり、CPU12はデータバスを介しライ
ンスタイルレジスタ10に最初のラインスタイルをセット
して指示し、アドレス発生回路112にデータバスを介し
直線の始点、終点をセットして指示する。
ンスタイルレジスタ10に最初のラインスタイルをセット
して指示し、アドレス発生回路112にデータバスを介し
直線の始点、終点をセットして指示する。
そして、CPU12は、動作制御回路110に制御信号として
起動信号を与え、直線描画を起動する。
起動信号を与え、直線描画を起動する。
CPU12は、ステータスレジスタ113の内容をデータバ
スを介し調べ、エンド信号により描画終了かを判定し、
描画終了なら描画を終了する。
スを介し調べ、エンド信号により描画終了かを判定し、
描画終了なら描画を終了する。
CPU12は、エンド信号が発生していないと判定する
と、ストップ信号が発生し、一時停止かを調べる。
と、ストップ信号が発生し、一時停止かを調べる。
ストップ信号が発生してなければ、ステップへ戻
る。
る。
一方、ストップ信号が発生していれば、CPU12はデー
タバスを介しラインスタイルレジスタ10にラインスタイ
ル（描画パターン）を設定し、ステップに戻る。
タバスを介しラインスタイルレジスタ10にラインスタイ
ル（描画パターン）を設定し、ステップに戻る。
一方、描画制御回路11は第３図（Ｂ）のように動作す
る。
る。
ステップで動作制御回路110は起動信号を与えら
れると、アドレス発生回路112及びデータ選択回路111を
起動する。
れると、アドレス発生回路112及びデータ選択回路111を
起動する。
アドレス発生回路112及びデータ選択回路111は起動
され、アドレス発生回路112はビットマップメモリ２へ
描画アドレスを出力し、描画アドレスを更新し、データ
選択回路111は、ラインスタイルレジスタ10の内容をこ
れと同期して選択し、１ビットの描画データをビットマ
ップメモリ２へ出力し、ラインスタイルに従った描画を
行う。
され、アドレス発生回路112はビットマップメモリ２へ
描画アドレスを出力し、描画アドレスを更新し、データ
選択回路111は、ラインスタイルレジスタ10の内容をこ
れと同期して選択し、１ビットの描画データをビットマ
ップメモリ２へ出力し、ラインスタイルに従った描画を
行う。
アドレス発生回路112は、描画アドレスと設定され
た終点アドレスとを比較し、終点アドレスに達するとエ
ンド信号を発生し、描画を終了する。
た終点アドレスとを比較し、終点アドレスに達するとエ
ンド信号を発生し、描画を終了する。
一方、描画終了でないと、ラインスタイルの参照が続
行され、16ビットのラインスタイルレジスタ10の全ビッ
トの参照（選択）が終了すると、データ選択回路111
は、ストップ信号を発生し、アドレス発生回路112を一
時停止する。
行され、16ビットのラインスタイルレジスタ10の全ビッ
トの参照（選択）が終了すると、データ選択回路111
は、ストップ信号を発生し、アドレス発生回路112を一
時停止する。
データ選択回路111、アドレス発生回路112は、CPU1
2からのラインスタイルの設定を待つ。
2からのラインスタイルの設定を待つ。
CPU12は、データバスにラインスタイルを出力し、動
作制御回路110にラインスタイルレジスタ10のアドレス
を出力する。
作制御回路110にラインスタイルレジスタ10のアドレス
を出力する。
動作制御回路110は、これによりラインスタイルレジ
スタセット信号をラインスタイルレジスタ10、データ選
択回路111、アドレス発生回路112に出力する。
スタセット信号をラインスタイルレジスタ10、データ選
択回路111、アドレス発生回路112に出力する。
これによって、ラインスタイルレジスタ10にCPU12の
ラインスタイルがセットされるとともに、一時停止した
データ選択回路111、アドレス発生回路112は再起動（RE
RUN）され、ステップに戻る。
ラインスタイルがセットされるとともに、一時停止した
データ選択回路111、アドレス発生回路112は再起動（RE
RUN）され、ステップに戻る。
このようにして、始点、終点のセット後、ラインスタ
イルレジスタ10の更新を繰り返すことで、任意のライン
スタイルの直線を描画でき、しかも高速に描画できる。
イルレジスタ10の更新を繰り返すことで、任意のライン
スタイルの直線を描画でき、しかも高速に描画できる。
（ｂ） 他の実施例の説明 上述の実施例の他に、本発明は次の変形が可能であ
る。
る。
データ選択回路111に、拡大率及び間引き率を指示
するレジスタを設けることにより、ラインスタイルレジ
スタ10の参照の際、同一ビットを繰り返し参照すること
により拡大を行い、又ラインスタイルレジスタ10の参照
のみ更新して間引きを行うようにしてもよい。
するレジスタを設けることにより、ラインスタイルレジ
スタ10の参照の際、同一ビットを繰り返し参照すること
により拡大を行い、又ラインスタイルレジスタ10の参照
のみ更新して間引きを行うようにしてもよい。
描画制御回路11を第２図の構成のもので説明した
が、他の構成のものであってもよい。
が、他の構成のものであってもよい。
以上本発明を実施例により説明したが、本発明は本発
明の主旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。
明の主旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。
以上説明した様に、本発明によれば、次の効果を奏す
る。
る。
始点、終点の設定後、ラインスタイルレジスタを参
照し終わった時点で、動作を一時停止し、プロセッサに
次のラインスタイルのパターンの設定を促し、再設定に
より描画を継続させることにより、あらゆる種類のライ
ンスタイルを容易に描画でき、描画パターンの自由度を
向上でき、画像表示等の自由度を向上できる。
照し終わった時点で、動作を一時停止し、プロセッサに
次のラインスタイルのパターンの設定を促し、再設定に
より描画を継続させることにより、あらゆる種類のライ
ンスタイルを容易に描画でき、描画パターンの自由度を
向上でき、画像表示等の自由度を向上できる。
第１図は本発明の原理図、 第２図は本発明の一実施例構成図、 第３図は本発明の一実施例処理フロー図、 第４図は従来技術の説明図である。 図中、10……ラインスタイルレジスタ、 11……描画制御回路、 12……プロセッサ。
Claims (1)
- 【請求項１】描画パターンを格納するレジスタと、 前記レジスタの内容を順次参照して描画を行い、前記レ
ジスタの内容を参照し終えた時点で描画を一時停止する
描画制御回路と、 前記描画制御回路の一時停止通知に応じて描画が完了す
るまで前記レジスタの再設定を行うプロセッサと を有することを特徴とする描画回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22211690A JP3043786B2 (ja) | 1990-08-23 | 1990-08-23 | 描画回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22211690A JP3043786B2 (ja) | 1990-08-23 | 1990-08-23 | 描画回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04104378A JPH04104378A (ja) | 1992-04-06 |
| JP3043786B2 true JP3043786B2 (ja) | 2000-05-22 |
Family
ID=16777406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22211690A Expired - Fee Related JP3043786B2 (ja) | 1990-08-23 | 1990-08-23 | 描画回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3043786B2 (ja) |
-
1990
- 1990-08-23 JP JP22211690A patent/JP3043786B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04104378A (ja) | 1992-04-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |