JPH02176844A - ダイレクトメモリアクセス制御方式 - Google Patents
ダイレクトメモリアクセス制御方式Info
- Publication number
- JPH02176844A JPH02176844A JP33306288A JP33306288A JPH02176844A JP H02176844 A JPH02176844 A JP H02176844A JP 33306288 A JP33306288 A JP 33306288A JP 33306288 A JP33306288 A JP 33306288A JP H02176844 A JPH02176844 A JP H02176844A
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- 238000000034 method Methods 0.000 claims description 13
- 230000004044 response Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイレクトメモリアクセス（以下ＤＭＡという
）制御方式に関する。
）制御方式に関する。
従来、ＤＭＡ制御方式は、アクセスの対象となるメモリ
領域の先頭番地を指定すると共に、アクセス中のカレン
トアドレスを記憶するアドレスレジスタと、転送データ
長を指定するカウントレジスタとを有し、カウントレジ
スタで指定されたサイズだけデータを転送する制御方式
となっている。
領域の先頭番地を指定すると共に、アクセス中のカレン
トアドレスを記憶するアドレスレジスタと、転送データ
長を指定するカウントレジスタとを有し、カウントレジ
スタで指定されたサイズだけデータを転送する制御方式
となっている。
上述した従来のＤＭＡ制御方式では、メモリ上のＤＭＡ
転送用バッファを切換える際に毎回メモリ領域の先頭番
地の指定とカウントレジスタとの設定を行なわなければ
ならないため、アドレス送出のための処理およびカウン
トレジスタの設定に時間を要し、高速に切換え処理を特
徴とする特許に時間遅れが生じ、システムのスルーブツ
トを低下させるという欠点を有している。
転送用バッファを切換える際に毎回メモリ領域の先頭番
地の指定とカウントレジスタとの設定を行なわなければ
ならないため、アドレス送出のための処理およびカウン
トレジスタの設定に時間を要し、高速に切換え処理を特
徴とする特許に時間遅れが生じ、システムのスルーブツ
トを低下させるという欠点を有している。
また、同一データを連続して複数回ＤＭＡ転送する場合
には、同一データを複数個、連続してメモリ上に格納し
た後にＤＭＡ転送するか、メモリ上に格納したデータを
消去することなく複数回に亘ってＤＭＡ転送を行なう方
法をとるため、無駄にメモリを費やすとか中央処理装置
に大きな負担をかけるとかという欠点がある。
には、同一データを複数個、連続してメモリ上に格納し
た後にＤＭＡ転送するか、メモリ上に格納したデータを
消去することなく複数回に亘ってＤＭＡ転送を行なう方
法をとるため、無駄にメモリを費やすとか中央処理装置
に大きな負担をかけるとかという欠点がある。
本発明のＤ Ｍ Ａ ｆｆｉ’Ｊ 御方式は、ダイレク
トメモリアクセス制御において、アクセスの対象となる
メモリ領域を指定するスタートアドレスレジスタおよび
エンドアドレスレジスタと、転送データ長を指定するカ
ウントレジスタと、アクセス中のカレントアドレスを記
憶するカレントアドレスレジスタと、これらの４個のレ
ジスタを制御するレジスタ制御部とを有し、ダイレクト
メモリアクセス中にカレントアドレスレジスタの値とエ
ンドアドレスレジスタの値とが一致したとき次のカレン
トアドレスレジスタの値をスタートアドレスレジスタの
値に設定し、継続してカウントレジスタで指定された転
送データ長のサイズのデータを転送することにより構成
される。
トメモリアクセス制御において、アクセスの対象となる
メモリ領域を指定するスタートアドレスレジスタおよび
エンドアドレスレジスタと、転送データ長を指定するカ
ウントレジスタと、アクセス中のカレントアドレスを記
憶するカレントアドレスレジスタと、これらの４個のレ
ジスタを制御するレジスタ制御部とを有し、ダイレクト
メモリアクセス中にカレントアドレスレジスタの値とエ
ンドアドレスレジスタの値とが一致したとき次のカレン
トアドレスレジスタの値をスタートアドレスレジスタの
値に設定し、継続してカウントレジスタで指定された転
送データ長のサイズのデータを転送することにより構成
される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ＞、（ｂ）および（ｃ）は本発明の一実施例
を説明するための図で、第１図（ａ）は本発明のために
用いられるＤＭＡ制御装置のブロック図で、メモリ７と
入出力装置８との転送制御を行なうＤＭＡ制御プロセッ
サ６の中のレジスタ制御部５が、スタートアドレスレジ
スタ１とエンドアドレスレジスタ２とカウントレジスタ
３とカレントアドレスレジスタ４との４個のレジスタを
制御していることを示している。
を説明するための図で、第１図（ａ）は本発明のために
用いられるＤＭＡ制御装置のブロック図で、メモリ７と
入出力装置８との転送制御を行なうＤＭＡ制御プロセッ
サ６の中のレジスタ制御部５が、スタートアドレスレジ
スタ１とエンドアドレスレジスタ２とカウントレジスタ
３とカレントアドレスレジスタ４との４個のレジスタを
制御していることを示している。
第１図（ｂ）および（ｃ）はそれぞれ第１図（ａ）のＤ
ＭＡ制御プロセッサ６に格納されるＤＭＡ転送要求処理
プログラムのフローチャート、およびレジスタ制御部５
の制御プログラムのフロ−チャートで、以下、第１図（
ｂ）および（Ｃ〕）を参照にして第１図（ａ）の動作に
ついて説明を進める。最初にＤＭＡ転送メモリ領域を示
すスタートアドレスおよびエンドアドレスが、それぞれ
スタートアドレスレジスタ１およびエンドアドレスレジ
スタ２に登録される（ステップ■。
ＭＡ制御プロセッサ６に格納されるＤＭＡ転送要求処理
プログラムのフローチャート、およびレジスタ制御部５
の制御プログラムのフロ−チャートで、以下、第１図（
ｂ）および（Ｃ〕）を参照にして第１図（ａ）の動作に
ついて説明を進める。最初にＤＭＡ転送メモリ領域を示
すスタートアドレスおよびエンドアドレスが、それぞれ
スタートアドレスレジスタ１およびエンドアドレスレジ
スタ２に登録される（ステップ■。
■）。次にカウントレジスタ３に転送データ長が設定さ
れくステップ■）、ＤＭＡ開始要求が発行される（ステ
ップ■）０次いでＤＭＡ転送完了かを調べ（ステップ■
）、転送が完了していればステップ■に戻り、カウント
レジスタ３に転送データ長が設定されていれば、転送デ
ータ長の設定が０になるまで転送が続けられる。
れくステップ■）、ＤＭＡ開始要求が発行される（ステ
ップ■）０次いでＤＭＡ転送完了かを調べ（ステップ■
）、転送が完了していればステップ■に戻り、カウント
レジスタ３に転送データ長が設定されていれば、転送デ
ータ長の設定が０になるまで転送が続けられる。
第１図（ｃ）はステップ■および■のレジスタ制御部５
における処理で、ＤＭＡ開始要求が与えられると（ステ
ップ■）、次のデータの転送アドレスを格納しているカ
レントアドレスレジスタ４の値がエンドアドレスレジス
タ２に格納されている値を越えているかを調べ（ステッ
プ■）、越えているときはスタートアドレスレジスタ１
に格納されている値をカレントアドレスレジスタ４に格
納する（ステップ■）。次にカレントアドレスレジスタ
４の示しているアドレスのデータを転送する（ステップ
■）。なおステップ■で越えていないときは直ちにステ
ップ■に移る。次にカレントアドレスレジスタ４の値を
＋１し、カウントレジスタ３の値を−１して（ステップ
［相］）、カウントレジスタ３が０になっているかを調
べ（ステップ■）、０になっていれば転送を完了する。
における処理で、ＤＭＡ開始要求が与えられると（ステ
ップ■）、次のデータの転送アドレスを格納しているカ
レントアドレスレジスタ４の値がエンドアドレスレジス
タ２に格納されている値を越えているかを調べ（ステッ
プ■）、越えているときはスタートアドレスレジスタ１
に格納されている値をカレントアドレスレジスタ４に格
納する（ステップ■）。次にカレントアドレスレジスタ
４の示しているアドレスのデータを転送する（ステップ
■）。なおステップ■で越えていないときは直ちにステ
ップ■に移る。次にカレントアドレスレジスタ４の値を
＋１し、カウントレジスタ３の値を−１して（ステップ
［相］）、カウントレジスタ３が０になっているかを調
べ（ステップ■）、０になっていれば転送を完了する。
ステップ■でカウントレジスタ３がＯでなければステッ
プ■に戻って、ＤＭＡ転送を続いて行なう。
プ■に戻って、ＤＭＡ転送を続いて行なう。
第２図（ａ）、（ｂ）および（ｃ）は以上の実施例の更
に具体例で、第２図（ａ）に示すようにスタートアドレ
スレジスタ１にアドレス１を、エンドアドレスレジスタ
２にアドレス７を、カウントレジスタ３に５を、カレン
トアドレスレジスタ４に値５を設定して、第２図（ｂ）
に示すように入力装置からメモリにデータＡ、Ｂ〜Ｅを
ＤＭＡ転送すると、第２図（Ｃ）に示すようにメモリに
格納されることを示している。
に具体例で、第２図（ａ）に示すようにスタートアドレ
スレジスタ１にアドレス１を、エンドアドレスレジスタ
２にアドレス７を、カウントレジスタ３に５を、カレン
トアドレスレジスタ４に値５を設定して、第２図（ｂ）
に示すように入力装置からメモリにデータＡ、Ｂ〜Ｅを
ＤＭＡ転送すると、第２図（Ｃ）に示すようにメモリに
格納されることを示している。
また第３図（ａ）、（ｂ）も上記の実施例の具体例で、
第３図（ａ）に示すように、メモリのアドレス１．２お
よび３にデータＡＢおよびＣを格納して、スタートアド
レスレジスタ１にアドレス１を、エンドアドレスレジス
タ２にアドレス３を、カレントアドレスレジスタ４にア
ドレス１を、カウントレジスタ３に値９を設定して、メ
モリから出力装置にＤＭＡ転送を行なうと、第３図（ｂ
）に示すように出力装置にはデータＡ、ＢおよびＣが継
続して３回転送されることを示している。
第３図（ａ）に示すように、メモリのアドレス１．２お
よび３にデータＡＢおよびＣを格納して、スタートアド
レスレジスタ１にアドレス１を、エンドアドレスレジス
タ２にアドレス３を、カレントアドレスレジスタ４にア
ドレス１を、カウントレジスタ３に値９を設定して、メ
モリから出力装置にＤＭＡ転送を行なうと、第３図（ｂ
）に示すように出力装置にはデータＡ、ＢおよびＣが継
続して３回転送されることを示している。
以」二説明したように本発明は、ＤＭＡ転送元としてメ
モリ領域をアクセスする場合に、メモリ領域のスタート
アドレス、エンドアドレス、およびその領域サイズと転
送回数との積をカウントレジスタに指定することにより
、１回の転送起動のみで指定した領域のデータを連続し
て転送回数分に頁ってＤＭＡ転送でき、中央処理装置の
スルーブツトの向上、およびＤＭＡ転送のためのメモリ
空間の切換えが高速にできる効果がある５
モリ領域をアクセスする場合に、メモリ領域のスタート
アドレス、エンドアドレス、およびその領域サイズと転
送回数との積をカウントレジスタに指定することにより
、１回の転送起動のみで指定した領域のデータを連続し
て転送回数分に頁ってＤＭＡ転送でき、中央処理装置の
スルーブツトの向上、およびＤＭＡ転送のためのメモリ
空間の切換えが高速にできる効果がある５
第１図（ａ）、（ｂ）および（ｃ）は本発明の一実施例
を説明するための図、第１図（ａ）は本発明のために用
いられるＤＭＡ制御装置のブロック図、第１図（ｂ）お
よび（ｃ）はそれぞれＤＭＡ転送要求処理プログラムの
フローチャートおよびレジスタ＃ｌ１ｔｓ部の制御プロ
グラムのフローチャート、第２図および第３図はそれぞ
れ本発明の詳細な説明図である。 １・・・スタートアドレスレジスタ、２・・・エンドア
ドレスレジスタ、３・・・カウントアドレス、４・・・
カレントアドレスレジスタ、５・・・レジスタ制御部、
６・・・ＤＭＡ制御プロセッサ、７・・・メモリ、８・
・・入出力装置。
を説明するための図、第１図（ａ）は本発明のために用
いられるＤＭＡ制御装置のブロック図、第１図（ｂ）お
よび（ｃ）はそれぞれＤＭＡ転送要求処理プログラムの
フローチャートおよびレジスタ＃ｌ１ｔｓ部の制御プロ
グラムのフローチャート、第２図および第３図はそれぞ
れ本発明の詳細な説明図である。 １・・・スタートアドレスレジスタ、２・・・エンドア
ドレスレジスタ、３・・・カウントアドレス、４・・・
カレントアドレスレジスタ、５・・・レジスタ制御部、
６・・・ＤＭＡ制御プロセッサ、７・・・メモリ、８・
・・入出力装置。
Claims (1)
- ダイレクトメモリアクセス制御において、アクセスの対
象となるメモリ領域を指定するスタートアドレスレジス
タおよびエンドアドレスレジスタと、転送データ長を指
定するカウントレジスタと、アクセス中のカレントアド
レスを記憶するカレントアドレスレジスタと、これらの
４個のレジスタを制御するレジスタ制御部とを有し、ダ
イレクトメモリアクセス中にカレントアドレスレジスタ
の値とエンドアドレスレジスタの値とが一致したとき次
のカレントアドレスレジスタの値をスタートアドレスレ
ジスタの値に設定し、継続してカウントレジスタで指定
された転送データ長のサイズのデータを転送することを
特徴とするダイレクトメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33306288A JPH02176844A (ja) | 1988-12-27 | 1988-12-27 | ダイレクトメモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33306288A JPH02176844A (ja) | 1988-12-27 | 1988-12-27 | ダイレクトメモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02176844A true JPH02176844A (ja) | 1990-07-10 |
Family
ID=18261840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33306288A Pending JPH02176844A (ja) | 1988-12-27 | 1988-12-27 | ダイレクトメモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02176844A (ja) |
-
1988
- 1988-12-27 JP JP33306288A patent/JPH02176844A/ja active Pending
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