JPS63223860A - 複数プロセツサ構成装置 - Google Patents
複数プロセツサ構成装置Info
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- JPS63223860A JPS63223860A JP5711887A JP5711887A JPS63223860A JP S63223860 A JPS63223860 A JP S63223860A JP 5711887 A JP5711887 A JP 5711887A JP 5711887 A JP5711887 A JP 5711887A JP S63223860 A JPS63223860 A JP S63223860A
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- interruption
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 29
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、割込を発生する機能をもった周辺装置を有す
る複数プロセッサ構成装置に関するものである。
る複数プロセッサ構成装置に関するものである。
従来の技術
以下図面を参照しながら、従来の複数プロセッサ構成装
置の一例について説明する。
置の一例について説明する。
第４図は従来例の複数プロセッサ構成装置のブロック図
である。複数のプロセッサ群１４．１４’。
である。複数のプロセッサ群１４．１４’。
１４＃と、前記プロセッサ群の内１つのプロセッサにの
み割込要求を送る複数の周辺装置群１５．１５’。
み割込要求を送る複数の周辺装置群１５．１５’。
１５′から成る。
第５図は第４図とは異なる従来例の複数プロセッサ構成
装置のブロック図である。複数のプロセッサ群１６．１
６’、 １６’と、それぞれ異なるプロセッサへ割込要
求を送る複数の周辺装置群１７．１７’。
装置のブロック図である。複数のプロセッサ群１６．１
６’、 １６’と、それぞれ異なるプロセッサへ割込要
求を送る複数の周辺装置群１７．１７’。
１７＃から成る。
発明が解決しようとする問題点
しかしながら、第４図の構成では、同時に複数箇所から
割込要求があった場合もしくは割込処理中に割込要求が
あった場合、他の割込処理が終わるまで割込レベルの低
い割込要求が待たされ割込処理は遅れる。ここで周辺装
置の数が多い程この遅れ時間が増えていくのに対して、
プロセッサの数が多くても遅れ時間は減らない。
割込要求があった場合もしくは割込処理中に割込要求が
あった場合、他の割込処理が終わるまで割込レベルの低
い割込要求が待たされ割込処理は遅れる。ここで周辺装
置の数が多い程この遅れ時間が増えていくのに対して、
プロセッサの数が多くても遅れ時間は減らない。
また第５図の構成では、割込先プロセッサが固定なので
、負荷の大きなプロセッサに対応づけられた周辺装置か
らの割込要求は必ず当プロセッサへ送られ、負荷の小さ
いプロセッサが存在しても割込要求は送られないため効
率は悪く、さらに周辺装置からの割込み要求が頻繁に起
こるプロセッサは割込処理が多くなり本来行うべき処理
が遅れる。また本来行うべき処理を優先的に処理するた
め割込要求を受けつけにくくすると代わりに割込要求を
受けるプロセッサがないため当プロセッサに結び付けら
れた周辺装置の割込処理は行われにくくなる。
、負荷の大きなプロセッサに対応づけられた周辺装置か
らの割込要求は必ず当プロセッサへ送られ、負荷の小さ
いプロセッサが存在しても割込要求は送られないため効
率は悪く、さらに周辺装置からの割込み要求が頻繁に起
こるプロセッサは割込処理が多くなり本来行うべき処理
が遅れる。また本来行うべき処理を優先的に処理するた
め割込要求を受けつけにくくすると代わりに割込要求を
受けるプロセッサがないため当プロセッサに結び付けら
れた周辺装置の割込処理は行われにくくなる。
本発明は、上記問題点を考慮して、全てのプロセッサを
効率よ（利用し割込処理の遅れ時間が小さくなる複数プ
ロセッサ構成装置を提供するものである。
効率よ（利用し割込処理の遅れ時間が小さくなる複数プ
ロセッサ構成装置を提供するものである。
問題点を解決するための手段
上記問題点を解決するために、複数のプロセッサと、割
込を発生する機能をもった周辺装置と、周辺装置から発
生した割込を受けつけるプロセッサの選択先を保持する
割込先プロセッサ選択手段と、前記割込先プロセッサ選
択手段を全てのプロセッサから変更できる割込先プロセ
ッサ選択変更手段を備えた構成とした。
込を発生する機能をもった周辺装置と、周辺装置から発
生した割込を受けつけるプロセッサの選択先を保持する
割込先プロセッサ選択手段と、前記割込先プロセッサ選
択手段を全てのプロセッサから変更できる割込先プロセ
ッサ選択変更手段を備えた構成とした。
作用
本発明は上記の構成により、複数のプロセッサで割込処
理を負担し割込処理の待ち時間を少なくすることにより
、全体の処理速度が向上することを可能とする。
理を負担し割込処理の待ち時間を少なくすることにより
、全体の処理速度が向上することを可能とする。
実施例
以下本発明の一実施例の複数プロセッサ構成装置につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
第１図において複数プロセッサ構成装置のブロック図を
示す。装置全体を制御する複数のプロセッサ群１．ｌ’
、１’と、前記プロセッサにそれぞれ別々に割込要求を
送る手段を有する周辺装置群２．２’、２″と、周辺装
置から発生した割込を受けつけるプロセッサの選択先を
保持する割込先プロセッサ選択手段３と、全てのプロセ
ッサによって前記割込先プロセッサ選択手段３を変更可
能となるようにする割込先プロセッサ選択変更手段４か
ら成っている。
示す。装置全体を制御する複数のプロセッサ群１．ｌ’
、１’と、前記プロセッサにそれぞれ別々に割込要求を
送る手段を有する周辺装置群２．２’、２″と、周辺装
置から発生した割込を受けつけるプロセッサの選択先を
保持する割込先プロセッサ選択手段３と、全てのプロセ
ッサによって前記割込先プロセッサ選択手段３を変更可
能となるようにする割込先プロセッサ選択変更手段４か
ら成っている。
第２図において実施例１の複数プロセッサ構成装置のハ
ードウェア構成を示す。周辺装置から発生した割込を受
けつけるプロセッサの選択先を保持する割込先プロセッ
サ選択手段３は記憶機能と外部から変更できる機能を持
つ割込先プロセッサセレクトレジスタ７によって実現さ
れ、また全てのプロセッサ５．５’、５’によって前記
割込先プロセッサセレクトレジスタ７を変更可能となる
ようにする割込先プロセッサ選択変更手段４はいくつか
のゲート回路からなるセレクトレジスタコントローラ８
とプロセッサから前記割込先プロセッサセレクトレジス
タ７及び前記セレクトレジスタコントローラ８を制御す
るコントロール信号線９によって実現している。周辺装
置６．６ ’、６“からの割込要求は割込要求信号線１
０により割込先プロセッサセレクトレジスタ７へ送られ
、割込先プロセッサセレクトレジスタ７の値により割込
要求のかかるプロセッサが選択されプロセッサ割込要求
信号線１１によりプロセッサへ割込要求が送られる。
ードウェア構成を示す。周辺装置から発生した割込を受
けつけるプロセッサの選択先を保持する割込先プロセッ
サ選択手段３は記憶機能と外部から変更できる機能を持
つ割込先プロセッサセレクトレジスタ７によって実現さ
れ、また全てのプロセッサ５．５’、５’によって前記
割込先プロセッサセレクトレジスタ７を変更可能となる
ようにする割込先プロセッサ選択変更手段４はいくつか
のゲート回路からなるセレクトレジスタコントローラ８
とプロセッサから前記割込先プロセッサセレクトレジス
タ７及び前記セレクトレジスタコントローラ８を制御す
るコントロール信号線９によって実現している。周辺装
置６．６ ’、６“からの割込要求は割込要求信号線１
０により割込先プロセッサセレクトレジスタ７へ送られ
、割込先プロセッサセレクトレジスタ７の値により割込
要求のかかるプロセッサが選択されプロセッサ割込要求
信号線１１によりプロセッサへ割込要求が送られる。
次にこの実施例１における作用を説明する。まずセレク
トレジスタコントローラ８とコントロール信号線９によ
って割込先プロセッサセレクトレジスタ７へ全ての周辺
装置からの割込要求に対してプロセッサ＃１へ割込要求
が送られるように設定する。そしていずれかの周辺装置
から割込要求があれば前記プロセッサ＃ｌへ割込要求が
送られ割込処理が開始される。この割込処理の始めに割
込先プロセッサセレクトレジスタ７へ次のいずれかの周
辺装置からの割込要求に対してプロセッサ＃２へ割込要
求が送られるようにプロセッサ＃１が再設定する。この
設定直後にいずれかの周辺装置からの割込要求があった
場合プロセッサ＃ｌでまだ以前の割込処理中でもプロセ
ッサ＃２でこの割込要求に対する割込処理を始めること
ができる。
トレジスタコントローラ８とコントロール信号線９によ
って割込先プロセッサセレクトレジスタ７へ全ての周辺
装置からの割込要求に対してプロセッサ＃１へ割込要求
が送られるように設定する。そしていずれかの周辺装置
から割込要求があれば前記プロセッサ＃ｌへ割込要求が
送られ割込処理が開始される。この割込処理の始めに割
込先プロセッサセレクトレジスタ７へ次のいずれかの周
辺装置からの割込要求に対してプロセッサ＃２へ割込要
求が送られるようにプロセッサ＃１が再設定する。この
設定直後にいずれかの周辺装置からの割込要求があった
場合プロセッサ＃ｌでまだ以前の割込処理中でもプロセ
ッサ＃２でこの割込要求に対する割込処理を始めること
ができる。
周辺装置からの次の割込み要求を送るプロセッサはプロ
セッサ＃１の次にプロセッサ＃２、その次がプロセッサ
＃３というように変えていきプロセッサ＃ｎの次をまた
プロセッサ＃１と変更していく方針とする。これにより
前回の割込処理終了待ちの処理の遅れ時間はプロセッサ
の数が増す程小さくなる。
セッサ＃１の次にプロセッサ＃２、その次がプロセッサ
＃３というように変えていきプロセッサ＃ｎの次をまた
プロセッサ＃１と変更していく方針とする。これにより
前回の割込処理終了待ちの処理の遅れ時間はプロセッサ
の数が増す程小さくなる。
第３図において実施例２の複数プロセッサ構成装置のハ
ードウェア構成を示す。第２図のハードウェア構成に加
え、各プロセッサごとのプロセッサの優先順位や割込処
理の実行割合等を記憶する遊休レジスタ１２を追加した
構成で実現している。
ードウェア構成を示す。第２図のハードウェア構成に加
え、各プロセッサごとのプロセッサの優先順位や割込処
理の実行割合等を記憶する遊休レジスタ１２を追加した
構成で実現している。
各プロセッサは遊休レジスタコントロール信号線１３に
よって遊休レジスタ１２をアクセスできる。
よって遊休レジスタ１２をアクセスできる。
次にこの実施例２における作用を説明する。まずいずれ
かの周辺装置からの割込要求があった場合その割込要求
を送るプロセッサをまずプロセッサ＃１とし割込先プロ
セッサセレクトレジスタ７へ設定する。割込が起こった
時、プロセッサ＃ｌが遊休レジスタ１２を調べその時点
で最も負荷の小さいプロセッサをその次の割込要求を送
るプロセッサにする方針とする。これにより割込処理を
その時点で最も負荷の小さいプロセッサにさせることに
より優先順位の高い処理を実行中のプロセッサに割込要
求が送られることを避けることができる。
かの周辺装置からの割込要求があった場合その割込要求
を送るプロセッサをまずプロセッサ＃１とし割込先プロ
セッサセレクトレジスタ７へ設定する。割込が起こった
時、プロセッサ＃ｌが遊休レジスタ１２を調べその時点
で最も負荷の小さいプロセッサをその次の割込要求を送
るプロセッサにする方針とする。これにより割込処理を
その時点で最も負荷の小さいプロセッサにさせることに
より優先順位の高い処理を実行中のプロセッサに割込要
求が送られることを避けることができる。
発明の効果
以上のように本発明は複数プロセッサ構成装置において
、割込要求を送るプロセッサを任意のプロセッサによっ
て変更できる割込先プロセッサセレクトレジスタを設け
ることで、割込処理を複数のプロセッサで負担し割込処
理終了待ちのための遅れ時間をプロセッサの数が増す程
小さくすることが可能になる。さらに各プロセッサごと
のプロセッサの優先順位や割込処理の実行割合等を記憶
する遊休レジスタのような記憶手段を持たせることによ
り割込要求を送るプロセッサを変更していく方針を自由
に設定できるようになり負荷の大きいプロセッサに負担
をかけない効率の良い複数プロセッサ構成装置を実現で
きる。
、割込要求を送るプロセッサを任意のプロセッサによっ
て変更できる割込先プロセッサセレクトレジスタを設け
ることで、割込処理を複数のプロセッサで負担し割込処
理終了待ちのための遅れ時間をプロセッサの数が増す程
小さくすることが可能になる。さらに各プロセッサごと
のプロセッサの優先順位や割込処理の実行割合等を記憶
する遊休レジスタのような記憶手段を持たせることによ
り割込要求を送るプロセッサを変更していく方針を自由
に設定できるようになり負荷の大きいプロセッサに負担
をかけない効率の良い複数プロセッサ構成装置を実現で
きる。
第１図は本発明の実施例のブロック図、第２図は本発明
の実施例１のハードウェア構成図、第３図は本発明の実
施例２のハードウェア構成図、第４図は従来例１のブロ
ック図、第５図は従来例２のブロック図である。 １・・・・・・プロセッサ群、２・・・・・・周辺装置
群、３・・・・・・割込先プロセッサ選択手段、４・・
・・・・割込先プロセッサ選択変更手段、５・・・・・
・プロセッサ群、６・・・・・・周辺装置群、７・・・
・・・割込先プロセッサセレクトレジスタ、８・・・・
・・セレクトレジスタコントロール、９・・・・・・コ
ントロール信号線、１０・・・・・・割込要求信号線、
１１・・・・・・プロセッサ割込要求信号線、１２・・
・・・・遊休レジスタ、１３・・・・・・遊休レジスタ
コントロール信号線、１４・・・・・・プロセッサ群、
１５・・・・・・周辺装置群、１６・・・・・・−プロ
セッサ群、１７・・・・・・周辺装置群。 代理人の氏名 弁理士 中尾敏男 ばか１名第３図
の実施例１のハードウェア構成図、第３図は本発明の実
施例２のハードウェア構成図、第４図は従来例１のブロ
ック図、第５図は従来例２のブロック図である。 １・・・・・・プロセッサ群、２・・・・・・周辺装置
群、３・・・・・・割込先プロセッサ選択手段、４・・
・・・・割込先プロセッサ選択変更手段、５・・・・・
・プロセッサ群、６・・・・・・周辺装置群、７・・・
・・・割込先プロセッサセレクトレジスタ、８・・・・
・・セレクトレジスタコントロール、９・・・・・・コ
ントロール信号線、１０・・・・・・割込要求信号線、
１１・・・・・・プロセッサ割込要求信号線、１２・・
・・・・遊休レジスタ、１３・・・・・・遊休レジスタ
コントロール信号線、１４・・・・・・プロセッサ群、
１５・・・・・・周辺装置群、１６・・・・・・−プロ
セッサ群、１７・・・・・・周辺装置群。 代理人の氏名 弁理士 中尾敏男 ばか１名第３図
Claims (1)
- 複数のプロセッサと割込を発生する機能をもった周辺装
置で構成される複数プロセッサ構成装置であって、周辺
装置から発生した割込を受けつけるプロセッサの選択先
を保持する割込先プロセッサ選択手段と、周辺装置から
発生した割込を受けつけるプロセッサを任意のプロセッ
サによって選択可能となるように前記割込先プロセッサ
選択手段を変更する割込先プロセッサ選択変更手段を具
備することを特徴とする複数プロセッサ構成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5711887A JPS63223860A (ja) | 1987-03-12 | 1987-03-12 | 複数プロセツサ構成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5711887A JPS63223860A (ja) | 1987-03-12 | 1987-03-12 | 複数プロセツサ構成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63223860A true JPS63223860A (ja) | 1988-09-19 |
Family
ID=13046627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5711887A Pending JPS63223860A (ja) | 1987-03-12 | 1987-03-12 | 複数プロセツサ構成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63223860A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0836498A (ja) * | 1994-07-25 | 1996-02-06 | Nec Software Ltd | マルチプロセッサシステム |
| WO2009150815A1 (ja) * | 2008-06-11 | 2009-12-17 | パナソニック株式会社 | マルチプロセッサシステム |
| WO2012014312A1 (ja) * | 2010-07-30 | 2012-02-02 | 富士通株式会社 | マルチコアプロセッサシステム、割り当てプログラム、制御プログラム、割り当て方法、および制御方法 |
| JP2014130645A (ja) * | 2014-04-03 | 2014-07-10 | Fujitsu Ltd | マルチプロセッサシステム、制御方法、および制御プログラム |
| CN105930289A (zh) * | 2010-07-30 | 2016-09-07 | 富士通株式会社 | 多核处理器系统、分配程序、控制程序、分配方法以及控制方法 |
| US9465646B2 (en) | 2012-03-19 | 2016-10-11 | Fujitsu Limited | Detection apparatus, notification method, and computer product |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61110241A (ja) * | 1984-11-05 | 1986-05-28 | Matsushita Electric Ind Co Ltd | マルチプロセツサ割り込み制御装置 |
-
1987
- 1987-03-12 JP JP5711887A patent/JPS63223860A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN103026340A (zh) * | 2010-07-30 | 2013-04-03 | 富士通株式会社 | 多核处理器系统、分配程序、控制程序、分配方法以及控制方法 |
| JP5516737B2 (ja) * | 2010-07-30 | 2014-06-11 | 富士通株式会社 | プロセッサシステム、制御プログラム、および制御方法 |
| US9170965B2 (en) | 2010-07-30 | 2015-10-27 | Fujitsu Limited | Interrupt assigning method, interrupt control method, and system therefor |
| CN103026340B (zh) * | 2010-07-30 | 2016-05-04 | 富士通株式会社 | 多核处理器系统、分配程序、控制程序、分配方法以及控制方法 |
| CN105930289A (zh) * | 2010-07-30 | 2016-09-07 | 富士通株式会社 | 多核处理器系统、分配程序、控制程序、分配方法以及控制方法 |
| US9772964B2 (en) | 2010-07-30 | 2017-09-26 | Fujitsu Limited | Multicore processor system, computer product, assigning method, and control method |
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