JP5516737B2 - プロセッサシステム、制御プログラム、および制御方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 249
- 230000008569 process Effects 0.000 claims description 215
- 238000012545 processing Methods 0.000 claims description 73
- 238000004364 calculation method Methods 0.000 claims description 14
- 239000013256 coordination polymer Substances 0.000 description 75
- 238000010586 diagram Methods 0.000 description 27
- 230000002093 peripheral effect Effects 0.000 description 20
- 238000013461 design Methods 0.000 description 19
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 15
- 238000001514 detection method Methods 0.000 description 15
- 239000000872 buffer Substances 0.000 description 14
- 238000004088 simulation Methods 0.000 description 12
- 230000003287 optical effect Effects 0.000 description 8
- 230000006399 behavior Effects 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000012015 optical character recognition Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
- G06F13/34—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer with priority control
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/329—Power saving characterised by the action undertaken by task scheduling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
- G06F9/5005—Allocation of resources, e.g. of the central processing unit [CPU] to service a request
- G06F9/5027—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resource being a machine, e.g. CPUs, Servers, Terminals
- G06F9/5033—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resource being a machine, e.g. CPUs, Servers, Terminals considering data affinity
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Description
Memory Access)を用いて共有メモリへ転送される。
実施の形態1ではESL(Electronic System Level)モデルを用いて各ドライバの実行時間の算出について説明する。ここで、ESLモデルとはハードウェアデバイスのビヘイビア(ふるまい)をもとに記述することによりハードウェア環境をシミュレーション化する技術である。たとえば、CPUのESLモデルでは命令発行の電気回路的なメカニズムをそのままシミュレーションするのではなく、発行命令とそれに要する時間で表現する。
図3は、ESLモデルの一例を示す説明図である。ESLモデル300は、評価対象の周辺回路モデル301と、周辺回路モデル302と、割り込みコントローラモデル303と、CPUモデル304と、を有している。
図4は、実施の形態1にかかる設計支援装置のハードウェアを示すブロック図である。図4において、設計支援装置は、CPU(Central Processing Unit)401と、ROM(Read‐Only Memory)402と、RAM(Random Access Memory)403と、磁気ディスクドライブ404と、磁気ディスク405と、光ディスクドライブ406と、光ディスク407と、ディスプレイ408と、I/F(Interface)409と、キーボード410と、マウス411と、スキャナ412と、プリンタ413と、を有している。また、各部はバス400によってそれぞれ接続されている。
・ディスプレイドライバのDt=1/60=16.6[ms]
・オーディオドライバのDt=1/44.1=22[μs]
・CP=理論実行値×劣化率[%]
図8は、設計支援装置によるドライバのCPおよびDtの算出処理手順を示すフローチャートである。まず、設計支援装置が、ESLモデルを取得し(ステップS801)、未選択のドライバがあるか否かを判断する(ステップS802)。そして、設計支援装置が、未選択のドライバがないと判断した場合(ステップS802:Yes)、未選択のドライバから1つのドライバを選択する(ステップS803)。
つぎに、実施の形態2では、ドライバの割り当てとアプリケーションの割り当てについて説明する。ここで、マルチコアプロセッサシステムにおいて、マルチコアプロセッサとは、コアが複数搭載されたプロセッサである。コアが複数搭載されていれば、複数のコアが搭載された単一のプロセッサでもよく、シングルコアのプロセッサが並列されているプロセッサ群でもよい。なお、本実施の形態では、説明を単純化するため、シングルコアのプロセッサが並列されているプロセッサ群を例に挙げて説明する。
図9は、マルチコアプロセッサシステムのハードウェアを示すブロック図である。マルチコアプロセッサシステム900では、周辺回路901と、周辺回路902と、割り込みコントローラ903と、CPU#0と、CPU#1と、共有メモリ905と、クロック供給回路906と、を有している。各部はバス904を介して接続されている。
図10は、起動時に関するマルチコアプロセッサシステム900の機能ブロック図である。マルチコアプロセッサシステム900は、加算部1001と、特定部1002と、判断部1003と、割り当て部1004と、を有している。加算部1001〜割り当て部1004はOS911が有し、CPU#0が共有メモリ905からOS911をロードして、該OS911内にコーディングされている処理を実行する。
図12は、マルチコアプロセッサシステム900起動時のドライバの割り当て処理手順を示すフローチャートである。上述例では、同時にすべてのCPUのCPの合計値と最短Dtとを検出していたが、本フローチャートでは、CPU#0から順にCPUの合計値と最短Dtとを検出し、CPUに割り当て可能か否かを判断する。
図13は、運用時に関するマルチコアプロセッサシステム900の機能ブロック図である。マルチコアプロセッサシステム900は、検出部1301と、取得部1302と、判断部1303と、割り当て部1304と、を有している。検出部1301〜割り当て部1304はOS911が有し、CPU#0が共有メモリ905からOS911をロードして、該OS911内にコーディングされている処理を実行する。
図18は、算出処理手順を示すフローチャートである。Appの算出処理については、各OSが実行するが、ここでは、OS912を例に挙げて説明する。まず、OS912が、ドライバの割り当てが終了したか否かを判断する(ステップS1801)。OS912が、ドライバの割り当てが終了していないと判断した場合(ステップS1801:No)、ステップS1801へ戻る。つぎに、OS912が、ドライバの割り当てが終了したと判断した場合(ステップS1801:Yes)、割り当てられた全ドライバのCPおよびDtを取得する(ステップS1802)。
図21は、クロック周波数に関するマルチコアプロセッサシステム900の機能ブロック図である。マルチコアプロセッサシステム900の各OSは、検出部と、判断部と、取得部と、決定部と、設定部と、を有している。OS911は検出部2101と、判断部2102と、取得部2103と、決定部2104と、設定部2105と、を有し、OS912は、検出部2111と、判断部2112と、取得部2113と、決定部2114と、設定部2115と、を有している。各CPUが共有メモリ905からそれぞれのOSをロードして、該OS内にコーディングされている処理を実行する。
・C=CMAX・{1−App/CPの合計値}
・C=100・{1−6.4/10.2}=37.25[MHz]
となる。
図22は、OSによるクロック周波数の制御処理手順を示すフローチャートである。制御処理については各OSで実行されるが、ここでは、OS911を例に挙げて説明する。まず、OS911が、プロセスの割り当てまたはプロセスの実行終了を検出したか否かを判断する(ステップS2201)。OS911が、プロセスの割り当ておよびプロセスの実行終了を検出していないと判断した場合(ステップS2201:No)、ステップS2201へ戻る。
1001 加算部
1002 特定部
1003,1303,2102,2112 判断部
1004,1304 割り当て部
1301,2101,2111 検出部
1302,2103,2113 取得部
2104,2114 決定部
2105,2115 設定部
Claims (3)
- プロセスを処理する演算部と、
処理中の割り込みを禁止する割り込み禁止プロセスの処理時間を記憶する記憶部と
を有するプロセッサシステムであって、前記演算部は、
外部から割り込み要求されたプロセスが割り込み禁止プロセスである場合に、割り込み要求の受信時に実行中のプロセスの実行期限までの時間を算出し、割り込み要求された割り込み禁止プロセスに対応する処理時間を前記記憶部から読み出し、算出した前記実行期限までの時間が前記記憶部から読み出した前記処理時間以上である場合に、前記割り込み要求を受け付ける
プロセッサシステム。 - プロセスを処理する演算部と、処理中の割り込みを禁止する割り込み禁止プロセスの処理時間を記憶する記憶部を有するプロセッサシステムの制御プログラムであって、前記演算部に、
外部から割り込み要求されたプロセスが割り込み禁止プロセスである場合に、割り込み要求の受信時に実行中のプロセスの実行期限までの時間を算出し、
割り込み要求された割り込み禁止プロセスに対応する処理時間を前記記憶部から読み出し、
算出した前記実行期限までの時間が前記記憶部から読み出した前記処理時間以上である場合に、前記割り込み要求を受け付ける
処理を実行させるプロセッサシステムの制御プログラム。 - プロセスを処理する演算部と、処理中の割り込みを禁止する割り込み禁止プロセスの処理時間を記憶する記憶部を有するプロセッサシステムの制御方法であって、前記演算部が、
外部から割り込み要求されたプロセスが割り込み禁止プロセスである場合に、割り込み要求の受信時に実行中のプロセスの実行期限までの時間を算出し、
割り込み要求された割り込み禁止プロセスに対応する処理時間を前記記憶部から読み出し、
算出した前記実行期限までの時間が前記記憶部から読み出した前記処理時間以上である場合に、前記割り込み要求を受け付ける
処理を実行するプロセッサシステムの制御方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2010/062908 WO2012014312A1 (ja) | 2010-07-30 | 2010-07-30 | マルチコアプロセッサシステム、割り当てプログラム、制御プログラム、割り当て方法、および制御方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014077377A Division JP5761419B2 (ja) | 2014-04-03 | 2014-04-03 | マルチプロセッサシステム、制御方法、および制御プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2012014312A1 JPWO2012014312A1 (ja) | 2013-09-09 |
JP5516737B2 true JP5516737B2 (ja) | 2014-06-11 |
Family
ID=45529556
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012526256A Expired - Fee Related JP5516737B2 (ja) | 2010-07-30 | 2010-07-30 | プロセッサシステム、制御プログラム、および制御方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US9170965B2 (ja) |
EP (1) | EP2600245A4 (ja) |
JP (1) | JP5516737B2 (ja) |
CN (1) | CN103026340B (ja) |
WO (1) | WO2012014312A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
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CN103026340B (zh) * | 2010-07-30 | 2016-05-04 | 富士通株式会社 | 多核处理器系统、分配程序、控制程序、分配方法以及控制方法 |
CN104169880B (zh) | 2012-03-19 | 2017-08-22 | 富士通株式会社 | 检测装置以及通知方法 |
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-
2010
- 2010-07-30 CN CN201080068231.6A patent/CN103026340B/zh not_active Expired - Fee Related
- 2010-07-30 WO PCT/JP2010/062908 patent/WO2012014312A1/ja active Application Filing
- 2010-07-30 EP EP10855322.3A patent/EP2600245A4/en not_active Withdrawn
- 2010-07-30 JP JP2012526256A patent/JP5516737B2/ja not_active Expired - Fee Related
-
2013
- 2013-01-28 US US13/752,138 patent/US9170965B2/en not_active Expired - Fee Related
-
2015
- 2015-10-01 US US14/873,015 patent/US9772964B2/en not_active Expired - Fee Related
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EP2600245A1 (en) | 2013-06-05 |
US20160026587A1 (en) | 2016-01-28 |
US20130138849A1 (en) | 2013-05-30 |
WO2012014312A1 (ja) | 2012-02-02 |
JPWO2012014312A1 (ja) | 2013-09-09 |
CN103026340B (zh) | 2016-05-04 |
US9772964B2 (en) | 2017-09-26 |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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