JP2000357152A - Ｄｍａ制御装置とその制御方法 - Google Patents
Ｄｍａ制御装置とその制御方法Info
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Abstract
(57)【要約】
【課題】 プログラムのオーバーヘッドをなくし、短時
間に多くのデータ転送を可能にしたＤＭＡ制御装置を提
供する。 【解決手段】 第１のメモリ１２上のデータを第２のメ
モリ１３に転送するＤＭＡ制御装置において、前記第１
のメモリ１２上のデータを所定の下位番地ＡＤ１から上
位番地ＡＤ２に向かって、前記第２のメモリ１３に転送
した後、再び、前記第１のメモリ１２上のデータを前記
上位番地ＡＤ２より下位の所定の下位番地ＡＤ１１から
上位番地ＡＤ１２に向かって、前記第２のメモリ１３に
転送するため、その先頭転送アドレスＡＤ１１を演算す
るアドレス制御手段を設けたことを特徴とする。
間に多くのデータ転送を可能にしたＤＭＡ制御装置を提
供する。 【解決手段】 第１のメモリ１２上のデータを第２のメ
モリ１３に転送するＤＭＡ制御装置において、前記第１
のメモリ１２上のデータを所定の下位番地ＡＤ１から上
位番地ＡＤ２に向かって、前記第２のメモリ１３に転送
した後、再び、前記第１のメモリ１２上のデータを前記
上位番地ＡＤ２より下位の所定の下位番地ＡＤ１１から
上位番地ＡＤ１２に向かって、前記第２のメモリ１３に
転送するため、その先頭転送アドレスＡＤ１１を演算す
るアドレス制御手段を設けたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＭＡ制御装置と
その制御方法に係わり、特に、画像処理装置に好適なＤ
ＭＡ制御装置とその制御方法に関する。
その制御方法に係わり、特に、画像処理装置に好適なＤ
ＭＡ制御装置とその制御方法に関する。
【０００２】
【従来の技術】従来より、ＤＭＡ制御装置では、一つの
ＤＭＡ転送が終了すると、ＣＰＵへのＤＭＡ転送終了割
り込みを出力し、再度次の領域の先頭アドレスをセット
し、ＤＭＡ転送を行っていた。この為、プログラムのオ
ーバーヘッドが発生していた。この種の従来技術として
は、例えば、図８に示すような、特開平８−２２１３５
３号公報が提案されている。
ＤＭＡ転送が終了すると、ＣＰＵへのＤＭＡ転送終了割
り込みを出力し、再度次の領域の先頭アドレスをセット
し、ＤＭＡ転送を行っていた。この為、プログラムのオ
ーバーヘッドが発生していた。この種の従来技術として
は、例えば、図８に示すような、特開平８−２２１３５
３号公報が提案されている。
【０００３】しかし、上記した従来のものは、下位アド
レス番地から上位アドレス番地の１方向にしか転送でき
ないため、例えば、メモリ上のデータが画像データであ
り、このデータを処理するような場合、プログラムのオ
ーバーヘッドが多くなり、能率良い作業が出来ないとい
う欠点があった。
レス番地から上位アドレス番地の１方向にしか転送でき
ないため、例えば、メモリ上のデータが画像データであ
り、このデータを処理するような場合、プログラムのオ
ーバーヘッドが多くなり、能率良い作業が出来ないとい
う欠点があった。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、プログラムのオー
バーヘッドをなくし、短時間に多くのデータを転送可能
にした新規なＤＭＡ制御装置とその制御方法を提供する
ものである。
した従来技術の欠点を改良し、特に、プログラムのオー
バーヘッドをなくし、短時間に多くのデータを転送可能
にした新規なＤＭＡ制御装置とその制御方法を提供する
ものである。
【０００５】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【０００６】即ち、本発明に係わるＤＭＡ制御装置の第
１態様は、第１のメモリ上のデータを第２のメモリに転
送するＤＭＡ制御装置において、前記第１のメモリ上の
データを所定の下位番地から上位番地に向かって、前記
第２のメモリに転送した後、再び、前記第１のメモリ上
のデータを前記上位番地より下位の下位番地から上位番
地に向かって、前記第２のメモリに転送するため、その
先頭転送アドレスを演算するアドレス制御手段を設けた
ことを特徴とするものであり、叉、第２態様は、前記ア
ドレス制御手段は、前記第１のメモリの所定の下位番地
から上位番地に向かってデータを転送するため、前記第
１のメモリのアドレスを演算する第１のアドレス演算器
と、前記第１のメモリの所定の上位番地までデータ転送
を終了させた後、再び、前記第１のメモリの前記と異な
るアドレスから転送するため、その先頭転送アドレスを
演算する第２のアドレス演算器と、データ転送中に、前
記第１のアドレス演算器と第２のアドレス演算器とを適
宜選択する選択回路とを設けたことを特徴とするもので
あり、叉、第３態様は、第１のメモリ上のデータを第２
のメモリに転送するＤＭＡ制御装置において、前記第１
のメモリ上のデータを前記第２のメモリの所定の下位番
地から上位番地に向かってデータを転送した後、再び、
前記第１のメモリ上のデータを前記第２のメモリの前記
上位番地より下位の下位番地から上位番地に向かってデ
ータを転送するため、その先頭転送アドレスを演算する
アドレス制御手段を設けたことを特徴とするものであ
り、叉、第４態様は、前記アドレス制御手段は、前記第
２のメモリの所定の下位番地から上位番地に向かってデ
ータを書込むため、前記第２のメモリのアドレスを演算
する第１のアドレス演算器と、前記第２のメモリの所定
の上位番地までデータ転送を終了させた後、再び、前記
第２のメモリの前記と異なるアドレスから転送データを
書込むため、その先頭転送アドレスを演算する第２のア
ドレス演算器と、データ転送中に、前記第１のアドレス
演算器と第２のアドレス演算器とを適宜選択する選択回
路とを設けたことを特徴とするものであり、叉、第５態
様は、前記第１のアドレス演算器で演算した転送アドレ
スが、所定のアドレス番地以上であるとき、前記第２の
アドレス演算器は、前記第１のアドレス演算器で演算し
た転送アドレスから予め決められた数を減算すること
で、前記先頭転送アドレスを演算し、先頭転送アドレス
を決定することを特徴とするものである。
１態様は、第１のメモリ上のデータを第２のメモリに転
送するＤＭＡ制御装置において、前記第１のメモリ上の
データを所定の下位番地から上位番地に向かって、前記
第２のメモリに転送した後、再び、前記第１のメモリ上
のデータを前記上位番地より下位の下位番地から上位番
地に向かって、前記第２のメモリに転送するため、その
先頭転送アドレスを演算するアドレス制御手段を設けた
ことを特徴とするものであり、叉、第２態様は、前記ア
ドレス制御手段は、前記第１のメモリの所定の下位番地
から上位番地に向かってデータを転送するため、前記第
１のメモリのアドレスを演算する第１のアドレス演算器
と、前記第１のメモリの所定の上位番地までデータ転送
を終了させた後、再び、前記第１のメモリの前記と異な
るアドレスから転送するため、その先頭転送アドレスを
演算する第２のアドレス演算器と、データ転送中に、前
記第１のアドレス演算器と第２のアドレス演算器とを適
宜選択する選択回路とを設けたことを特徴とするもので
あり、叉、第３態様は、第１のメモリ上のデータを第２
のメモリに転送するＤＭＡ制御装置において、前記第１
のメモリ上のデータを前記第２のメモリの所定の下位番
地から上位番地に向かってデータを転送した後、再び、
前記第１のメモリ上のデータを前記第２のメモリの前記
上位番地より下位の下位番地から上位番地に向かってデ
ータを転送するため、その先頭転送アドレスを演算する
アドレス制御手段を設けたことを特徴とするものであ
り、叉、第４態様は、前記アドレス制御手段は、前記第
２のメモリの所定の下位番地から上位番地に向かってデ
ータを書込むため、前記第２のメモリのアドレスを演算
する第１のアドレス演算器と、前記第２のメモリの所定
の上位番地までデータ転送を終了させた後、再び、前記
第２のメモリの前記と異なるアドレスから転送データを
書込むため、その先頭転送アドレスを演算する第２のア
ドレス演算器と、データ転送中に、前記第１のアドレス
演算器と第２のアドレス演算器とを適宜選択する選択回
路とを設けたことを特徴とするものであり、叉、第５態
様は、前記第１のアドレス演算器で演算した転送アドレ
スが、所定のアドレス番地以上であるとき、前記第２の
アドレス演算器は、前記第１のアドレス演算器で演算し
た転送アドレスから予め決められた数を減算すること
で、前記先頭転送アドレスを演算し、先頭転送アドレス
を決定することを特徴とするものである。
【０００７】叉、本発明に係わるＤＭＡ制御装置の制御
方法の第１態様は、第１のメモリ上のデータを第２のメ
モリに転送するＤＭＡ制御装置の制御方法であって、前
記第１のメモリ上のデータを所定の下位番地から上位番
地に向かって順にデータを転送する第１の工程と、前記
第１の工程のデータ転送が終了した後、再び、前記第１
のメモリの前記上位番地より下位の下位番地から上位番
地に向かってデータを転送するため、その先頭転送アド
レスを演算する第２の工程と、前記第２の工程で決定さ
れた前記第１のメモリの先頭転送アドレスから再びデー
タを順に転送する第３の工程と、で構成したことを特徴
とするものであり、叉、第２態様は、第１のメモリ上の
データを第２のメモリに転送するＤＭＡ制御装置の制御
方法であって、前記第１のメモリ上のデータを前記第２
のメモリの所定の下位番地から上位番地に向かって順に
データを転送する第１の工程と、前記第１の工程のデー
タ転送が終了した後、再び、前記第１のメモリ上のデー
タを前記第２のメモリの前記上位番地より下位の下位番
地から上位番地に向かってデータを転送するため、その
先頭転送アドレスを演算する第２の工程と、前記第２の
工程で決定された前記第２のメモリの先頭転送アドレス
から順に再びデータを書込む第３の工程と、で構成した
ことを特徴とするものである。
方法の第１態様は、第１のメモリ上のデータを第２のメ
モリに転送するＤＭＡ制御装置の制御方法であって、前
記第１のメモリ上のデータを所定の下位番地から上位番
地に向かって順にデータを転送する第１の工程と、前記
第１の工程のデータ転送が終了した後、再び、前記第１
のメモリの前記上位番地より下位の下位番地から上位番
地に向かってデータを転送するため、その先頭転送アド
レスを演算する第２の工程と、前記第２の工程で決定さ
れた前記第１のメモリの先頭転送アドレスから再びデー
タを順に転送する第３の工程と、で構成したことを特徴
とするものであり、叉、第２態様は、第１のメモリ上の
データを第２のメモリに転送するＤＭＡ制御装置の制御
方法であって、前記第１のメモリ上のデータを前記第２
のメモリの所定の下位番地から上位番地に向かって順に
データを転送する第１の工程と、前記第１の工程のデー
タ転送が終了した後、再び、前記第１のメモリ上のデー
タを前記第２のメモリの前記上位番地より下位の下位番
地から上位番地に向かってデータを転送するため、その
先頭転送アドレスを演算する第２の工程と、前記第２の
工程で決定された前記第２のメモリの先頭転送アドレス
から順に再びデータを書込む第３の工程と、で構成した
ことを特徴とするものである。
【０００８】
【発明の実施の形態】本発明に係わるＤＭＡ制御装置
は、第１のメモリ上のデータを第２のメモリに転送する
ＤＭＡ制御装置において、前記第１のメモリ上のデータ
を所定の下位番地から上位番地に向かって、前記第２の
メモリに転送した後、再び、前記第１のメモリ上のデー
タを前記上位番地より下位の所定の下位番地から上位番
地に向かって、前記第２のメモリに転送するため、その
先頭転送アドレスを演算するアドレス制御手段を設けた
ことを特徴とするものである。
は、第１のメモリ上のデータを第２のメモリに転送する
ＤＭＡ制御装置において、前記第１のメモリ上のデータ
を所定の下位番地から上位番地に向かって、前記第２の
メモリに転送した後、再び、前記第１のメモリ上のデー
タを前記上位番地より下位の所定の下位番地から上位番
地に向かって、前記第２のメモリに転送するため、その
先頭転送アドレスを演算するアドレス制御手段を設けた
ことを特徴とするものである。
【０００９】そして、転送する際、初め、第１のメモリ
上のデータを所定の下位番地から上位番地に向かって順
にデータを転送し、その後、再び、第１のメモリの前記
上位番地より下位の所定の下位番地から上位番地に向か
ってデータを転送するため、その先頭転送アドレスを演
算し、先頭転送アドレスを決定する。従って、決定され
た第１のメモリの先頭転送アドレスから再びデータを順
に第２のメモリに転送することが出来るから、連続し
て、データの転送が可能になる。
上のデータを所定の下位番地から上位番地に向かって順
にデータを転送し、その後、再び、第１のメモリの前記
上位番地より下位の所定の下位番地から上位番地に向か
ってデータを転送するため、その先頭転送アドレスを演
算し、先頭転送アドレスを決定する。従って、決定され
た第１のメモリの先頭転送アドレスから再びデータを順
に第２のメモリに転送することが出来るから、連続し
て、データの転送が可能になる。
【００１０】
【実施例】以下に、本発明に係わるＤＭＡ制御装置とそ
の制御方法の具体例を図面を参照しながら詳細に説明す
る。
の制御方法の具体例を図面を参照しながら詳細に説明す
る。
【００１１】（第１の具体例）図１乃至図４は、本発明
に係わるＤＭＡ制御装置とその制御方法の第１の具体例
を示す図であって、これらの図には、第１のメモリ１２
上のデータを第２のメモリ１３に転送するＤＭＡ制御装
置において、前記第１のメモリ１２上のデータを所定の
下位番地ＡＤ１から上位番地ＡＤ２に向かって、前記第
２のメモリ１３に転送した後、再び、前記第１のメモリ
１２上のデータを前記上位番地ＡＤ２より下位の所定の
下位番地ＡＤ１１から上位番地ＡＤ１２に向かって、前
記第２のメモリ１３に転送するため、その先頭転送アド
レスＡＤ１１を演算するアドレス制御手段を設けたこと
を特徴とするＤＭＡ制御装置が示され、又、前記アドレ
ス制御手段は、前記第１のメモリ１２の所定の下位番地
から上位番地に向かってデータを転送するため、前記第
１のメモリ１２のアドレスを演算する第１のアドレス演
算器６８と、前記第１のメモリ１２の所定の下位番地ま
でデータ転送を終了させた後、再び、前記第１のメモリ
１２の所定のアドレスから転送するため、その先頭転送
アドレスを演算する第２のアドレス演算器６９と、デー
タ転送中に、前記第１のアドレス演算器６８と第２のア
ドレス演算器６９とを適宜選択する選択回路６７とを設
けたことを特徴とするＤＭＡ制御装置が示されている。
に係わるＤＭＡ制御装置とその制御方法の第１の具体例
を示す図であって、これらの図には、第１のメモリ１２
上のデータを第２のメモリ１３に転送するＤＭＡ制御装
置において、前記第１のメモリ１２上のデータを所定の
下位番地ＡＤ１から上位番地ＡＤ２に向かって、前記第
２のメモリ１３に転送した後、再び、前記第１のメモリ
１２上のデータを前記上位番地ＡＤ２より下位の所定の
下位番地ＡＤ１１から上位番地ＡＤ１２に向かって、前
記第２のメモリ１３に転送するため、その先頭転送アド
レスＡＤ１１を演算するアドレス制御手段を設けたこと
を特徴とするＤＭＡ制御装置が示され、又、前記アドレ
ス制御手段は、前記第１のメモリ１２の所定の下位番地
から上位番地に向かってデータを転送するため、前記第
１のメモリ１２のアドレスを演算する第１のアドレス演
算器６８と、前記第１のメモリ１２の所定の下位番地ま
でデータ転送を終了させた後、再び、前記第１のメモリ
１２の所定のアドレスから転送するため、その先頭転送
アドレスを演算する第２のアドレス演算器６９と、デー
タ転送中に、前記第１のアドレス演算器６８と第２のア
ドレス演算器６９とを適宜選択する選択回路６７とを設
けたことを特徴とするＤＭＡ制御装置が示されている。
【００１２】更に、第１のメモリ１２上のデータを第２
のメモリ１３に転送するＤＭＡ制御装置の制御方法であ
って、前記第１のメモリ１２上のデータを所定の下位番
地ＡＤ１から上位番地ＡＤ２に向かって順にデータを転
送する第１の工程と、前記第１の工程のデータ転送が終
了した後、再び、前記第１のメモリ１２の前記上位番地
ＡＤ２より下位の下位番地ＡＤ１１から上位番地ＡＤ１
２に向かってデータを転送するため、その先頭転送アド
レスＡＤ１１を演算する第２の工程と、前記第２の工程
で決定された前記第１のメモリ１２の先頭転送アドレス
ＡＤ１１から再びデータを順に転送する第３の工程と、
で構成したことを特徴とするＤＭＡ制御装置の制御方法
が示されている。
のメモリ１３に転送するＤＭＡ制御装置の制御方法であ
って、前記第１のメモリ１２上のデータを所定の下位番
地ＡＤ１から上位番地ＡＤ２に向かって順にデータを転
送する第１の工程と、前記第１の工程のデータ転送が終
了した後、再び、前記第１のメモリ１２の前記上位番地
ＡＤ２より下位の下位番地ＡＤ１１から上位番地ＡＤ１
２に向かってデータを転送するため、その先頭転送アド
レスＡＤ１１を演算する第２の工程と、前記第２の工程
で決定された前記第１のメモリ１２の先頭転送アドレス
ＡＤ１１から再びデータを順に転送する第３の工程と、
で構成したことを特徴とするＤＭＡ制御装置の制御方法
が示されている。
【００１３】以下に、第１の具体例を更に詳細に説明す
る。
る。
【００１４】初めに、本発明のＤＭＡ制御装置のブロッ
ク構成について説明する。
ク構成について説明する。
【００１５】転送制御回路４には、転送ワード数１レジ
スタ１、転送ワード数２レジスタ２、ＤＭＡ転送コント
ロールレジスタ３、外部メモリアドレスレジスタ５、内
部メモリアドレスレジスタ７、外部メモリ１２、内部メ
モリ１３が接続されている。又、転送ワード数１レジス
タ１、転送ワード数２レジスタ２、外部メモリアドレス
レジスタ５、内部メモリアドレスレジスタ７、内部アド
レスアダー８、オフセット１レジスタ９、オフセット２
レジスタ１０、モジュロレジスタ１１、ＤＭＡ転送コン
トロールレジスタ３は、データバスＰＢＵＳ０にも接続
され、これらのレジスタに初期値を設定することによ
り、転送制御回路４で制御されたＤＭＡ転送を行う。
スタ１、転送ワード数２レジスタ２、ＤＭＡ転送コント
ロールレジスタ３、外部メモリアドレスレジスタ５、内
部メモリアドレスレジスタ７、外部メモリ１２、内部メ
モリ１３が接続されている。又、転送ワード数１レジス
タ１、転送ワード数２レジスタ２、外部メモリアドレス
レジスタ５、内部メモリアドレスレジスタ７、内部アド
レスアダー８、オフセット１レジスタ９、オフセット２
レジスタ１０、モジュロレジスタ１１、ＤＭＡ転送コン
トロールレジスタ３は、データバスＰＢＵＳ０にも接続
され、これらのレジスタに初期値を設定することによ
り、転送制御回路４で制御されたＤＭＡ転送を行う。
【００１６】転送制御回路４では、ＤＭＡ転送コントロ
ールレジスタ３の値で決定された転送モードによる転送
を反復する。ＤＭＡ転送に使用する外部メモリ１２の番
地は、外部アドレスアダー６により決定される。又、内
部メモリ１３の番地は、内部アドレスアダー８により決
定される。外部アドレスアダー６には、外部メモリアド
レスレジスタ５、オフセット制御回路１４、モジュロレ
ジスタ１１が接続され、モジュロレジスタ１１の値を超
えない限りは、外部メモリアドレスレジスタ５の値にオ
フセット制御回路１４で制御されたオフセットレジスタ
の値が加算される。オフセット制御回路１４には、オフ
セット１レジスタ９、オフセット２レジスタ１０が接続
され、転送制御回路４から発生される制御信号でどちら
を選択するか制御される。外部メモリアドレスレジスタ
５の値がモジュロレジスタ１１の値を超えた場合は、ア
ドレス調整のための演算であるモジュロ調整を行い、こ
れにより外部メモリアドレスが決定される。内部アドレ
スアダー８には、内部メモリアドレスレジスタ７が接続
され、内部メモリアドレスレジスタ７の値をインクリメ
ントする。
ールレジスタ３の値で決定された転送モードによる転送
を反復する。ＤＭＡ転送に使用する外部メモリ１２の番
地は、外部アドレスアダー６により決定される。又、内
部メモリ１３の番地は、内部アドレスアダー８により決
定される。外部アドレスアダー６には、外部メモリアド
レスレジスタ５、オフセット制御回路１４、モジュロレ
ジスタ１１が接続され、モジュロレジスタ１１の値を超
えない限りは、外部メモリアドレスレジスタ５の値にオ
フセット制御回路１４で制御されたオフセットレジスタ
の値が加算される。オフセット制御回路１４には、オフ
セット１レジスタ９、オフセット２レジスタ１０が接続
され、転送制御回路４から発生される制御信号でどちら
を選択するか制御される。外部メモリアドレスレジスタ
５の値がモジュロレジスタ１１の値を超えた場合は、ア
ドレス調整のための演算であるモジュロ調整を行い、こ
れにより外部メモリアドレスが決定される。内部アドレ
スアダー８には、内部メモリアドレスレジスタ７が接続
され、内部メモリアドレスレジスタ７の値をインクリメ
ントする。
【００１７】次に、第１の具体例の動作について、図
２、３を用いて説明する。
２、３を用いて説明する。
【００１８】画像データ１６の外部メモリへの格納方法
はいろいろあるが、本発明では、図２で示すように格納
されていると仮定している。外部メモリ１２に格納され
ている画像データを内部メモリ１３にアルファベット順
にＤＭＡ転送を行う場合、外部メモリアドレスレジスタ
５：００００ｈ、内部アドレスアドレスレジスタ７：０
０００ｈ、オフセット１レジスタ９：０００３ｈ、転送
ワード数１レジスタ１：００１２ｈ、モジュロレジスタ
１１：００１１ｈ、ＤＭＡ転送コントロールレジスタ
３：０００１ｈの初期値を設定することにより、図３に
示すように動作する。
はいろいろあるが、本発明では、図２で示すように格納
されていると仮定している。外部メモリ１２に格納され
ている画像データを内部メモリ１３にアルファベット順
にＤＭＡ転送を行う場合、外部メモリアドレスレジスタ
５：００００ｈ、内部アドレスアドレスレジスタ７：０
０００ｈ、オフセット１レジスタ９：０００３ｈ、転送
ワード数１レジスタ１：００１２ｈ、モジュロレジスタ
１１：００１１ｈ、ＤＭＡ転送コントロールレジスタ
３：０００１ｈの初期値を設定することにより、図３に
示すように動作する。
【００１９】即ち、外部メモリアドレスレジスタ５の
値：００００ｈで示されるメモリアドレスに格納されて
いる外部メモリ１２の画像データａを、内部メモリアド
レスレジスタ７の値：００００ｈで示される内部メモリ
１３のアドレスに転送する。次に、転送ワード数１レジ
スタ１の値を転送制御回路４で１回ダウンカウントす
る。更に、外部アドレスアダー６で外部メモリアドレス
レジスタ５の値にオフセット制御回路１４で選択された
オフセット１レジスタ９の値を加算し、外部メモリアド
レスレジスタ５の値を０００３ｈにする。次に、内部ア
ドレスアダー８で内部メモリアドレスレジスタ７をイン
クリメントし、内部メモリアドレスレジスタ７の値を０
００１ｈにする。
値：００００ｈで示されるメモリアドレスに格納されて
いる外部メモリ１２の画像データａを、内部メモリアド
レスレジスタ７の値：００００ｈで示される内部メモリ
１３のアドレスに転送する。次に、転送ワード数１レジ
スタ１の値を転送制御回路４で１回ダウンカウントす
る。更に、外部アドレスアダー６で外部メモリアドレス
レジスタ５の値にオフセット制御回路１４で選択された
オフセット１レジスタ９の値を加算し、外部メモリアド
レスレジスタ５の値を０００３ｈにする。次に、内部ア
ドレスアダー８で内部メモリアドレスレジスタ７をイン
クリメントし、内部メモリアドレスレジスタ７の値を０
００１ｈにする。
【００２０】この状態で、外部メモリアドレスレジスタ
５で示される外部メモリの画像データｂを、内部メモリ
アドレスレジスタ７で示される内部メモリ１３のアドレ
スに転送する。このような転送動作を、外部メモリアド
レスレジスタ５の値がモジュロレジスタ１１の値を超え
るまで繰り返す。画像データｆの転送が終了した時点
の、外部メモリアドレスレジスタ５の値は、０００ｆｈ
であり、外部アドレスアダー６で、オフセット１レジス
タ９の値を加算すると００１２ｈとなりモジュロレジス
タ１１の値：００１１ｈを超えてしまう。
５で示される外部メモリの画像データｂを、内部メモリ
アドレスレジスタ７で示される内部メモリ１３のアドレ
スに転送する。このような転送動作を、外部メモリアド
レスレジスタ５の値がモジュロレジスタ１１の値を超え
るまで繰り返す。画像データｆの転送が終了した時点
の、外部メモリアドレスレジスタ５の値は、０００ｆｈ
であり、外部アドレスアダー６で、オフセット１レジス
タ９の値を加算すると００１２ｈとなりモジュロレジス
タ１１の値：００１１ｈを超えてしまう。
【００２１】ここで、外部アドレスアダー６でモジュロ
調整が行われ、加算された値００１２ｈからモジュロレ
ジスタ１１の値：００１１ｈが差分され、０００１ｈを
得る。この値が次の転送サイクルの外部メモリアドレス
の先頭転送アドレスになり、画像データｇが内部メモリ
アドレス０００６ｈに転送される。これを転送ワード数
１レジスタ１の値が１と等しくなるまで繰り返され、転
送ワード数１レジスタ１の値が１と等しくなった時にＤ
ＭＡ転送は完了する。そして、ＣＰＵに割り込み１５を
出力し、ＣＰＵにＤＭＡ転送が完了したことを通知す
る。
調整が行われ、加算された値００１２ｈからモジュロレ
ジスタ１１の値：００１１ｈが差分され、０００１ｈを
得る。この値が次の転送サイクルの外部メモリアドレス
の先頭転送アドレスになり、画像データｇが内部メモリ
アドレス０００６ｈに転送される。これを転送ワード数
１レジスタ１の値が１と等しくなるまで繰り返され、転
送ワード数１レジスタ１の値が１と等しくなった時にＤ
ＭＡ転送は完了する。そして、ＣＰＵに割り込み１５を
出力し、ＣＰＵにＤＭＡ転送が完了したことを通知す
る。
【００２２】図１（ｂ）は、内部アドレスアダー６の内
部構成を示すブロック図である。
部構成を示すブロック図である。
【００２３】外部アドレスレジスタ（ＤＥＡＤＤＲ）５
の値が、モジュロレジスタ（ＤＭＯＤＲ）１１の値を超
えた時、モジュロ調整制御回路６７はモジュロアドレス
演算器６９を選択し、このモジュロアドレス演算器６９
で演算されたアドレスが外部アドレスとなり、このアド
レスデータが外部アドレスレジスタ（ＤＥＡＤＤＲ）５
及び転送制御回路４に入力される。超えない場合、モジ
ュロ調整制御回路６７は通常アドレス演算器６８を選択
し、この通常アドレス演算器６８で演算されたアドレス
が外部アドレスレジスタ（ＤＥＡＤＤＲ）５及び転送制
御回路４に入力されるように構成している。
の値が、モジュロレジスタ（ＤＭＯＤＲ）１１の値を超
えた時、モジュロ調整制御回路６７はモジュロアドレス
演算器６９を選択し、このモジュロアドレス演算器６９
で演算されたアドレスが外部アドレスとなり、このアド
レスデータが外部アドレスレジスタ（ＤＥＡＤＤＲ）５
及び転送制御回路４に入力される。超えない場合、モジ
ュロ調整制御回路６７は通常アドレス演算器６８を選択
し、この通常アドレス演算器６８で演算されたアドレス
が外部アドレスレジスタ（ＤＥＡＤＤＲ）５及び転送制
御回路４に入力されるように構成している。
【００２４】図４は、第１の具体例の動作を示すフロー
チャートである。
チャートである。
【００２５】初めに、転送ワード数１レジスタ（ＤＷ１
Ｒ）１、転送ワード数２レジスタ（ＤＷ２Ｒ）２、外部
メモリアドレスレジスタ（ＤＥＡＤＤＲ）５、内部メモ
リアドレスレジスタ（ＤＩＡＤＤＲ）７、オフセットレ
ジスタ（ＤＯＦＦ１）９、オフセットレジスタ（ＤＯＦ
Ｆ２）１０、モジュロレジスタ（ＤＭＯＤ）１１にＰＢ
ＵＳ０から初期値がセットされ、更に、ＤＭＡ転送コン
トロールレジスタ（ＤＣＯＭＲ）３にデータをセットす
ることによりＤＭＡ転送が開始される。
Ｒ）１、転送ワード数２レジスタ（ＤＷ２Ｒ）２、外部
メモリアドレスレジスタ（ＤＥＡＤＤＲ）５、内部メモ
リアドレスレジスタ（ＤＩＡＤＤＲ）７、オフセットレ
ジスタ（ＤＯＦＦ１）９、オフセットレジスタ（ＤＯＦ
Ｆ２）１０、モジュロレジスタ（ＤＭＯＤ）１１にＰＢ
ＵＳ０から初期値がセットされ、更に、ＤＭＡ転送コン
トロールレジスタ（ＤＣＯＭＲ）３にデータをセットす
ることによりＤＭＡ転送が開始される。
【００２６】まず、転送ワード数１レジスタ（ＤＷ１
Ｒ）１の値が０より大きく、更に、外部メモリアドレス
レジスタ（ＤＥＡＤＤＲ）５の値がモジュロレジスタ
（ＤＭＯＤ）１１の値より小さいか等しければ（ステッ
プ３６、３７）、ステップ３８でデータの転送を行う。
データ転送後、外部メモリアドレスレジスタ（ＤＥＡＤ
ＤＲ）５の値にオフセットレジスタ（ＤＯＦＦ１）９の
値を加算し、更に、内部メモリアドレスレジスタ（ＤＩ
ＡＤＤＲ）７の値もインクリメントし、次回の転送アド
レスを更新する（ステップ３９）。更に、転送ワード数
１レジスタ（ＤＷ１Ｒ）１の値をデクリメントし（ステ
ップ４０）、再び、次のデータを転送する。
Ｒ）１の値が０より大きく、更に、外部メモリアドレス
レジスタ（ＤＥＡＤＤＲ）５の値がモジュロレジスタ
（ＤＭＯＤ）１１の値より小さいか等しければ（ステッ
プ３６、３７）、ステップ３８でデータの転送を行う。
データ転送後、外部メモリアドレスレジスタ（ＤＥＡＤ
ＤＲ）５の値にオフセットレジスタ（ＤＯＦＦ１）９の
値を加算し、更に、内部メモリアドレスレジスタ（ＤＩ
ＡＤＤＲ）７の値もインクリメントし、次回の転送アド
レスを更新する（ステップ３９）。更に、転送ワード数
１レジスタ（ＤＷ１Ｒ）１の値をデクリメントし（ステ
ップ４０）、再び、次のデータを転送する。
【００２７】このような転送状態で、外部メモリアドレ
スレジスタ（ＤＥＡＤＤＲ）５の値がモジュロレジスタ
（ＤＭＯＤ）１１の値より大きくなると（ステップ３
７）、次の転送サイクルの先頭転送アドレスを決定する
ためにアドレスの演算が行われる（ステップ４１）。そ
して、アドレスが決定した後は、ステップ３８〜４０と
同様にステップ４２〜４４が実行される。やがて、転送
ワード数１レジスタ（ＤＷ１Ｒ）１の値が１になると、
最後のデータが転送され（ステップ４５）、データの転
送動作を終了させる。
スレジスタ（ＤＥＡＤＤＲ）５の値がモジュロレジスタ
（ＤＭＯＤ）１１の値より大きくなると（ステップ３
７）、次の転送サイクルの先頭転送アドレスを決定する
ためにアドレスの演算が行われる（ステップ４１）。そ
して、アドレスが決定した後は、ステップ３８〜４０と
同様にステップ４２〜４４が実行される。やがて、転送
ワード数１レジスタ（ＤＷ１Ｒ）１の値が１になると、
最後のデータが転送され（ステップ４５）、データの転
送動作を終了させる。
【００２８】この具体例では、１回のＤＭＡ転送で画像
データをすべて転送が可能であるため、ＣＰＵへの割り
込み回数を低減でき、プログラムのオーバーヘッドを約
１／３にすることが出来る。又、プログラムのライン数
を約２０％削減できる。
データをすべて転送が可能であるため、ＣＰＵへの割り
込み回数を低減でき、プログラムのオーバーヘッドを約
１／３にすることが出来る。又、プログラムのライン数
を約２０％削減できる。
【００２９】その理由は、従来のＤＭＡ制御装置では、
転送アドレス番地の下位から上位方向の１方向しか転送
できず、この為、上位アドレス番地から下位アドレス番
地へのアドレスを変えて転送する場合、一旦ＤＭＡ転送
を終了させ、再度、レジスタにデータをセットし、ＤＭ
Ａ転送を開始しなければならならなかった。又、ＤＭＡ
が終了した時点で、ＣＰＵへの割り込みをかけてＤＭＡ
が終了したことをＣＰＵに知らせなければならず、その
間ＣＰＵの他の処理は止まってしまう。この為、プログ
ラムのオーバーヘッドが出てくる。実際には、１つの画
像処理を行うのに、従来技術では、割り込みを３回かけ
なければ転送を終了できず、本発明では１回の割り込み
で画像処理に必要なデータを転送を終了することが出来
る。
転送アドレス番地の下位から上位方向の１方向しか転送
できず、この為、上位アドレス番地から下位アドレス番
地へのアドレスを変えて転送する場合、一旦ＤＭＡ転送
を終了させ、再度、レジスタにデータをセットし、ＤＭ
Ａ転送を開始しなければならならなかった。又、ＤＭＡ
が終了した時点で、ＣＰＵへの割り込みをかけてＤＭＡ
が終了したことをＣＰＵに知らせなければならず、その
間ＣＰＵの他の処理は止まってしまう。この為、プログ
ラムのオーバーヘッドが出てくる。実際には、１つの画
像処理を行うのに、従来技術では、割り込みを３回かけ
なければ転送を終了できず、本発明では１回の割り込み
で画像処理に必要なデータを転送を終了することが出来
る。
【００３０】また、従来技術ではＤＭＡが終了する度
に、外部メモリアドレスレジスタの値を書き換えなけれ
ばならない為に、１つの画像処理に必要なデータを転送
するのに１０回、ＤＭＡ転送に必要なレジスタへのデー
タ転送が必要になるが、本発明では、８回のレジスタへ
のデータ転送で必要な画像データを転送することが出来
る。
に、外部メモリアドレスレジスタの値を書き換えなけれ
ばならない為に、１つの画像処理に必要なデータを転送
するのに１０回、ＤＭＡ転送に必要なレジスタへのデー
タ転送が必要になるが、本発明では、８回のレジスタへ
のデータ転送で必要な画像データを転送することが出来
る。
【００３１】（第２の具体例）次に、図５乃至図７を参
照して、本発明の第２の具体例について説明する。
照して、本発明の第２の具体例について説明する。
【００３２】この具体例では、図５にある画像データ１
９中のデータｉの画像処理を実行する場合、ｂｃｄ、ｈ
ｉｊ、ｎｏｐの画像データを外部メモリ１２から内部メ
モリ１３に転送することが必要になる。この場合、図１
に示した各レジスタには次のようなデータを格納する。
即ち、外部メモリアドレスレジスタ５：０００３ｈ、内
部メモリアドレスレジスタ７：００００ｈ、転送ワード
数１レジスタ１：０００３ｈ、転送ワード数２レジスタ
２：０００３ｈ、オフセット１レジスタ９:０００３
ｈ、オフセット２レジスタ１０:０００ｃｈ、モジュロ
レジスタ１１:００１１ｈ、ＤＭＡ転送コントロールレ
ジスタ３：０００１ｈを初期値として夫々設定すること
により、図６に示す転送動作を実行させる。
９中のデータｉの画像処理を実行する場合、ｂｃｄ、ｈ
ｉｊ、ｎｏｐの画像データを外部メモリ１２から内部メ
モリ１３に転送することが必要になる。この場合、図１
に示した各レジスタには次のようなデータを格納する。
即ち、外部メモリアドレスレジスタ５：０００３ｈ、内
部メモリアドレスレジスタ７：００００ｈ、転送ワード
数１レジスタ１：０００３ｈ、転送ワード数２レジスタ
２：０００３ｈ、オフセット１レジスタ９:０００３
ｈ、オフセット２レジスタ１０:０００ｃｈ、モジュロ
レジスタ１１:００１１ｈ、ＤＭＡ転送コントロールレ
ジスタ３：０００１ｈを初期値として夫々設定すること
により、図６に示す転送動作を実行させる。
【００３３】最初に、外部メモリアドレスレジスタ５の
値：０００３ｈで示すアドレスに格納されている外部メ
モリ１２の画像データｂを、内部メモリアドレスレジス
タ７の値：００００ｈで示す内部メモリ１３のアドレス
に転送する。次に、転送制御回路４で転送ワード数１レ
ジスタ１の値を１回ダウンカウントし、また、外部アド
レスアダー６で外部メモリアドレスレジスタ５の値にオ
フセット制御回路１４で選択されたオフセット１レジス
タ９の値を加算し、外部メモリアドレスレジスタ５の
値：０００６ｈを得る。更に、内部アドレスアダー８で
内部メモリアドレスレジスタ７の値をインクリメントし
た内部メモリアドレスレジスタ７の値：０００１ｈを得
る。そして、外部メモリアドレスレジスタ５の値：００
０６ｈで示されるアドレスに格納されている外部メモリ
の画像データｃを、内部メモリアドレスレジスタ７で示
される内部メモリ１３のアドレスに転送する。
値：０００３ｈで示すアドレスに格納されている外部メ
モリ１２の画像データｂを、内部メモリアドレスレジス
タ７の値：００００ｈで示す内部メモリ１３のアドレス
に転送する。次に、転送制御回路４で転送ワード数１レ
ジスタ１の値を１回ダウンカウントし、また、外部アド
レスアダー６で外部メモリアドレスレジスタ５の値にオ
フセット制御回路１４で選択されたオフセット１レジス
タ９の値を加算し、外部メモリアドレスレジスタ５の
値：０００６ｈを得る。更に、内部アドレスアダー８で
内部メモリアドレスレジスタ７の値をインクリメントし
た内部メモリアドレスレジスタ７の値：０００１ｈを得
る。そして、外部メモリアドレスレジスタ５の値：００
０６ｈで示されるアドレスに格納されている外部メモリ
の画像データｃを、内部メモリアドレスレジスタ７で示
される内部メモリ１３のアドレスに転送する。
【００３４】この転送動作を、転送ワード数１レジスタ
１の値が１に等しくなるまで繰り返す。転送ワード数１
レジスタ１の値が１に等しくなった時点で、転送制御回
路４で転送ワード数２レジスタ２の値を１回ダウンカウ
ントし、転送ワード数１レジスタ１には初期値がリロー
ドされる。外部メモリアドレスは、最後に転送した外部
メモリアドレスレジスタ５の値：０００９ｈにオフセッ
ト制御回路１４で選択されたオフセット２レジスタ１０
の値を加算したアドレス：００１５ｈになるが、モジュ
ロレジスタ１１の値：００１１ｈを超えてしまう。そこ
で、モジュロ調整を行い、００１５ｈから００１１ｈを
差分し０００４ｈを得る。これが次の外部メモリレアド
レスレジスタ５の値、即ち、先頭転送アドレスとなり、
再び、外部メモリ１２に格納されている画像データｈを
内部メモリアドレスレジスタ７の値：０００３ｈの内部
メモリ１３のアドレスに転送する。このようにして、転
送ワード２レジスタ２の値が１に等しくなるまで繰り返
す。転送ワード２レジスタ２の値が１に等しくなった時
にＤＭＡ転送は終了する。データ転送が終了すると同時
に、ＤＭＡ制御装置は、ＣＰＵに割り込み信号１５を出
力して、ＣＰＵにＤＭＡ転送が完了したことを通知す
る。
１の値が１に等しくなるまで繰り返す。転送ワード数１
レジスタ１の値が１に等しくなった時点で、転送制御回
路４で転送ワード数２レジスタ２の値を１回ダウンカウ
ントし、転送ワード数１レジスタ１には初期値がリロー
ドされる。外部メモリアドレスは、最後に転送した外部
メモリアドレスレジスタ５の値：０００９ｈにオフセッ
ト制御回路１４で選択されたオフセット２レジスタ１０
の値を加算したアドレス：００１５ｈになるが、モジュ
ロレジスタ１１の値：００１１ｈを超えてしまう。そこ
で、モジュロ調整を行い、００１５ｈから００１１ｈを
差分し０００４ｈを得る。これが次の外部メモリレアド
レスレジスタ５の値、即ち、先頭転送アドレスとなり、
再び、外部メモリ１２に格納されている画像データｈを
内部メモリアドレスレジスタ７の値：０００３ｈの内部
メモリ１３のアドレスに転送する。このようにして、転
送ワード２レジスタ２の値が１に等しくなるまで繰り返
す。転送ワード２レジスタ２の値が１に等しくなった時
にＤＭＡ転送は終了する。データ転送が終了すると同時
に、ＤＭＡ制御装置は、ＣＰＵに割り込み信号１５を出
力して、ＣＰＵにＤＭＡ転送が完了したことを通知す
る。
【００３５】図７は、第２の具体例のフローチャートで
ある。
ある。
【００３６】この具体例でも、初め、転送ワード数１レ
ジスタ（ＤＷ１Ｒ）１、転送ワード数２レジスタ（ＤＷ
２Ｒ）２、外部メモリアドレスレジスタ（ＤＥＡＤＤ
Ｒ）５、内部メモリアドレスレジスタ（ＤＩＡＤＤＲ）
７、オフセットレジスタ（ＤＯＦＦ１）９、オフセット
レジスタ（ＤＯＦＦ２）１０、モジュロレジスタ（ＤＭ
ＯＤ）１１にＰＢＵＳ０から初期値がセットされ、更
に、ＤＭＡ転送コントロールレジスタ（ＤＣＯＭＲ）３
にデータをセットすることによりＤＭＡ転送が開始され
る。
ジスタ（ＤＷ１Ｒ）１、転送ワード数２レジスタ（ＤＷ
２Ｒ）２、外部メモリアドレスレジスタ（ＤＥＡＤＤ
Ｒ）５、内部メモリアドレスレジスタ（ＤＩＡＤＤＲ）
７、オフセットレジスタ（ＤＯＦＦ１）９、オフセット
レジスタ（ＤＯＦＦ２）１０、モジュロレジスタ（ＤＭ
ＯＤ）１１にＰＢＵＳ０から初期値がセットされ、更
に、ＤＭＡ転送コントロールレジスタ（ＤＣＯＭＲ）３
にデータをセットすることによりＤＭＡ転送が開始され
る。
【００３７】まず、転送ワード数１レジスタ（ＤＷ１
Ｒ）１の値が１より大きく、更に、外部メモリアドレス
レジスタ（ＤＥＡＤＤＲ）５の値がモジュロレジスタ
（ＤＭＯＤ）１１の値より小さいか等しければ（ステッ
プ４６、４７）、ステップ３８でデータの転送を行う。
更に、データ転送後、外部メモリアドレスレジスタ（Ｄ
ＥＡＤＤＲ）５の値にオフセットレジスタ（ＤＯＦＦ
１）９の値を加算し、また、内部メモリアドレスレジス
タ（ＤＩＡＤＤＲ）７の値もインクリメントし、次回の
転送アドレスを更新する（ステップ４９）。更に、転送
ワード数１レジスタ（ＤＷ１Ｒ）１の値をデクリメント
する（ステップ５０）。この状態で、外部メモリアドレ
スレジスタ（ＤＥＡＤＤＲ）５の値がモジュロレジスタ
（ＤＭＯＤ）１１の値より大きくなると（ステップ４
７）、次の転送サイクルの先頭転送アドレスを決定する
ためにアドレスの演算が行われる（ステップ５１）。そ
して、ステップ４８〜５０と同様にステップ５２〜５４
が実行される。
Ｒ）１の値が１より大きく、更に、外部メモリアドレス
レジスタ（ＤＥＡＤＤＲ）５の値がモジュロレジスタ
（ＤＭＯＤ）１１の値より小さいか等しければ（ステッ
プ４６、４７）、ステップ３８でデータの転送を行う。
更に、データ転送後、外部メモリアドレスレジスタ（Ｄ
ＥＡＤＤＲ）５の値にオフセットレジスタ（ＤＯＦＦ
１）９の値を加算し、また、内部メモリアドレスレジス
タ（ＤＩＡＤＤＲ）７の値もインクリメントし、次回の
転送アドレスを更新する（ステップ４９）。更に、転送
ワード数１レジスタ（ＤＷ１Ｒ）１の値をデクリメント
する（ステップ５０）。この状態で、外部メモリアドレ
スレジスタ（ＤＥＡＤＤＲ）５の値がモジュロレジスタ
（ＤＭＯＤ）１１の値より大きくなると（ステップ４
７）、次の転送サイクルの先頭転送アドレスを決定する
ためにアドレスの演算が行われる（ステップ５１）。そ
して、ステップ４８〜５０と同様にステップ５２〜５４
が実行される。
【００３８】やがて、転送ワード数１レジスタ（ＤＷ１
Ｒ）１の値が１になると、ステップ５５に分岐し、ステ
ップ５６〜ステップ６５では、図５の例では、画像デー
タｊの転送と画像データｎの転送の準備を行う。即ち、
現在の転送ワード２レジスタの最後の画像データｊの転
送が終了すると（ステップ５７）、転送ワード数１レジ
スタ（ＤＷ１Ｒ）１の値がリロードされ（ステップ５
８）、外部メモリアドレスレジスタ（ＤＥＡＤＤＲ）５
の値にオフセットレジスタ（ＤＯＦＦ１）９の値を加算
し、更に、内部メモリアドレスレジスタ（ＤＩＡＤＤ
Ｒ）７の値もインクリメントされ（ステップ５９）、更
に、転送ワード２レジスタ（ＤＷ２Ｒ）の値がデクリメ
ントされ、次回の転送データをセットする。この場合、
モジュロ調整が必要になれば、モジュロ調整の後（ステ
ップ６１）、データ転送をすると共に（ステップ６
３）、ステップ５８〜ステップ６０と同じ動作をステッ
プ６３〜ステップ６５で実行する。
Ｒ）１の値が１になると、ステップ５５に分岐し、ステ
ップ５６〜ステップ６５では、図５の例では、画像デー
タｊの転送と画像データｎの転送の準備を行う。即ち、
現在の転送ワード２レジスタの最後の画像データｊの転
送が終了すると（ステップ５７）、転送ワード数１レジ
スタ（ＤＷ１Ｒ）１の値がリロードされ（ステップ５
８）、外部メモリアドレスレジスタ（ＤＥＡＤＤＲ）５
の値にオフセットレジスタ（ＤＯＦＦ１）９の値を加算
し、更に、内部メモリアドレスレジスタ（ＤＩＡＤＤ
Ｒ）７の値もインクリメントされ（ステップ５９）、更
に、転送ワード２レジスタ（ＤＷ２Ｒ）の値がデクリメ
ントされ、次回の転送データをセットする。この場合、
モジュロ調整が必要になれば、モジュロ調整の後（ステ
ップ６１）、データ転送をすると共に（ステップ６
３）、ステップ５８〜ステップ６０と同じ動作をステッ
プ６３〜ステップ６５で実行する。
【００３９】そして、転送ワード１レジスタ（ＤＷ１
Ｒ）１の値と転送ワード２レジスタ（ＤＷ２Ｒ）２の値
が共に１になると最後のデータを転送して転送動作を終
了させる（ステップ６６）。
Ｒ）１の値と転送ワード２レジスタ（ＤＷ２Ｒ）２の値
が共に１になると最後のデータを転送して転送動作を終
了させる（ステップ６６）。
【００４０】なお、上記した具体例では、外部メモリ１
２のデータを内部メモリ１３にＤＭＡ転送する場合で説
明したが、内部メモリ１３のデータを外部メモリ１２に
ＤＭＡ転送する場合も同様に適用出来る。
２のデータを内部メモリ１３にＤＭＡ転送する場合で説
明したが、内部メモリ１３のデータを外部メモリ１２に
ＤＭＡ転送する場合も同様に適用出来る。
【００４１】即ち、第１のメモリ上のデータを第２のメ
モリに転送するＤＭＡ制御装置において、前記第１のメ
モリ上のデータを前記第２のメモリの所定の下位番地か
ら上位番地に向かってデータを転送した後、再び、前記
第１のメモリ上のデータを前記第２のメモリの前記上位
番地より下位の下位番地から上位番地に向かってデータ
を転送するため、その先頭転送アドレスを演算するアド
レス制御手段を設けるように構成してもよい。
モリに転送するＤＭＡ制御装置において、前記第１のメ
モリ上のデータを前記第２のメモリの所定の下位番地か
ら上位番地に向かってデータを転送した後、再び、前記
第１のメモリ上のデータを前記第２のメモリの前記上位
番地より下位の下位番地から上位番地に向かってデータ
を転送するため、その先頭転送アドレスを演算するアド
レス制御手段を設けるように構成してもよい。
【００４２】この場合、前記第１のメモリ上のデータを
前記第２のメモリの所定の下位番地から上位番地に向か
って順にデータを転送する第１の工程と、前記第１の工
程のデータ転送が終了した後、再び、前記第１のメモリ
上のデータを前記第２のメモリの前記上位番地より下位
の下位番地から上位番地に向かってデータを転送するた
め、その先頭転送アドレスを演算する第２の工程と、前
記第２の工程で決定された前記第２のメモリの先頭転送
アドレスから順に再びデータを書込む第３の工程とでデ
ータをＤＭＡ転送する。
前記第２のメモリの所定の下位番地から上位番地に向か
って順にデータを転送する第１の工程と、前記第１の工
程のデータ転送が終了した後、再び、前記第１のメモリ
上のデータを前記第２のメモリの前記上位番地より下位
の下位番地から上位番地に向かってデータを転送するた
め、その先頭転送アドレスを演算する第２の工程と、前
記第２の工程で決定された前記第２のメモリの先頭転送
アドレスから順に再びデータを書込む第３の工程とでデ
ータをＤＭＡ転送する。
【００４３】
【発明の効果】本発明に係わるＤＭＡ制御装置とその制
御方法は、上述のように構成したので、プログラムのオ
ーバーヘッドがなくなり、多くのデータを短時間に転送
することが可能になる。
御方法は、上述のように構成したので、プログラムのオ
ーバーヘッドがなくなり、多くのデータを短時間に転送
することが可能になる。
【図１】本発明に係わるＤＭＡ制御装置のブロック図で
ある。
ある。
【図２】第１の具体例の転送例を説明する図である。
【図３】第１の具体例の転送中の各レジスタの値の変化
を示す図である。
を示す図である。
【図４】第１の具体例の動作を説明するフローチャート
である。
である。
【図５】第２の具体例の転送例を説明する図である。
【図６】第２の具体例の転送中の各レジスタの値の変化
を示す図である。
を示す図である。
【図７】第２の具体例の動作を説明するフローチャート
である。
である。
【図８】従来のＤＭＡ制御装置のブロック図である。
１ 転送ワード数１レジスタ ２ 転送ワード数２レジスタ ３ ＤＭＡ転送コントロールレジスタ ４ 転送制御回路 ５ 外部アドレスレジスタ ６ 外部アドレスアダー ７ 内部メモリアドレスレジスタ ８ 内部アドレスアダー ９ オフセット１レジスタ １０ オフセット２レジスタ １１ モジュロレジスタ １２ 内部メモリ １３ 外部メモリ １４ オフセット制御回路 １５ 割り込み信号 ＰＢＳＵ０ データバス
Claims (7)
- 【請求項１】 第１のメモリ上のデータを第２のメモリ
に転送するＤＭＡ制御装置において、 前記第１のメモリ上のデータを所定の下位番地から上位
番地に向かって、前記第２のメモリに転送した後、再
び、前記第１のメモリ上のデータを前記上位番地より下
位の下位番地から上位番地に向かって、前記第２のメモ
リに転送するため、その先頭転送アドレスを演算するア
ドレス制御手段を設けたことを特徴とするＤＭＡ制御装
置。 - 【請求項２】 前記アドレス制御手段は、前記第１のメ
モリの所定の下位番地から上位番地に向かってデータを
転送するため、前記第１のメモリのアドレスを演算する
第１のアドレス演算器と、前記第１のメモリの所定の上
位番地までデータ転送を終了させた後、再び、前記第１
のメモリの前記と異なるアドレスから転送するため、そ
の先頭転送アドレスを演算する第２のアドレス演算器
と、データ転送中に、前記第１のアドレス演算器と第２
のアドレス演算器とを適宜選択する選択回路とを設けた
ことを特徴とする請求項１記載のＤＭＡ制御装置。 - 【請求項３】 第１のメモリ上のデータを第２のメモリ
に転送するＤＭＡ制御装置において、 前記第１のメモリ上のデータを前記第２のメモリの所定
の下位番地から上位番地に向かってデータを転送した
後、再び、前記第１のメモリ上のデータを前記第２のメ
モリの前記上位番地より下位の下位番地から上位番地に
向かってデータを転送するため、その先頭転送アドレス
を演算するアドレス制御手段を設けたことを特徴とする
ＤＭＡ制御装置。 - 【請求項４】 前記アドレス制御手段は、前記第２のメ
モリの所定の下位番地から上位番地に向かってデータを
書込むため、前記第２のメモリのアドレスを演算する第
１のアドレス演算器と、前記第２のメモリの所定の上位
番地までデータ転送を終了させた後、再び、前記第２の
メモリの前記と異なるアドレスから転送データを書込む
ため、その先頭転送アドレスを演算する第２のアドレス
演算器と、データ転送中に、前記第１のアドレス演算器
と第２のアドレス演算器とを適宜選択する選択回路とを
設けたことを特徴とする請求項３記載のＤＭＡ制御装
置。 - 【請求項５】 前記第１のアドレス演算器で演算した転
送アドレスが、所定のアドレス番地以上であるとき、前
記第２のアドレス演算器は、前記第１のアドレス演算器
で演算した転送アドレスから予め決められた数を減算す
ることで、前記先頭転送アドレスを演算し、先頭転送ア
ドレスを決定することを特徴とする請求項２又は４記載
のＤＭＡ制御装置。 - 【請求項６】 第１のメモリ上のデータを第２のメモリ
に転送するＤＭＡ制御装置の制御方法であって、 前記第１のメモリ上のデータを所定の下位番地から上位
番地に向かって順にデータを転送する第１の工程と、 前記第１の工程のデータ転送が終了した後、再び、前記
第１のメモリの前記上位番地より下位の下位番地から上
位番地に向かってデータを転送するため、その先頭転送
アドレスを演算する第２の工程と、 前記第２の工程で決定された前記第１のメモリの先頭転
送アドレスから再びデータを順に転送する第３の工程
と、 で構成したことを特徴とするＤＭＡ制御装置の制御方
法。 - 【請求項７】 第１のメモリ上のデータを第２のメモリ
に転送するＤＭＡ制御装置の制御方法であって、 前記第１のメモリ上のデータを前記第２のメモリの所定
の下位番地から上位番地に向かって順にデータを転送す
る第１の工程と、 前記第１の工程のデータ転送が終了した後、再び、前記
第１のメモリ上のデータを前記第２のメモリの前記上位
番地より下位の下位番地から上位番地に向かってデータ
を転送するため、その先頭転送アドレスを演算する第２
の工程と、 前記第２の工程で決定された前記第２のメモリの先頭転
送アドレスから順に再びデータを書込む第３の工程と、 で構成したことを特徴とするＤＭＡ制御装置の制御方
法。
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