JPH01255889A - 画像メモリインタフエース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 画像信号を表示するデイスプレィ装置におけるプロセッ
サと画像メモリを介する画像メモリインタフェース回路
に関し、 メモリに蓄えられたデータの読出しと書込みとを連続に
行う場合のソフトの負荷の軽減を目的とし、 画像メモリへの書込みをレジスタを介して行い、読出し
をラッチ回路を介して行い、該書込み、該読出しの切換
えを画像メモリ制御回路へ入力されるアクセスモードレ
ジスタの出力により行う画１象メモリインタフェース回
路において、 前記レジスタに並列に該レジスタの段数と同じ段数で、
書込み、あるいは読出し指定情報を設定するフラグレジ
スタを設け、該フラグレジスタの出力信号により、前記
画像メモリ制御回路が画像メモリの読出し／書込み制御
を行うように構成する。

〔産業上の利用分野〕

本発明は、画像信号を表示するデイスプレィ装置におけ
るプロセッサと画像メモリ　（以下ＶＲＡＭと稍す）と
を介する画像メモリインタフェース回路に関する。

デイスプレィ装置においては、画像信号をデジタル画像
のファイルにしてプロセッサの大容量メモリに保存させ
、表示用として数ページ分の表示に相当するデータを画
像メモリ　（以下ＶＲＡＭと言う）に持ち、プロセッサ
を制御して画像メモリインタフェース回路を経由して大
容量のメモリ部の画像データをＶＲＡＭへ高速にて一旦
書き込み、各種の編集や処理を行って後、再度ブロモ・
ノサのメモリに保存する方法が広く用いられる。

このような書込み動作中において、ＶＲＡＭを高速でア
クセス動作を行わせ、大容量メモリのデータをＶＲＡＭ
が規定するメモリアクセス時間を考慮せずに、しかも、
ＶＲＡＭにノーウェイトで連続した書込みを行うことが
必要となってくることがある。また、この処理の途中の
合間において書込みを行っていないＶＲＡＭのページを
読出してプリンタ等の外部装置にデーを転送する場合が
ある。

このようなとき、画像メモリインタフェース回路を用い
て、画像メモリデータの連続する書込み／読出しを行う
ことが必要となって（る。

〔従来の技術〕

第４図は従来の一実施例を示すブロック図である。

本回路は、プロセッサにより画像メモリ２にダイレクト
メモリアクセス（以下ＤＭＡと称す）動作でデータを連
続して書き込みを行うときには、プロセッサの処理規定
上から、ハスの占有権を譲り受け、その後に再びプロセ
ッサ６に帰してやることを交互に行なう必要がある。こ
のため、レジスタ１３をデータバス１０とＶＲＡＭ２の
間にインタフェースとして設け、２のＶＲＡＭの規定さ
れたメモリアクセス時間を考慮せずパス待ち時間なしで
高速にて連続書き込みを実現できるようにしたものであ
る。

以下、レジスタ１３を用いた回路動作の一例について説
明する。

まず、大容量のデータを記憶するメモリ８のデータ量を
数ページ分の記憶量を有するあるＶＲＡＭ２でＶＲＡＭ
のあるページに書き込む場合は、キーボード４の操作に
よりキーボードインタフェース回路５を介してプロセッ
サ６に書込みを行うための実行命令が与える。プロセッ
サ６は、アドレスレジスタ１９に数ページ分を有するあ
るＶＲＡＭ２のあるページを書き込み開始アドレスに設
定するために、アクセスモードレジスタ１５を書き込み
モードに設定し、ダイレクトメモリアクセス制御回路７
　（以下ＤＭＡＣ７と称す）を「メモリ８からレジスタ
１３へのＤＭＡ伝送」のモードに設定し、ダイレクトメ
モリアクセスタイミング制御回路９　（以下ＤＭＡＴＣ
９と称す）に起動をかけるとＤＭＡリクエスト信号がＤ
ＭＡＴＣ９よりＤＭＡＣ７に出力される。

このＤＭＡリクエスト信号によりＤＭＡＣ７に起動がか
かり、ＤＭＡＣ７はデータバスやアドレスバス等のパス
の専有権をプロセッサ６から受は継ぎ、メモリ８から双
方向パフファ１１を通して初段のレジスタ１３ａにデー
タを連続に書き込む。ここでレジスタ１３の段数分（図
では４段）の数に相当する長さに相当するデータについ
ては、ＶＲＡＭ２への書込みのアクセス時間を考慮せず
にパス待ち時間なしの連続書き込みが可能となる。

次ぎに初段レジスタ１３ａへ書き込まれたデータはアク
セス回数に伴って、順次にその最終段レジスタ１３ｄに
向かってシフトされ、ＶＲＡＭ２に書き込みが進んで行
き、ＶＲＡＭ２の上のデータはそのままデイスプレィ３
に表示される。

次に、ＶＲＡＭ２のあるページからデータを読み出そう
とするときの動作の一例としては、キーボード４からの
与えられた実行命令により、プロセッサ６はアドレスレ
ジスタ１９にＶＲＡＭ２からの読出アドレスを設定し、
アクセスモートレジスタ１５を３売出モードとする。ア
クセスモートレジスタ１５の設定によりＶＲＡＭ２に読
出の起動がかかリ、ＶＲＡＭ２からデータが読み出され
、ラッチ１２、双方向バッファ１１を通してプロセッサ
６はデータバス１０の上のデータをプロセッサ６に書き
込む。

〔発明が解決しようとする課題〕

従って、従来方法の回路の場合、ＤＭＡ動作によるレジ
スタ１３への連続書き込み中に、プロセッサ６のハス専
有サイクル期間を利用して書込みを行い、ＶＲＡＭ２の
あるページを読み出しをする時は、プロセッサ６に、 １、レジスタ１３に書き込まれた分のデータがＶＲＡＭ
２にすべて書き込まれたことの確認、２、現在書き込み
アドレスとなっているアドレスレジスタ１９を読出アド
レスに再設定、３、アドレスレジスタ１９を読出モード
に設定、４、ＶＲＡＭ２からデータを読み込み、５、ア
ドレスレジスタ１９を書き込みアドレスに設定をやり直
し再びＤＭＡＣ７へバス専有権を譲する、 といった動作を行わせる必要があり、そのためには、プ
ロセッサの負担を重くするという問題がある。

〔課題を解決するための手段〕

第１図は、本発明の原理を示すブロック図である。

１は画像メモリインタフェース回路であり、画像メモリ
２への書込みをレジスタ１３を介して行い、読出しをラ
ッチ回路１２を介して行い、該書込みと該読出しの切換
えを画像メモリ制御回路１８へ入力されるアクセスモー
ドレジスタ１５の出力により行うものにおいて、 前記レジスタ１３に並列に該レジスタ１３の段数と同じ
段数で、書込みあるいは読出し指定情報を設定するフラ
グレジスタ１４を設け、このフラグレジスタ１４の出力
信号により前記画像メモリ制御回路１８を制御して画像
メモリ２の読出し／書込み制御を指示するものである。

〔作　用〕

図１の本発明の原理構成を示すブロック図に示すように
、ＶＲＡＭ２への書き込みを行う場合には、アクセスモ
ードレジスタ１５を書き込みモードに設定し、双方向バ
ッファ１１を通してレジスタ１３の初段に先ずデータを
書き込み、フラグレジスタ１４の初段に”０“の書き込
み指示がセントされ、次に、レジスタ１３に引続き書き
込みをして順次最終段へとシフトさせ、最終段に達した
データは動作の指示を受けた画像メモリ制御回路１８か
らの書込みアドレスによりＶＲＡＭ２への書き込みを行
う。

また、ＶＲＡＭ２からの読出を行う場合は、アクセスモ
ードレジスタ１５を読出モードとし、フラグレジスタ１
４の初段に１″の読出指示がセットして最終段へとシフ
トさせ、最終段に達すると画像メモリ制御回路１８にＶ
ＲＡＭ２の読出動作の指示によりＶＲＡＭ２からデータ
が読み出されラッチ１２、双方向ハ゛フファ１１を通し
てデータを読み出しを行う。

〔実施例〕

第２図は、本発明の一実施例の画像メモリデータの読出
しのタイムチャート、第３図は本発明の一実施例を示す
ブロック図である。以下、第２図と第３図により、ＤＭ
Ａ動作によるＶＲＡＭ２への連続書き込み巾のプロセッ
サ６のバス占有サイクルを利用したＶＲＡＭ２の読出し
動作について説明する。

キーボード４の操作により、キーボードインタフェース
５を通してプロセッサ６に実行命令が与えられると、プ
ロセッサ６は書込みアドレスレジスタ１６にＶＲＡＭ２
への書き込み開始アドレスを設定、アクセスモードレジ
スタ１５を書き込みモードに設定、ＤＭＡＣ７に「メモ
リ８からレジスタ１３へのＤＭＡ転送」のモードを設定
し、ＤＭＡＣＴ９に起動をかけると、第２図（＾）に示
すＤＭＡリクエスト信号が出力されてＤＭＡＣ７にＤＭ
Ａ動作の起り】を加え、（Ｂ）に示すとおりデータバス
１０の占有権をプロセッサ６から受は継ぎ、ＤＭＡのサ
イクルとなり、メモリ８から双方向バンファ１１を通し
てレジスタ１３の初段にデータを連続して書き込む。

この時、フラグレジスタＩ４の初段に、′Ｏ“の書き込
み指示がなされてレジスタ１３のデータと同時に連続に
書き込まれ、レジスタ１３のデータと共に最終段へとシ
フトされる。最終段に達したデータから順次、その動作
指示（フラグレジスタ１４の“０”）を受けた画像メモ
リ制御回路１８の出力する書き込みアドレスによりＶＲ
ＡＭ２に書き込まれる。

ここでＤＭＡ動作によるレジスタ１３への連続書き込み
は、レジスタＩ３が４段で構成されており、４サイクル
で完了した後は、ＤＭＡＣＴ９はＤＭＡリクエスト信号
をオフとしてプロセッサ６ヘバス占有権を帰し、データ
バス１０はプロセッサの占有サイクルとなる。その後再
び、ＤＭＡリクエスト信号をオンとしてＤＭＡ動作を再
開する。

プロセラ＋６がバスを占有する間に、プロセンサ６はア
クセスモードレジスタ１５を読出モードに設定すると、
レジスタ１３初段に読出し指示“ドがセントされる。Ｄ
ＭＡ動作によって書き込まれたレジスタ１３内のデータ
の後を追って、逐次にフラグレジスタ１４の“１”が最
終段へとシフトして行く。

フラグレジスタ１４の１″が最終段に達する（この時、
レジスタ１３内のデータはすべてＶＲＡＭ２に書き込ま
れている）と画像メモリ制御回路１８に読出し動作の指
示を与え、読出アドレスによってＶＲＡＭ２からデータ
が読み出され、ラッチ１２、双方向バッファ１１を通し
てプロセンサ６はデータを書き込む。

この様に、読出しアドレスレジスタ１６、書込みアドレ
スレジスタ１７、フラグレジスタ１４とを設けることに
より、ＤＭＡ動作によるレジスタ１３への連続書き込み
中のプロセラ″１ｌｌ−６のバス占有サイクルを利用し
たＶＲＡＭ２読出しにおいて、従来の問題点であった下
記の点の実行が不要となった。

■、レジスタ１３に書き込まれた分のデータがＶＲＡＭ
２へすべて書き込まれたことをｆａ＝する。

２、現在書き込みアドレスとなっているアクセスモード
レジスタ１５を読出アドレスに設定し直す。

３、アクセスモードレジスタ１５をＶＲＡＭ２読出し後
、書込みアドレスに設定し直す。

従って、プロセッサのソフトへの負担が掛からなくなり
、データの処理速度は向上する。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、読出
しと書込みを行うためのレジスタ、読出しアドレスレジ
スタ、書込みアドレスレジスタ、フラグレジスタを設け
ることによって「レジスタを用いた画像メモリへのデー
タ書き込み中に連続しての画像メモリからの読出しが、
ソフトウェアに負担を書けることなく実行が可能となり
、データの処理速度の向上に貢献する。

【図面の簡単な説明】

第１図は本発明の原理を示すブロック図、第２図は本発
明の一実施例の画像メモリデータ読出しのタイムチャー
ト、 第３図は本発明の一実施例を示すブロック図、第４図は
従来の一実施例を示すブロック図、である。 第１図において、 ■は画像メモリインタフェース回路、 １１は双方向バッファ、１２はラッチ、１３はレジスタ
、１４はフラグレジスタ、１５はアクセスモードレジス
タ、１６は読出しアドレスレジスタ、 １７は書込みアドレスレジスタ、 １８は画像メモリ制御回路、 である ＋発明、１厘’ＪＹ’ｃ宋す７−ロ・７７の第１図

Claims (1)

1. 【特許請求の範囲】 画像メモリ（２）への書込みをレジスタ（１３）を介し
   て行い、読出しをラッチ回路（１２）を介して行い、該
   書込み、該読出しの切換えを画像メモリ制御回路（１８
   ）へ入力されるアクセスモードレジスタ（１５）の出力
   により行う画像メモリインタフェース回路（１）におい
   て、 前記レジスタ（１３）に並列に該レジスタ（１３）の段
   数と同じ段数で、書込み、あるいは読出し指定情報を設
   定するフラグレジスタ（１４）を設け、該フラグレジス
   タ（１４）の出力信号により、前記画像メモリ制御回路
   （１８）が、画像メモリの読出し／書込み制御を行うこ
   とを特徴とする画像メモリインタフェース回路。