JPS6231463A - Dmaコントロ−ラ - Google Patents
Dmaコントロ−ラInfo
- Publication number
- JPS6231463A JPS6231463A JP17060985A JP17060985A JPS6231463A JP S6231463 A JPS6231463 A JP S6231463A JP 17060985 A JP17060985 A JP 17060985A JP 17060985 A JP17060985 A JP 17060985A JP S6231463 A JPS6231463 A JP S6231463A
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- JP
- Japan
- Prior art keywords
- transfer
- data
- address
- transferred
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はDMAコントローラに関し、特にビデオ・ディ
スプレイ用のくり返えし転送機能、さらに不連続領域の
転送機能を有するDMAコントローラに関する。
スプレイ用のくり返えし転送機能、さらに不連続領域の
転送機能を有するDMAコントローラに関する。
従来、ビデオ・ディスプレイ用のDMAコントローラと
しては連続した領域のブータラ<り返えし転送するもの
がある。このようなものとして8237DMAコントロ
ーラ(NECマイクロコンピュータ・マルチチッグC−
2551983・7・30)があげられる。
しては連続した領域のブータラ<り返えし転送するもの
がある。このようなものとして8237DMAコントロ
ーラ(NECマイクロコンピュータ・マルチチッグC−
2551983・7・30)があげられる。
上述した従来のDMAコントローラは、連続した領域の
データしかくジ返えして転送できないようになっている
ので、ビデオ・ディスプレイに用いた場合において、処
理を行なう一行あたりの文字数と表示する一行あたりの
文字数が異なる場合には第4図に示すように処理エリア
101の中の表示したいデータ領域105はメモリマツ
プ上で不連続となる。(表示したい最初の行102のメ
モリマツプ102′のうち実際に表示したい最初の行1
06はメモリマツプ106′で示され、表示したい2行
目103のメモリマツプ103′のうち表示する行10
7はメモリマツプ107′で示され、メモリマツプ10
6′とは連続しなくなる。)従来のDMAコントローラ
ではこの様に不連続な転送はできない為に、第4図に示
すように表示用バッファ105’?処理エリア101と
別に持ち、DMA転送される傾城?cj!初の行、2行
目、3行目のメモリマツプ106“、107“、108
“のように連続させていた。この方式では、処理エリア
101と表示用バッファとを別に持たなければならない
為に、メモリの使用効率が悪いし、表示データの変更を
する場合には処理エリア101と表示用バッファ105
′の両方全変更しなければならないという欠点があった
。
データしかくジ返えして転送できないようになっている
ので、ビデオ・ディスプレイに用いた場合において、処
理を行なう一行あたりの文字数と表示する一行あたりの
文字数が異なる場合には第4図に示すように処理エリア
101の中の表示したいデータ領域105はメモリマツ
プ上で不連続となる。(表示したい最初の行102のメ
モリマツプ102′のうち実際に表示したい最初の行1
06はメモリマツプ106′で示され、表示したい2行
目103のメモリマツプ103′のうち表示する行10
7はメモリマツプ107′で示され、メモリマツプ10
6′とは連続しなくなる。)従来のDMAコントローラ
ではこの様に不連続な転送はできない為に、第4図に示
すように表示用バッファ105’?処理エリア101と
別に持ち、DMA転送される傾城?cj!初の行、2行
目、3行目のメモリマツプ106“、107“、108
“のように連続させていた。この方式では、処理エリア
101と表示用バッファとを別に持たなければならない
為に、メモリの使用効率が悪いし、表示データの変更を
する場合には処理エリア101と表示用バッファ105
′の両方全変更しなければならないという欠点があった
。
本発明によるDMAコントローラは、転送すべき連続し
たデータ数を格納するレジスタ、2つの転送すべき連続
した領域にはさまれた転送しない領域のデータ数を格納
するレジスタ、連続した領域の転送が終了したかを判定
する比較部、連続領域の転送が終了した場合に転送終了
アドレスと転送しないデータ数から次に転送すべきアド
レスを算出する為の加算回路及び従来のDMAコントロ
ーラにあつた転送アドレスを格納するレジスタ、転送す
べきデータ数を格納するレジスタ、くり返えし転送の為
の転送開始アドレス・転送すべき総データ数を格納する
レジスタ、1回の転送毎に転送アドレス、データ数を更
新する回路、全てのデータが転送されたことを検出し、
転送の為のアドレス、データ数を設定値とする為の回路
、タイミング回路、インターフェイス回路を有している
。
たデータ数を格納するレジスタ、2つの転送すべき連続
した領域にはさまれた転送しない領域のデータ数を格納
するレジスタ、連続した領域の転送が終了したかを判定
する比較部、連続領域の転送が終了した場合に転送終了
アドレスと転送しないデータ数から次に転送すべきアド
レスを算出する為の加算回路及び従来のDMAコントロ
ーラにあつた転送アドレスを格納するレジスタ、転送す
べきデータ数を格納するレジスタ、くり返えし転送の為
の転送開始アドレス・転送すべき総データ数を格納する
レジスタ、1回の転送毎に転送アドレス、データ数を更
新する回路、全てのデータが転送されたことを検出し、
転送の為のアドレス、データ数を設定値とする為の回路
、タイミング回路、インターフェイス回路を有している
。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例のブロック図である。
このDMAコントローラでは、コントロール・タイミン
グ回路3が外部インターフェイス信号2によりプロセッ
サから各レジスタに必要なパラメータ全セットされたり
、DMA転送を必要とする周辺機器からのDMA要求を
受は付け、DMA動作をスタートする。DMA動作が始
まると、転送アドレス・レジスタ15からの転送アドレ
ス16がアドレス加算回路17.アドレス・セレクタ1
9を通って実際の転送アドレス20としてインターフェ
イス回路5に入力され、DMA転送用バス4に出力され
る。残シ転送データ数レジスタ6からの残5転送数デー
タ7は転送数セレクタ8を通って減算回路10に送られ
る。ここで−1された残ル転送データ数は新しい残り転
送数データ12として残り転送データ数レジスタ6に格
納され、転送アドレス20はインタ7工イス回路5でl
t−加薯されて次の転送アドレス21として転送アドレ
スレジスタ15に格納される。転送すべきデータ数が終
了して再度くシ返えす場合には全データ転送終了を示す
信号11がアクティブとなり、転送データ数としては残
り転送データ数の初期値レジスタ13からの値が転送数
セレクタ8で選択され、転送アドレスとしてはぐり返え
し転送の為の転送開始アドレス・レジスタ22からの値
がアドレス・セレクタ19により選択されて転送全行な
い、その後各々更新された値が残り転送データ数レジス
タ6と転送アドレスレジスタ15に格納されてDMAv
i−続ける。以上の回路構成およびその動作は従来例と
同じである。
グ回路3が外部インターフェイス信号2によりプロセッ
サから各レジスタに必要なパラメータ全セットされたり
、DMA転送を必要とする周辺機器からのDMA要求を
受は付け、DMA動作をスタートする。DMA動作が始
まると、転送アドレス・レジスタ15からの転送アドレ
ス16がアドレス加算回路17.アドレス・セレクタ1
9を通って実際の転送アドレス20としてインターフェ
イス回路5に入力され、DMA転送用バス4に出力され
る。残シ転送データ数レジスタ6からの残5転送数デー
タ7は転送数セレクタ8を通って減算回路10に送られ
る。ここで−1された残ル転送データ数は新しい残り転
送数データ12として残り転送データ数レジスタ6に格
納され、転送アドレス20はインタ7工イス回路5でl
t−加薯されて次の転送アドレス21として転送アドレ
スレジスタ15に格納される。転送すべきデータ数が終
了して再度くシ返えす場合には全データ転送終了を示す
信号11がアクティブとなり、転送データ数としては残
り転送データ数の初期値レジスタ13からの値が転送数
セレクタ8で選択され、転送アドレスとしてはぐり返え
し転送の為の転送開始アドレス・レジスタ22からの値
がアドレス・セレクタ19により選択されて転送全行な
い、その後各々更新された値が残り転送データ数レジス
タ6と転送アドレスレジスタ15に格納されてDMAv
i−続ける。以上の回路構成およびその動作は従来例と
同じである。
データ転送毎にカウンタ29がカウントを行ない転送す
べき連続したデータ数・レジスタ27に格納された連続
したデータ数データ28だけのデータ数が転送されたな
らば、連続した領域が終了したことを示す信号30をア
クティブとする。この状態で次の転送が始まると、転送
アドレス・レジスタ15からの転送アドレス16は、転
送しない領域のデータ数レジスタ25からの転送しない
領域のデータ数データ26とアドレス加算回路17で加
算されて、次に転送すべきアドレスが発生されると同時
にカウンタ29の初期化も行なわれる。
べき連続したデータ数・レジスタ27に格納された連続
したデータ数データ28だけのデータ数が転送されたな
らば、連続した領域が終了したことを示す信号30をア
クティブとする。この状態で次の転送が始まると、転送
アドレス・レジスタ15からの転送アドレス16は、転
送しない領域のデータ数レジスタ25からの転送しない
領域のデータ数データ26とアドレス加算回路17で加
算されて、次に転送すべきアドレスが発生されると同時
にカウンタ29の初期化も行なわれる。
第2図に実施例による状態遷移図、第3図にデータ領域
図を示し、これを用いて動作の流れを説明する。転送が
始まると判断分岐31により前回の転送が転送の最後の
アドレス111であったかが判断され、もしそうならば
表示する最初のアドレス112を転送する為処理32に
より残り転送データ数の初期値14とくり返えし転送開
始アドレス23が転送に用いられる。判断分岐31の結
果、次が先頭アドレス112でなければ、次に判断分岐
33により前回の転送が連続した領域(例えば実際に表
示し之い最初の行106.実際に表示したい2行目10
7.実際に表示したい3行目108)の最後のアドレス
であったかが判断される。もし連続し次領域の最後のア
ドレス(例えば表示する最初の行の最後のアドレス10
9)である場合には次の連続した領域の先頭アドレス(
例えば表示する2行目の最初のアドレス110)’に発
生する為に処理34において転送しない領域のデータ数
データ26が加算される。処理35においてはカラ/り
29の初期化を行なう。判断分岐33において連続した
領域内の場合には処理36で転送アドレス・レジスタ1
5の中の転送アドレス16が用いられ、処理37でデー
タの転送が、処理38で転送アドレス・レジスタ15.
残り転送データ数レジスタ6が更新される。
図を示し、これを用いて動作の流れを説明する。転送が
始まると判断分岐31により前回の転送が転送の最後の
アドレス111であったかが判断され、もしそうならば
表示する最初のアドレス112を転送する為処理32に
より残り転送データ数の初期値14とくり返えし転送開
始アドレス23が転送に用いられる。判断分岐31の結
果、次が先頭アドレス112でなければ、次に判断分岐
33により前回の転送が連続した領域(例えば実際に表
示し之い最初の行106.実際に表示したい2行目10
7.実際に表示したい3行目108)の最後のアドレス
であったかが判断される。もし連続し次領域の最後のア
ドレス(例えば表示する最初の行の最後のアドレス10
9)である場合には次の連続した領域の先頭アドレス(
例えば表示する2行目の最初のアドレス110)’に発
生する為に処理34において転送しない領域のデータ数
データ26が加算される。処理35においてはカラ/り
29の初期化を行なう。判断分岐33において連続した
領域内の場合には処理36で転送アドレス・レジスタ1
5の中の転送アドレス16が用いられ、処理37でデー
タの転送が、処理38で転送アドレス・レジスタ15.
残り転送データ数レジスタ6が更新される。
以上説明したように本発明は不連続領域のDMA転送を
可能とする為に、ビデオ・ディスプレイの様な応用にお
いてデータ領域の中をそのまま表示領域として使うこと
ができ、必要とするメモリサイズを小さくでき、さらに
不要な転送をへらすことができる為にプログラムサイズ
を小さく、処理速度を向上させる効果がある。
可能とする為に、ビデオ・ディスプレイの様な応用にお
いてデータ領域の中をそのまま表示領域として使うこと
ができ、必要とするメモリサイズを小さくでき、さらに
不要な転送をへらすことができる為にプログラムサイズ
を小さく、処理速度を向上させる効果がある。
第1図は本発明の一実施例のブロック図、あ2図は本発
明の実施例の状態遷移図、第3図は本発明の実施例にお
けるデータ領域図、@4図は従来のDMAコントローラ
におけるデータ領域図である0 2・・・外部インターフェイス信号、3・・・コントロ
ール・タイミング回路、4・・・DMA転送用バス、5
・・・インターフェイス回路、6・・・残り転送数デー
タレジスタ、7・・・残シ転送数データ、8・・・転送
数セレクタ、10・・・減算回路、11・・・全データ
転送終了を示す信号、12・・・新しい残り転送数デー
タ、13・・・残り転送数データの初期値レジスタ、1
4・・・残シ転送データ数の初期値、15・・・転送ア
ドレス・レジスタ、16・・・転送アドレス、17・・
・アドレス加算回路、18・・・加算回路の出方、19
・・・アドレス・セレクタ、20・・・実際の転送アド
レス、21・・・次の転送アドレス、22・・・くり返
えし転送の為の転送開始アドレス・レジスタ、23・・
・〈夕返えし転送開始アドレス、25・・・転送しない
領域のデータ数レジスタ、26・・・転送しない領域の
データ数データ、27・・・転送すべき連続したデータ
数vシy<fi、28・・・連続したデータ数データ、
29・・・カウンタ、30・・・連続した領域が終了し
たことを示す信号、31.33・・・判断分岐、32゜
34.35,36,37.38−・・処理、101 ・
・・処理エリア、102・・・表示したい最初の行、1
02′・・・そのメモリマツプ、103・・・表示した
い2行目、103′・・・そのメモリ・マツプ、104
・・・表示したい3行目、104’・・・そのメモリ・
マツプ、105・・・表示したいデータ領域、105′
・・・表示用バッファ、106・・・実際に表示したい
最初の行、106′・・・そのメモリ・マツプ、107
・・・実際に表示したい2行目、107’・・・そのメ
モリマツプ、108・・・実際に表示したい3行目、1
08′・・・そのメモリマツプ、106“・・・表示用
バッファ内での最初の行のメモリマツプ、107“・・
・表示用バッファ内での2行目のメモリ・マツプ、10
8“・・・表示用バッファ内での3行目のメモリ・マツ
プ、109・・・表示する最初の行の最後のアドレス、
109’・・・そのメモリ・マツプ、110・・・表示
する2行目の最初のアドレス、110’・・・そのメモ
リマツプ、111・・・表示する最後のアドレス、11
2・・・表示する最初のアドレス。 $I図 1θ・−賊尊田aト 13−p東り十五澤転黍釘テ巳り乃#縦しッズゾ第 2
図
明の実施例の状態遷移図、第3図は本発明の実施例にお
けるデータ領域図、@4図は従来のDMAコントローラ
におけるデータ領域図である0 2・・・外部インターフェイス信号、3・・・コントロ
ール・タイミング回路、4・・・DMA転送用バス、5
・・・インターフェイス回路、6・・・残り転送数デー
タレジスタ、7・・・残シ転送数データ、8・・・転送
数セレクタ、10・・・減算回路、11・・・全データ
転送終了を示す信号、12・・・新しい残り転送数デー
タ、13・・・残り転送数データの初期値レジスタ、1
4・・・残シ転送データ数の初期値、15・・・転送ア
ドレス・レジスタ、16・・・転送アドレス、17・・
・アドレス加算回路、18・・・加算回路の出方、19
・・・アドレス・セレクタ、20・・・実際の転送アド
レス、21・・・次の転送アドレス、22・・・くり返
えし転送の為の転送開始アドレス・レジスタ、23・・
・〈夕返えし転送開始アドレス、25・・・転送しない
領域のデータ数レジスタ、26・・・転送しない領域の
データ数データ、27・・・転送すべき連続したデータ
数vシy<fi、28・・・連続したデータ数データ、
29・・・カウンタ、30・・・連続した領域が終了し
たことを示す信号、31.33・・・判断分岐、32゜
34.35,36,37.38−・・処理、101 ・
・・処理エリア、102・・・表示したい最初の行、1
02′・・・そのメモリマツプ、103・・・表示した
い2行目、103′・・・そのメモリ・マツプ、104
・・・表示したい3行目、104’・・・そのメモリ・
マツプ、105・・・表示したいデータ領域、105′
・・・表示用バッファ、106・・・実際に表示したい
最初の行、106′・・・そのメモリ・マツプ、107
・・・実際に表示したい2行目、107’・・・そのメ
モリマツプ、108・・・実際に表示したい3行目、1
08′・・・そのメモリマツプ、106“・・・表示用
バッファ内での最初の行のメモリマツプ、107“・・
・表示用バッファ内での2行目のメモリ・マツプ、10
8“・・・表示用バッファ内での3行目のメモリ・マツ
プ、109・・・表示する最初の行の最後のアドレス、
109’・・・そのメモリ・マツプ、110・・・表示
する2行目の最初のアドレス、110’・・・そのメモ
リマツプ、111・・・表示する最後のアドレス、11
2・・・表示する最初のアドレス。 $I図 1θ・−賊尊田aト 13−p東り十五澤転黍釘テ巳り乃#縦しッズゾ第 2
図
Claims (1)
- 【特許請求の範囲】 コントロールタイミング回路が外部インターフェイス信
号によりプロセッサから所定のパラメータをセットされ
、周辺機器からのDMA要求を受け付け、DMA動作を
開始すると、転送アドレスレジスタからの転送アドレス
がアドレス加算回路、アドレスセレクタを通って実際の
転送アド レスとしてインターフェイス回路に入力され、DMA転
送用バスに出力され、残り転送数データレジスタからの
残り転送数データは転送数セレクタを通って減算回路で
−1されて新しい残り転送数データとして前記残り転送
数データレジスタに格納され、前記実際の転送アドレス
は前記インターフェイス回路で1を加算されて次の転送
アドレスとして前記転送アドレスレジスタに格納され、
転送すべきデータ数が終了して再度繰り換す場合には全
データ転送終了を示す信号により、転送データ数として
は残り転送データ数の初期値レジスタの値が転送数セレ
クタで選択され、転送アドレスとしては繰り返えし転送
のための転送開始アドレス・レジスタからの値が前記ア
ドレスセレクタにより選択されて転送を行い、その後各
々更新された値が前記残り転送数データレジスタと前記
転送アドレスレジスタに格納されてDMA動作を続ける
DMAコントローラにおいて、転送すべき連続したデー
タ数を格納するレジスタ、2つの転送すべき連続した領
域にはさまれた転送しない領域のデータ数を格納するレ
ジスタ、連続した領域の転送が終了したかを判定する比
較部、比較した結果で連続領域が終了した場合に転送終
了アドレスと転送しない領域のデータ数から次に転送す
べきアドレスを算出する為の加算回路をもつことを特徴
とするDMAコントローラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17060985A JPS6231463A (ja) | 1985-08-01 | 1985-08-01 | Dmaコントロ−ラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17060985A JPS6231463A (ja) | 1985-08-01 | 1985-08-01 | Dmaコントロ−ラ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6231463A true JPS6231463A (ja) | 1987-02-10 |
Family
ID=15908022
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17060985A Pending JPS6231463A (ja) | 1985-08-01 | 1985-08-01 | Dmaコントロ−ラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6231463A (ja) |
-
1985
- 1985-08-01 JP JP17060985A patent/JPS6231463A/ja active Pending
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