JPS6293741A - アドレス指定装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、アドレス指定装置に関し、詳しくは不連続な
アドレス位置にあるメモリ内のデータを連続的に指定で
きるデータ処理装置のアドレス指定装置に関するもので
ある。

従来技術 従来より、プロセッサを経由しないで主メモリと外部と
の間でデータ転送を行う場合の１つの方法として、　　
ＤＭＡ（Ｄｉｒｅｃｅ　　Ｍｅｍｏｒｙ　　Ａｃｃｅｓ
ｓ）制御方式がある。例えば、データ処理装置に接続さ
れているディスプレイ装置を利用して、上位装置から転
送された画像データを表示したい場合には、プロセッサ
のプログラム処理では速度が遅すぎ、さらに高速転送が
必要となるため、ハードウェアであるＤＭＡ制御装置を
用いで、メモリに一旦格納された画像データをディスプ
レイ装置に転送している。

このようなりＭＡ制御装置等においては、転送すべきデ
ータが格納されているスタートアドレスと処理データ長
をセットし、■パイ１〜処理されるごとに、実行アドレ
スが１だけカウントアツプされる。すなわち、このよう
な装置では、ある１っのアドレスから始まる連続したデ
ータだけし、か処理できないという問題がある。

目　　　　　的 本発明の目的は、このにうな従来の問題を改善し、Ｄ　
Ｍ　Ａ　ｔｆｉｌＪ御装置等において、不連続なアドレ
ス位置にある処理データを、連続的に処理されるように
実行アドレスを指定することが可能なアドレス指定装置
を提供することにある。

構成 」二記目的を達成するため、本発明のアドレス指定装置
は、データ処理のスタートアドレスを指定してｌまたは
２バイトのデータが処理されるごとに実行アドレスを１
または２だけカウントアツプする手段を備えたメモリア
ドレス指定装置において、異なる複数のエリアの各先頭
アドレスを保持する複数個のラッチよりなるアドレスレ
ジスタ群と、プログラム等により指定されたカウント数
により、該アドレスレジスタ群の１つを選択する手段と
、上記カウントアツプ手段およびアドレスレジスタ群よ
り得られたデータを同時並列に加算する手段とを有し・
、該加算手段の加算結果をメモリの実行アドレスどして
指定することに特徴がある。

以下、本発明の構成を、実施例により詳細に説明する。

第１図は５本発明の一実施例を示すアドレス指定装置の
ブロック構成図である。第１図において、■はカウント
アツプまたはカラン１−ダウンを行うカウンタ装置、２
は複数個のラッチよりなるアドレスレジスタ群、３はア
ドレスレジスタ群２の１つを選択するカウンタ装置、４
はデータを同時に加算する並列加算器、５，６はラッチ
回路である。アドレスバスに対しては、並列加算器４の
加算結果を出力して２これをアドレスどする。

また、データバスにはカウンタ装置１どカウンタ装置３
が接続される３ 第１図の構成は、ＤＭＡ制御装置に限らず、すべてのア
ドレス指定装置に適用できるものである。

ＤＭＡ装置と同じように、データ処理のスター１−アド
レスを指定して、データバスを読出しデータが１バイｌ
−（または２バイト）転送されるごとに、カウンタ装置
１がカウントアツプまたはカウントダウンするとともに
、データバスをデータが１バイト（または２バイト）転
送されるごとに、カウンタ装置３がこれをカウントし、
プログラム等により指定されたカラン１へ数により、ア
ドレスレジスタ群２の１つを選択する。一方、アドレス
レジスタ群２は、転送される１バイト（または２バイト
）ごとのデータ群ごとに、先頭アドレスを保管する複数
個のラッチ５，６を有しており、これらのうちの１つが
カウンタ装置３により選択されると。

そのラッチに格納されている先頭値が並列加算器４に送
出される。並列加算器４は、カウンタ装置１の内容、つ
まりその時点までに転送されたバ、イト数（またはワー
ド数）と、選択されたラッチの内容、つまり１バイト（
または、２バイト）の先頭アドレス値とを加算し、次に
メモリから読出されるアドレス値を指定する。

第２図は、本発明をＤＭＡ制御装置に適用した場合の構
成図である。第２図において、１１はＤＭＡコンＩ−ロ
ーラ、１２は処理データをカウントし、ラッチの１つを
を選択するカウンタ装置、１３．１４は複数個のラッチ
よりなるアドレスレジスタ、１５．１６は減算カウンタ
、１７，１８゜１９はいずれも並列加算器である。ＤＭ
Ａコン１−ローラ１１は、プログラムにより転送元およ
び転送先の転送開始アドレスと転送するデータのバイト
長がセットされ（データ要求Ｄ　ＲＥ　Ｑによりセラｈ
）、ＤＭＡ転送開始アドレスより高アドレス方向に、セ
ラ１−されたバイト数分の転送をコントロールする。ま
た、複数個のラッチよりなるアドレスレジスタ１３．１
４には、処理すべき２一つのデータエリアの先頭アドレ
スが各々セラ１−される。

ここでは、２つのエリアの先頭アドレスがセラ［−され
ているので、別個のエリアに格納された２つのデータ群
を連続してアドレス指定できる。従って、アドレスレジ
スタを増加すれば、複数に分散されたエリアのデータ群
を連続してアドレス指定することが可能となる。次に、
カウンタ族Ｖ１１２は、プログラムにより２つの最大カ
ウント数ＣＩＴＣ２がセットされることにより（データ
要求ＤＲＥＱによりセラ１へ）、カウント開始より０１
までは（ａ）、つまりアドレスレジスタＩ３と１誠算カ
ウンタ１６を選択し、Ｃ１に達すると０にリセットされ
て、Ｃ２に達するまで（ｂ）、つまりアドレスレジスタ
１４と減算カウンタ１５を選択する。さらに、Ｃ２に達
するとＯにリセットされ、以後上記動作を繰り返す。こ
こで、Ｃ１はアドレスレジスタ１３にセットされている
先頭アドレスのエリアに格納されているデータバイ！・
数（または、バイト数の倍数）であり、Ｃ２はアドレス
レジスタ１４にセットされている先頭アドレスのエリア
に格納されているデータバイト数（または、バイト数の
倍数）である。カウンタ１２の選択により、連続してア
ドレス指定が可能となる。また、減算カウンタ１５，１
６は、（ａ）が選択されるごとに１６の値が、（ｂ）が
選択されるごとに１５の値が、それぞれＯより減算され
る。並列加算器１７はアドレスレジスタ１３と減算カウ
ンタ■５の各出力を加算、並列加算器１８はアドレスレ
ジスタ１４と減算カウンタ１６の各出力を加算、並列加
算器１９は上記のうちの一方の加算値と０ＭＣコントロ
ーラ１１の出力を力ｎ算する。このようにして、並列加
算器１９の演算結果がアドレスバスに出力され、連続ア
ドレス指定となる。

第３図および第４図は、第２図のＤＭＡ制御装置を用い
て処理する場合の実行経過図である。

１、　ＯＯＯＨ番地と２００ＯＨ番地を先頭とするデー
タを、交互に３バイトずつ処理する場合には、ＤＭＡコ
ントローラ１１のアドレスは０．処理バイ１−数は６に
、またカウンタ装置１２のｃｌ、Ｃ２はいずれもＩに、
またアドレスレジスタ１３には１０００　Ｈを、アドレ
スレジスタ１４には２０００Ｈを、それぞれセットする
。この後の実行経過は、第３図により明らかとなる。す
なわち、１バイト目を実行する際には、０ＭＣコントロ
ーラ１１には０．アドレスレジスタ群１３．１４にはそ
れぞれ１００ＯＨ，２０００Ｈ，減算カウンタ１．５．
ｔ６にはそれぞれ０．ＦＦＦＦＨがセットされ、カウン
タ装置１２は（ａ）を選択しており、実行アドレスとし
て１００ＯＨをアドレスバスに送出する。次に、２バイ
ト目の実行の際には、コン１〜ローラ１１には１．アド
レスレジスタ群↑３゜１４は変更なく、減算カウンタ１
５．１６にはＦＦＦＦＨ，ＦＦＦＦＨがセラ１−され、
カウンタ装置１２は（ｂ）を選択するので、並列加算器
１９からアドレスバスには実行アドレスとして２０００
！−１が送出される。３バイト以降も同じようにして各
回路に第３図の値がセットされ、並列加算された結果が
アドレス指定値としてアドレスバスに送出される。第２
図において、減算カウンタ１５゜１６が設けられている
理由は、ｌ）　Ｍ　Ａコントローラ１１では１バイト転
送されるごとに１ずっカラン）・アップさ担るので、各
エリアに対しては２ずつカウントアツプされてしまうこ
とになり、従って各エリアごとにその分だけ差引いてや
る必要があるためである。すなわち、２バイト目の実行
の際には１，３バイ１〜目の実行の際には１，４バイト
目の実行の際には２，５バイト目の実行の際には２，６
バイト目の実行の際には３を、それぞれ差引かなくては
ならない。減算カウンタ１５，１６には、減算値の補数
がセットされ、これらが並列に加算される。

次に、第４図は、１０００１−（番地を先頭どし、で。

３バイトのデータを処理した後、２０００　＋−（番地
より３バイトを処理する場合の実行経過図である。

この場合には、ＤＭＡコントローラ１１．アドレスレジ
スタ群１３．１４には、第３図と同じ値がセットされる
が、カウンタ装置１２のＣ１＋　Ｃ２は３にセットされ
るので、（ａ）と（ｂ）は３回ずつ選択される。従って
、減算カウンタ１５に対して、１．２．３バイト目はＤ
ＭＡコン１−ローラ１１（乃カウン１−アッブイ直とエ
リアのカウントアツプ（直とが同じ値のためＯをセット
し、；成算カウンタ１６に対して、４，５．６バイト目
はＤＭＡコン１へローラＩＩのカウントアツプ値とエリ
アのカウントアツプ値とは２ずつ異なるため、−２だけ
差引く必要があり、１６進の２の補数であるＦＦＦＤ）
Ｉがセットされる。

このように、本実施例においては、ＤＭＡ制御装置等の
データ処理装置で、不連続なアドレス位置にある処理デ
ータを、連続的に処理できるように、実行アドレスを指
定することができる。

効　　　果 以上説明したように、本発明によれば、不連続なアドレ
ス位置にあるデータを連続的に処理することができるの
で、ＤＭＡ利用の範囲を拡大することが可能となり、処
理の迅速化が図れる。また、一連のデータより、データ
内容によって割当てるエリアを変えることにより、効果
的なメモリの配分が行えるため、メモリの管理が行い易
くなる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すアドレス指定装置の的
本的構成図、第２図は第１図をＤ　Ｍ　Ａ制御装置に適
用した場合のブロック槽成図、第３図、第４図は第２図
の装置において、異なったエリアのデータを連続してア
ドレス指定する実行経過図である。 ■＝バイトごとのカウンタ装置、２，１３．１４ニアド
レスレジスタ群、３，１２：カウンタ装置、５，６：ラ
ツチ回路、４，１７，１８，１９：並列加算器、１５，
１６８減算カウンタ。 第１図 第　　　　２　　　図 データ・バス 第　　　３　　　図 第　　　　牛　　　　図 手続補正書（自発）

Claims (1)

【特許請求の範囲】
1. （１）データ処理のスタートアドレスを指定して１また
   は２バイトのデータが処理されるごとに実行アドレスを
   １または２だけカウントアップする手段を備えたメモリ
   アドレス指定装置において、異なる複数のエリアの各先
   頭アドレスを保持する複数個のラッチよりなるアドレス
   レジスタ群と、プログラム等により指定されたカウント
   数により、該アドレスレジスタ群の１つを選択する手段
   と、上記カウントアップ手段およびアドレスレジスタ群
   より得られたデータを同時並列に加算する手段とを有し
   、該加算手段の加算結果をメモリの実行アドレスとして
   指定することを特徴とするアドレス指定装置。