JPS604499B2 - デ−タ処理装置におけるアドレス指定装置 - Google Patents
デ−タ処理装置におけるアドレス指定装置Info
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- JPS604499B2 JPS604499B2 JP1058481A JP1058481A JPS604499B2 JP S604499 B2 JPS604499 B2 JP S604499B2 JP 1058481 A JP1058481 A JP 1058481A JP 1058481 A JP1058481 A JP 1058481A JP S604499 B2 JPS604499 B2 JP S604499B2
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- JP
- Japan
- Prior art keywords
- address
- data
- memory
- byte
- dma
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
この発明はＤＭＡ（ダイレクト・メモリ・アクセス）装
置やメモリユニット装置等データ処理装置におけるアド
レス指定装置に関する。
置やメモリユニット装置等データ処理装置におけるアド
レス指定装置に関する。
従来、例えばＤＭＡ装置において複数バイトのデータを
ＤＭＡ転送する場合スタートアドレスをセットして最初
の１バイト目をＤＭＡ転送し、次にスタートアドレスを
１つカウントアップして２バイト目をＤＭＡ転送し、以
後各バイトのデータが転送される毎にスタートアドレス
を１つずつカウントアップし、そのスタートアドレスを
カウントアップしたものをそのままＤＭＡ実行アドレス
としてメモ川こ供給するようにしたものが知られている
。
ＤＭＡ転送する場合スタートアドレスをセットして最初
の１バイト目をＤＭＡ転送し、次にスタートアドレスを
１つカウントアップして２バイト目をＤＭＡ転送し、以
後各バイトのデータが転送される毎にスタートアドレス
を１つずつカウントアップし、そのスタートアドレスを
カウントアップしたものをそのままＤＭＡ実行アドレス
としてメモ川こ供給するようにしたものが知られている
。
しかしこのようなものでは低アドレスから高アドレスへ
連続したアドレスのデータしかＤＭＡ転送できず、例え
ば低アドレスから高アドレスへ等差アドレスのデータを
ＤＭＡ転送したり、高アドレスから低アドレスの方向で
データをＤＭＡ転送することができなかった。
連続したアドレスのデータしかＤＭＡ転送できず、例え
ば低アドレスから高アドレスへ等差アドレスのデータを
ＤＭＡ転送したり、高アドレスから低アドレスの方向で
データをＤＭＡ転送することができなかった。
また例えばメモリユニット装置においては物理的に連続
したアドレスに論理アドレスがつくられていることから
等差アドレスのメモリをアクセスする場合プログラムで
その等差アドレスを算出し物理的に等差関係にある実行
アドレスを作らなければならずプログラムの負担が大き
くなる問題があった。
したアドレスに論理アドレスがつくられていることから
等差アドレスのメモリをアクセスする場合プログラムで
その等差アドレスを算出し物理的に等差関係にある実行
アドレスを作らなければならずプログラムの負担が大き
くなる問題があった。
この発明はこのような問題を解決するために為されたも
ので、メモリ処理用の実行アドレスとして低アドレスか
ら高アドレスへ連続したものは勿論、等差の関係にある
ものあるいは高アドレスから低アドレスへ連続したもの
等各種の実行アドレスが容易に得られ、しかもプログラ
ムの軽減化を充分に図かることができるデータ処理装置
におけるアドレス指定装置を提供することを目的とする
。
ので、メモリ処理用の実行アドレスとして低アドレスか
ら高アドレスへ連続したものは勿論、等差の関係にある
ものあるいは高アドレスから低アドレスへ連続したもの
等各種の実行アドレスが容易に得られ、しかもプログラ
ムの軽減化を充分に図かることができるデータ処理装置
におけるアドレス指定装置を提供することを目的とする
。
以下、この発明の一実施例を図面を参照して説明する。
なお、この実施例はこの発明をＤＭＡ装置に適用したも
のについて述べる。第１図において１は制御部２とラッ
チ３とで構成されるＤＭＡ（ダイレクト・メモリ・アク
セス）コントローラで、このコントローラーはプログラ
ムによりＤＭＡ転送開始アドレスと転送デー夕のバイト
長がセットされ、ＤＭＡ転送開始アドレスより高アドレ
スの方向にデータのバイト長分ＤＭＡ転送をコントロー
ルするようにしている。
のについて述べる。第１図において１は制御部２とラッ
チ３とで構成されるＤＭＡ（ダイレクト・メモリ・アク
セス）コントローラで、このコントローラーはプログラ
ムによりＤＭＡ転送開始アドレスと転送デー夕のバイト
長がセットされ、ＤＭＡ転送開始アドレスより高アドレ
スの方向にデータのバイト長分ＤＭＡ転送をコントロー
ルするようにしている。
４と５はそれぞれアドレス・バス６と同数の入出力端子
をもち、並列２進の加算を行なう第１、第２の並列加算
器である。
をもち、並列２進の加算を行なう第１、第２の並列加算
器である。
７はラツチ８，９からなる第１の一時記憶器としてのプ
リセットレジスタで、このプリセットレジスタ７にはＤ
ＭＡ転送の開始に先達つてデータ・バス１０から実行ア
ドレスの等差データから１つ減算されたデータがプリセ
ットされるようになっている。
リセットレジスタで、このプリセットレジスタ７にはＤ
ＭＡ転送の開始に先達つてデータ・バス１０から実行ア
ドレスの等差データから１つ減算されたデータがプリセ
ットされるようになっている。
１１は第２の一時記憶器としてのアドレスレジスタで、
このアドレスレジスタ１１はＤＭＡ転送開始に先達つて
ゼロクリアされ、かつ１バイトのデータについてＤＭＡ
転送が終了する毎に前記第１の並列加算器４の出力が入
力される。
このアドレスレジスタ１１はＤＭＡ転送開始に先達つて
ゼロクリアされ、かつ１バイトのデータについてＤＭＡ
転送が終了する毎に前記第１の並列加算器４の出力が入
力される。
前記第１の並列加算器４はプリセットレジスタ７のプリ
セットデータとアドレスレジスタ１１のデータとを加算
し、前記第２の並列加算器５は上記第１の並列加算器４
の加算結果と前記ＤＭＡコントローラ１からの指定アド
レスとを加算するようにしている。そして前記第２の並
列加算器５の加算結果を実行アドレスとしてトリステー
ト・イネーブル・ゲート１２およびアドレス・バス６を
介してメモリ（図示せず）へ供給するようにしている。
なお１３は命令分解用のデコーダである。このような構
成において例えばメモリの （１０００）Ｈ番地から高アドレス方向に１アドレスお
きに５バイトのデータを１／０へＤＭＡ転送する場合、
ＤＭＡコントローラ１にＤＭＡ転送開始アドレスとして
（ＯＦＦＦ）日ＤＭＡデータレングスとして（４）日を
セットし、さらにメモリから１／０への転送モードをセ
ットする。
セットデータとアドレスレジスタ１１のデータとを加算
し、前記第２の並列加算器５は上記第１の並列加算器４
の加算結果と前記ＤＭＡコントローラ１からの指定アド
レスとを加算するようにしている。そして前記第２の並
列加算器５の加算結果を実行アドレスとしてトリステー
ト・イネーブル・ゲート１２およびアドレス・バス６を
介してメモリ（図示せず）へ供給するようにしている。
なお１３は命令分解用のデコーダである。このような構
成において例えばメモリの （１０００）Ｈ番地から高アドレス方向に１アドレスお
きに５バイトのデータを１／０へＤＭＡ転送する場合、
ＤＭＡコントローラ１にＤＭＡ転送開始アドレスとして
（ＯＦＦＦ）日ＤＭＡデータレングスとして（４）日を
セットし、さらにメモリから１／０への転送モードをセ
ットする。
そしてプリセットレジスタ７に実行アドレスの等差デー
タすなわち“２”から１を減算したものをプリセットし
、かつアドレスレジスタ１１をゼロクリアする。次に１
／０に対してＤＭＡ転送がレディ状態であることを出力
する。以上のことをプログラムで操作することにより従
来のＤＭＡ転送と同様のタイミングでメモリの（１００
０）Ｈ番地から高アドレス方向に１アドレスおきに５バ
イトのデ−夕を１／０へＤＭ鶴伝送することができる。
第１表は各バイト毎の各部のデータ内容の変化を示して
いる。第 １ 表なお、ＤＭＡアドレスをＡ、プリセッ
トレジスタの内容をＤ、実行アドレスをＥとするとＥｎ
：Ａｎ十（ｎ＋１）Ｄ Ｅ。
タすなわち“２”から１を減算したものをプリセットし
、かつアドレスレジスタ１１をゼロクリアする。次に１
／０に対してＤＭＡ転送がレディ状態であることを出力
する。以上のことをプログラムで操作することにより従
来のＤＭＡ転送と同様のタイミングでメモリの（１００
０）Ｈ番地から高アドレス方向に１アドレスおきに５バ
イトのデ−夕を１／０へＤＭ鶴伝送することができる。
第１表は各バイト毎の各部のデータ内容の変化を示して
いる。第 １ 表なお、ＤＭＡアドレスをＡ、プリセッ
トレジスタの内容をＤ、実行アドレスをＥとするとＥｎ
：Ａｎ十（ｎ＋１）Ｄ Ｅ。
ヱＡ。十Ｄの関係が成立する。
また例えばメモリの（１０００）Ｈ番地から低アドレス
方向に１アドレスおきに５バイトのデータを１／０へＤ
ＭＡ転送する場合、ＤＭＡコントローフーにＤＭＡ転送
開始アドレスとして（ＯＦＦＦ）ＨＤＭＡデータレング
スとして（４）日をセットし、さらにメモリから１／０
への転送モードをセットする。
方向に１アドレスおきに５バイトのデータを１／０へＤ
ＭＡ転送する場合、ＤＭＡコントローフーにＤＭＡ転送
開始アドレスとして（ＯＦＦＦ）ＨＤＭＡデータレング
スとして（４）日をセットし、さらにメモリから１／０
への転送モードをセットする。
そしてプリセットレジスタ７に実行アドレスの等差デー
タ“２”の補数、すなわち（ＦＦＦＤ）日をプリセット
し、かつアドレスレジスタ１１をゼロクリアする。
タ“２”の補数、すなわち（ＦＦＦＤ）日をプリセット
し、かつアドレスレジスタ１１をゼロクリアする。
こうすることにより各バイト毎に各部のデータ内容は第
２表に示すように変化し、メモリの（１０００）Ｈ番地
から低アドレス方向に１アドレスおきに５バイトのデー
タを１／０へＤＭＡ転送することができる。第 ２ 表 なお、通常の高アドレス方向への連続アドレスのＤＭＡ
転送はブリセットレジスタ７の内容を“０”にセットす
ればよい。
２表に示すように変化し、メモリの（１０００）Ｈ番地
から低アドレス方向に１アドレスおきに５バイトのデー
タを１／０へＤＭＡ転送することができる。第 ２ 表 なお、通常の高アドレス方向への連続アドレスのＤＭＡ
転送はブリセットレジスタ７の内容を“０”にセットす
ればよい。
このようにメモリの等差アドレス上にあるデータを１／
０に転送すること、あるいは１／０からのりードデータ
をメモリの等差アドレス上に格納することなどをＤＭＡ
転送によって容易に実現できる。
０に転送すること、あるいは１／０からのりードデータ
をメモリの等差アドレス上に格納することなどをＤＭＡ
転送によって容易に実現できる。
しかもプログラムとしては初期設定を行なうだけでデー
タの転送にプログラムが介入することがないからＤＭＡ
転送が迅速になり、かつプログラムの負担を軽減化でき
る。次にこの発明の他の実施例を図面を参照して説明す
る。
タの転送にプログラムが介入することがないからＤＭＡ
転送が迅速になり、かつプログラムの負担を軽減化でき
る。次にこの発明の他の実施例を図面を参照して説明す
る。
なお、この実施例はこの発明をメモリユニット装置に適
用したものについて述べる。なお前記実施例と同一部分
には同一符号を付し、詳細な説明は省略する。これは第
２図に示すように第２の並列加算器５は第１の並列加算
器４の加算結果とアドレス・バス６からの論理アドレス
とを加算して実行アドレスを算出するようにしている。
用したものについて述べる。なお前記実施例と同一部分
には同一符号を付し、詳細な説明は省略する。これは第
２図に示すように第２の並列加算器５は第１の並列加算
器４の加算結果とアドレス・バス６からの論理アドレス
とを加算して実行アドレスを算出するようにしている。
そして算出された実行アドレスでメモリ１４をアクセス
するようにしている。なお、アドレス・バス６を介して
入力される論理アドレスはプログラムによって連続した
ものになっている。このものにおいても例えばメモリ１
４の （１０００）Ｈ番地から高アドレス方向に１アドレスお
きに５バイトのデータをそのメモリー４に対してアクセ
スする場合、プリセットレジスタ７に等差データ“２”
より１つ少ない‘‘１”をセットし、アドレスレジス夕
１１をゼロクリアした状態でプログラムで論理アドレス
を（ＯＦＦＦ）Ｈ〜（１００３）日の連続する５アドレ
スをアクセスすれば１バイト目は実行アドレス（１００
０）Ｎ ２バイト目は実行アドレス（１００２）日 ３
バイト副ま実行アドレス（１００４）日 ４バイト目は
実行アドレス（１００６）日５バイト目は実行アドレス
（１００８）日が得られ、メモリ１４に対して（１００
０）Ｈ番地から高アドレス方向に１アドレスおきに５バ
イトのデータをアクセスすることができる。
するようにしている。なお、アドレス・バス６を介して
入力される論理アドレスはプログラムによって連続した
ものになっている。このものにおいても例えばメモリ１
４の （１０００）Ｈ番地から高アドレス方向に１アドレスお
きに５バイトのデータをそのメモリー４に対してアクセ
スする場合、プリセットレジスタ７に等差データ“２”
より１つ少ない‘‘１”をセットし、アドレスレジス夕
１１をゼロクリアした状態でプログラムで論理アドレス
を（ＯＦＦＦ）Ｈ〜（１００３）日の連続する５アドレ
スをアクセスすれば１バイト目は実行アドレス（１００
０）Ｎ ２バイト目は実行アドレス（１００２）日 ３
バイト副ま実行アドレス（１００４）日 ４バイト目は
実行アドレス（１００６）日５バイト目は実行アドレス
（１００８）日が得られ、メモリ１４に対して（１００
０）Ｈ番地から高アドレス方向に１アドレスおきに５バ
イトのデータをアクセスすることができる。
したがってこの実施例においても前記実施例と同様の効
果が得られるものである。なお、前記実施例はこの発明
をＤＭＡ装置およびメモリユニット装置に適用したもの
について述べたがその他のデータ処理装置にも適用でき
るものである。
果が得られるものである。なお、前記実施例はこの発明
をＤＭＡ装置およびメモリユニット装置に適用したもの
について述べたがその他のデータ処理装置にも適用でき
るものである。
以上詳述したようにこの発明によれば所要のプログラム
デー外こ基づいてメモリ処理すべきデ−夕のスタートア
ドレスを指定し、かっこのスタートアドレスを１バイト
毎に１つずつカウントアップするとともに実行アドレス
の等差デー外こ基づいて算出されるデータをプログラム
設定するのみで、各種等差をもって高アドレス方向ある
いは低アドレス方向に変化する実行アドレスを容易に設
定することができ、プログラムの軽減化を図かることが
できるとともにＤＭＡ転送ができてメモリ処理の迅速化
を図かることができるデータ処理装置におけるアドレス
指定装置を提供できるものである。
デー外こ基づいてメモリ処理すべきデ−夕のスタートア
ドレスを指定し、かっこのスタートアドレスを１バイト
毎に１つずつカウントアップするとともに実行アドレス
の等差デー外こ基づいて算出されるデータをプログラム
設定するのみで、各種等差をもって高アドレス方向ある
いは低アドレス方向に変化する実行アドレスを容易に設
定することができ、プログラムの軽減化を図かることが
できるとともにＤＭＡ転送ができてメモリ処理の迅速化
を図かることができるデータ処理装置におけるアドレス
指定装置を提供できるものである。
第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の他の実施例を示すブロック図である。 １…・・・ＤＭＡコントローラ、４，５…・・・並列加
算器、７・・…・プリセットレジスタ、１１・・・・・
・アドレスレジスタ。 第１図 第２図
はこの発明の他の実施例を示すブロック図である。 １…・・・ＤＭＡコントローラ、４，５…・・・並列加
算器、７・・…・プリセットレジスタ、１１・・・・・
・アドレスレジスタ。 第１図 第２図
Claims (1)
- １ アドレスを順次指定して所定バイト長のデータを１
バイトずつメモリ処理するデータ処理装置において、所
要のプログラムデータに基づいてメモリ処理すべきデー
タのスタートアドレスを指定するとともに以後１バイト
のデータがメモリ処理される毎に上記スタートアドレス
を１アドレスずつカウントアツプさせるアドレス指定手
段と、メモリ処理用の実行アドレスの等差データに基づ
いて算出されたデータがプリセツトされる第１の一時記
憶器と、メモリ処理のスタート時ゼロクリアされる第２
の一時記憶器と、第１、第２の加算器とからなり、前記
第１、第２の一時記憶器の内容を前記第１の加算器で加
算し、その加算結果を上記第２の一時記憶器に格納する
とともにさらにその加算結果と上記アドレス指定手段に
よる指定アドレスとを前記第２の加算器で加算し、その
加算結果得られるアドレスデータをメモリ処理用の実行
アドレスとして使用するようにしたことを特徴とするデ
ータ処理装置におけるアドレス指定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058481A JPS604499B2 (ja) | 1981-01-27 | 1981-01-27 | デ−タ処理装置におけるアドレス指定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058481A JPS604499B2 (ja) | 1981-01-27 | 1981-01-27 | デ−タ処理装置におけるアドレス指定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57125430A JPS57125430A (en) | 1982-08-04 |
| JPS604499B2 true JPS604499B2 (ja) | 1985-02-04 |
Family
ID=11754289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1058481A Expired JPS604499B2 (ja) | 1981-01-27 | 1981-01-27 | デ−タ処理装置におけるアドレス指定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604499B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125129A (ja) * | 1982-01-20 | 1983-07-26 | Nec Corp | ダイレクトメモリアクセス制御装置 |
| JPH0760423B2 (ja) * | 1984-12-24 | 1995-06-28 | 株式会社日立製作所 | データ転送方式 |
-
1981
- 1981-01-27 JP JP1058481A patent/JPS604499B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57125430A (en) | 1982-08-04 |
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