JPH0375945A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH0375945A JPH0375945A JP21226689A JP21226689A JPH0375945A JP H0375945 A JPH0375945 A JP H0375945A JP 21226689 A JP21226689 A JP 21226689A JP 21226689 A JP21226689 A JP 21226689A JP H0375945 A JPH0375945 A JP H0375945A
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- Japan
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- address
- memory
- register
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 84
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 241001455214 Acinonyx jubatus Species 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置、特にマイクロプロセッサを用
いたデータ処理装置に関する。
いたデータ処理装置に関する。
この種のデータ処理装置においては、取り扱う処理デー
タが増え、かつ高速な処理が必要の場合、個々のデータ
処理ごとに外部メモリをアクセスしていたのでは、メモ
リアクセスの時間がかかり過ぎるという問題が生じる。
タが増え、かつ高速な処理が必要の場合、個々のデータ
処理ごとに外部メモリをアクセスしていたのでは、メモ
リアクセスの時間がかかり過ぎるという問題が生じる。
そこで、マイクロプロセッサ内にメモリを内蔵させ、外
部メモリからマイクロプロセッサに内蔵したメモリに一
時的にデータブロック転送をして、内蔵メモリ中のデー
タを処理し、内蔵メモリ中の全てのデータを処理した後
、内蔵メモリから外部メモリに処理済みのデータブロッ
クを転送するという方法により、メモリアクセスの高速
化を図ることが行われている。
部メモリからマイクロプロセッサに内蔵したメモリに一
時的にデータブロック転送をして、内蔵メモリ中のデー
タを処理し、内蔵メモリ中の全てのデータを処理した後
、内蔵メモリから外部メモリに処理済みのデータブロッ
クを転送するという方法により、メモリアクセスの高速
化を図ることが行われている。
この方法で問題となるのはマイクロプロセッサ内蔵のメ
モリと外部メモリ間のデータ転送である。
モリと外部メモリ間のデータ転送である。
マイクロプロセッサに内蔵するメモリの容量か増大する
につれ、チータブロック転送時に外部から直接に内蔵メ
モリをアクセスする時間も増大することになるからであ
る。
につれ、チータブロック転送時に外部から直接に内蔵メ
モリをアクセスする時間も増大することになるからであ
る。
第6図は従来のこの種のデータ処理装置の一例てあり、
第7図は本データ処理装置を用いたデータ処理システム
の一例である。
第7図は本データ処理装置を用いたデータ処理システム
の一例である。
第6図において、メモリ]9をア1−レッシンクするた
めには、アドレスレジスタ20の値と、′アドレス入力
端子21に入力される外部からのアドレス値とを選択回
路22て選択する。この選択されたア1−レス値で指定
される番地のメモリ1つのデータは、バッファ23を介
して、内部データハス、又はデータ入出力端子24との
間て入出力か行われる。
めには、アドレスレジスタ20の値と、′アドレス入力
端子21に入力される外部からのアドレス値とを選択回
路22て選択する。この選択されたア1−レス値で指定
される番地のメモリ1つのデータは、バッファ23を介
して、内部データハス、又はデータ入出力端子24との
間て入出力か行われる。
第7図において、メモリ]つと外部メモリ25の間てチ
ータフロックの転送を行う場合、次の操作が必要である
。
ータフロックの転送を行う場合、次の操作が必要である
。
まず、外部のアドレス計算回路26が、外部メモリ25
に対するアドレスとメモリ]9に対するアドレスを計算
する。
に対するアドレスとメモリ]9に対するアドレスを計算
する。
外部メモリ25に対するアドレスを外部メモリ25に与
え、メモリ1つに対するアドレスをアドレス入力端子2
1から選択回路22を通してメモリ1つに与える。
え、メモリ1つに対するアドレスをアドレス入力端子2
1から選択回路22を通してメモリ1つに与える。
・外部メモリ25とメモリ19のそれぞれ指定されたア
ドレスの内容をメモリ19から外部メモリ25へ、また
は外部メモリ25からメモリ1−9へ転送する。
ドレスの内容をメモリ19から外部メモリ25へ、また
は外部メモリ25からメモリ1−9へ転送する。
従って、データ転送の際には、外部のアドレス計算回路
26て、外部メモリ25に対するア1〜レスとメモリ1
9に対するア1−レスの2押類のアドレスを用意する必
要があり、データブロック転送開始時に外部メモリ25
とメモリ19のそれぞれの転送開始アドレスをアドレス
計算回路26に伝えなけれはならない。
26て、外部メモリ25に対するア1〜レスとメモリ1
9に対するア1−レスの2押類のアドレスを用意する必
要があり、データブロック転送開始時に外部メモリ25
とメモリ19のそれぞれの転送開始アドレスをアドレス
計算回路26に伝えなけれはならない。
上述した従来のデータ処理装置は、外部メモリとの間で
データ転送を行う際に、内蔵メモリへのアドレスと外部
メモリへのアドレスの2種類のアドレスを外部のアドレ
ス計算回路で用意しな(つれはならず、データ転送開始
時に2種類の初期アl〜レスを外部のアドレス計算回路
に送らな(つればならないので、外部回路のハードウェ
アの量およびデータ転送開始時のステップ数か余計に必
要であるという欠点かある。
データ転送を行う際に、内蔵メモリへのアドレスと外部
メモリへのアドレスの2種類のアドレスを外部のアドレ
ス計算回路で用意しな(つれはならず、データ転送開始
時に2種類の初期アl〜レスを外部のアドレス計算回路
に送らな(つればならないので、外部回路のハードウェ
アの量およびデータ転送開始時のステップ数か余計に必
要であるという欠点かある。
本発明のデータ処理装置は、外部メモリ間とのデータ転
送時に、外部端子からのアドレス入力に対して、内部レ
ジスタの内容を用いて加減算を施し、内蔵メモリに対す
るアドレスとする演算回路を有することにより、外部で
1種類のアドレスを用意するたけてよいという相違点を
有する。
送時に、外部端子からのアドレス入力に対して、内部レ
ジスタの内容を用いて加減算を施し、内蔵メモリに対す
るアドレスとする演算回路を有することにより、外部で
1種類のアドレスを用意するたけてよいという相違点を
有する。
本発明のデータ処理装置は、メモリの内容を内部データ
バスへ入出力する第1のデータ転送手段と、 前記メモリの内容を外部から入出力する第2のデータ転
送手段と、 前記メモリのアドレスを指定するアドレスレジスタと、 前記外部から入力されるアトレスデータと前記アドレス
レジスタの内容とを演算する演算回路と、 前記アドレスレジスタの出力と前記演算回路の出力との
どちらか一方を選択し、前記メモリに対するアドレスを
出力する選択回路とを有することを特徴とする。
バスへ入出力する第1のデータ転送手段と、 前記メモリの内容を外部から入出力する第2のデータ転
送手段と、 前記メモリのアドレスを指定するアドレスレジスタと、 前記外部から入力されるアトレスデータと前記アドレス
レジスタの内容とを演算する演算回路と、 前記アドレスレジスタの出力と前記演算回路の出力との
どちらか一方を選択し、前記メモリに対するアドレスを
出力する選択回路とを有することを特徴とする。
次に、本発明の実施例について図面を用いて説明する。
第1図は本発明の一実施例のフロック図であり、第2図
は第1図のデータ処理装置を用いたデータ処理システム
の一例である。
は第1図のデータ処理装置を用いたデータ処理システム
の一例である。
第1図の実施例は、メモリ1と、メモリ1のアドレスを
格納するアドレスレジスタ2と、外部からメモリ1のア
ドレスを入力するためのアドレス入力端子3と、アドレ
ス入力端子3からのアドレス入力を格納するラッチ回路
4と、アドレスレジスタ2の内容とラッチ回路4の内容
とを加減算する加減算器5と、アドレスレジスタ2の内
容と加減算器5の出力のどちらか一方を選択しメモリ1
のアドレスとする選択回路6と、メモリ1と内部データ
バスとのデータ転送を仲介するバッファ7と、メモリ1
と外部端子9とのデータ転送を仲介するバッファ8から
構成される。
格納するアドレスレジスタ2と、外部からメモリ1のア
ドレスを入力するためのアドレス入力端子3と、アドレ
ス入力端子3からのアドレス入力を格納するラッチ回路
4と、アドレスレジスタ2の内容とラッチ回路4の内容
とを加減算する加減算器5と、アドレスレジスタ2の内
容と加減算器5の出力のどちらか一方を選択しメモリ1
のアドレスとする選択回路6と、メモリ1と内部データ
バスとのデータ転送を仲介するバッファ7と、メモリ1
と外部端子9とのデータ転送を仲介するバッファ8から
構成される。
第2図のシステム例は、第1図の実施例と、外部メモリ
10と、外部メモリ10に対するアドレスの計算を行う
アドレス計算回路1↑より構成される。
10と、外部メモリ10に対するアドレスの計算を行う
アドレス計算回路1↑より構成される。
次に第1図の実施例の動作を説明する。
通常、マイクロプロセッサの内部でメモリ1のデータを
用いる場合は、内部データバスより、アドレスレジスタ
2に参照すべきアドレスAをセットする。5ELECT
線aにrQJを入力すると、選択回路6でアドレスレジ
スタ2の内容が選択され、メモリ1にアドレスAが入力
される。アドレスAによって指定されるメモリ1の内容
は、バッファ7を介して内部データバスへ出力されるか
、あるいは内部データバスから入力される値に書き換え
られる。
用いる場合は、内部データバスより、アドレスレジスタ
2に参照すべきアドレスAをセットする。5ELECT
線aにrQJを入力すると、選択回路6でアドレスレジ
スタ2の内容が選択され、メモリ1にアドレスAが入力
される。アドレスAによって指定されるメモリ1の内容
は、バッファ7を介して内部データバスへ出力されるか
、あるいは内部データバスから入力される値に書き換え
られる。
次に外部より内蔵メモリ1をアクセスする場合の動作を
述べる。今、アドレスレジスタ2にアドレスAがセット
され、アドレス入力端子3を通してラッチ回路4にアド
レスBがセットされているものとする。
述べる。今、アドレスレジスタ2にアドレスAがセット
され、アドレス入力端子3を通してラッチ回路4にアド
レスBがセットされているものとする。
加減算器5では、SUB線すによって2通りの演算が行
われる。SUB線すにrQJが入力されているとき、加
減算器5の出力はAとBを加算したものになる。SUB
線すに「1」が入力されているとき、加減算器らの出力
はBからAを減算したものになる。
われる。SUB線すにrQJが入力されているとき、加
減算器5の出力はAとBを加算したものになる。SUB
線すに「1」が入力されているとき、加減算器らの出力
はBからAを減算したものになる。
5ELECT線aに「1」を入力すると、選択回路6で
加減算器5の出力が選択され、加減算器5で計算される
アドレス値によって指定されるメモリ1の内容は、バッ
ファ8を介して外部端子9へ出力されるか、あるいは外
部端子9から入力される値に書き換えられる。
加減算器5の出力が選択され、加減算器5で計算される
アドレス値によって指定されるメモリ1の内容は、バッ
ファ8を介して外部端子9へ出力されるか、あるいは外
部端子9から入力される値に書き換えられる。
第1図中のアドレスレジスタ2.ラッチ回路4゜加減算
器57選択回路6の各部を含む回路図の例を第3図に示
す。
器57選択回路6の各部を含む回路図の例を第3図に示
す。
第3図は、メモリ1に対するアドレスのビット数が「4
」である場合の例である。第3図は4個の1ビツト計算
ブロツク12を含んでいるが、これらは、すべて同一の
回路構成を持ち、その回路図は第4図に示される。
」である場合の例である。第3図は4個の1ビツト計算
ブロツク12を含んでいるが、これらは、すべて同一の
回路構成を持ち、その回路図は第4図に示される。
第3図において、INO〜IN3は内部アドレスバスか
らのアドレス線であり、φ1.φ2はそれぞれ内部アド
レス、外部アドレスをレジスタに格納するための信号で
、φ1.φ2の立上がり時にそれぞれのアドレスが格納
される。
らのアドレス線であり、φ1.φ2はそれぞれ内部アド
レス、外部アドレスをレジスタに格納するための信号で
、φ1.φ2の立上がり時にそれぞれのアドレスが格納
される。
PRE線Cは演算時の桁上げ信号のプリチャージを行う
ための信号である。Carry in。
ための信号である。Carry in。
Carry outは下位からの桁上げを伝える端子
である。AO〜A3は最終的に内蔵メモリ1に伝えられ
るアドレスが出力される端子である。
である。AO〜A3は最終的に内蔵メモリ1に伝えられ
るアドレスが出力される端子である。
各信号線のタイミング図を第5図に示す。
以上に述べた内蔵メモリ1を外部からアクセスするとい
うことは、第2図における、外部メモリ10の内蔵メモ
リ1の間のデータ交換時に行われる。すなわち、外部メ
モリ10の中のある領域のデータを内蔵メモリ1に移し
たり、処理済みの内蔵メモリ1の内容を外部メモリ10
に戻したりする作業時である。
うことは、第2図における、外部メモリ10の内蔵メモ
リ1の間のデータ交換時に行われる。すなわち、外部メ
モリ10の中のある領域のデータを内蔵メモリ1に移し
たり、処理済みの内蔵メモリ1の内容を外部メモリ10
に戻したりする作業時である。
この作業の際には、2種類のアドレス値が必要である。
1つは外部メモリ10に対するアドレス値であり、もう
1つは内蔵メモリ1に対するアドレス値である。通常、
外部メモリ10は内蔵メモリ1よりも容量が大きいため
、外部メモリ↑Oに対するアドレス値を、そのまま内蔵
メモリ1に対するアドレス値とすることはできない。本
実施例は、外部メモリ10に対するアドレス値の一部分
をそのままアドレス入力端子3に入力し、加減算器5に
よりアドレス値を変換して、内蔵メモリ1に対するアド
レス値とすることができる。
1つは内蔵メモリ1に対するアドレス値である。通常、
外部メモリ10は内蔵メモリ1よりも容量が大きいため
、外部メモリ↑Oに対するアドレス値を、そのまま内蔵
メモリ1に対するアドレス値とすることはできない。本
実施例は、外部メモリ10に対するアドレス値の一部分
をそのままアドレス入力端子3に入力し、加減算器5に
よりアドレス値を変換して、内蔵メモリ1に対するアド
レス値とすることができる。
従って、本発明により、第2図のシステム例に示しであ
るように、外部のアドレス計算回路11において外部メ
モリ10に対するアドレス値を用意するだけで、内蔵メ
モリ1と外部メモリ10の間のデータ転送が可能となる
。このことにより、従来、データ転送開始時に外部にあ
るアドレス計 0 算回路11に送らなければならなかった内蔵メモリ1に
対するアドレス初期値を、内部にあるア1へレスレジス
タ2にセットするだけでよいので高速なデータ転送か可
能となる。
るように、外部のアドレス計算回路11において外部メ
モリ10に対するアドレス値を用意するだけで、内蔵メ
モリ1と外部メモリ10の間のデータ転送が可能となる
。このことにより、従来、データ転送開始時に外部にあ
るアドレス計 0 算回路11に送らなければならなかった内蔵メモリ1に
対するアドレス初期値を、内部にあるア1へレスレジス
タ2にセットするだけでよいので高速なデータ転送か可
能となる。
以上説明したように、本発明は、外部アドレス入力に対
しアドレスレジスタの内容て加減算を施し、内蔵メモリ
に対するアドレスを計算する回路を付加することにより
、データ転送時に内蔵メモリのデータ格納領域をアドレ
スレジスタの設定次第て自由に変えることかできるとい
う柔軟性を持ち、また、本発明におけるアドレス計算部
をプロセッサ外部に持つ場合に比べて、被演算子の一方
を格納するレジスタをプロセッサ内部にアドレスレジス
タと共用として持っているため、レジスタに値を格納す
る時間が短くて済むという効果がある。
しアドレスレジスタの内容て加減算を施し、内蔵メモリ
に対するアドレスを計算する回路を付加することにより
、データ転送時に内蔵メモリのデータ格納領域をアドレ
スレジスタの設定次第て自由に変えることかできるとい
う柔軟性を持ち、また、本発明におけるアドレス計算部
をプロセッサ外部に持つ場合に比べて、被演算子の一方
を格納するレジスタをプロセッサ内部にアドレスレジス
タと共用として持っているため、レジスタに値を格納す
る時間が短くて済むという効果がある。
第1図は本発明の一実施例のデータ処理装置の一部を示
す図、第2図は第1図のデータ処理装置を用いたデータ
処理システムの一例を示す図、第3図は第1図のアドレ
ス計算部の具体的な回路例を示す図、第4図は第3図中
のブロックの内部を示す図、第5図は第3図中の信号の
タイミンクを示す図、第6図は従来のデータ処理装置の
一部を示す図、第7図は従来のデータ処理装置を用いた
データ処理システムを示す図である。 119・・・メモリ、2.20・・・アドレスレジスタ
、3,2]・・アドレス入力端子、4・・・ラッチ回路
、5・・加減算器、6,22・選択回路、7823・バ
ッファ、9,24・データ入出力端子、10.25・・
外部メモリ、11.26・・アドレス計算回路、12・
・1ビツト計算ブロツク、13・・・インバータ、14
・トランスファゲート、15・・・VDD (+5V
) 、1.6・・GND、17・・・D型フリップフロ
ップ、18・・2人力NORゲート、a、f・−セレク
ト信号線(S E L E CT )、1つ・・・加算
、減算指定制御線(SUB)、c・プリチャージ信号線
(PRE)、d ・アドレスセット信号線(φ1)、
e・アトレスセ・ント信号線(φ2)。
す図、第2図は第1図のデータ処理装置を用いたデータ
処理システムの一例を示す図、第3図は第1図のアドレ
ス計算部の具体的な回路例を示す図、第4図は第3図中
のブロックの内部を示す図、第5図は第3図中の信号の
タイミンクを示す図、第6図は従来のデータ処理装置の
一部を示す図、第7図は従来のデータ処理装置を用いた
データ処理システムを示す図である。 119・・・メモリ、2.20・・・アドレスレジスタ
、3,2]・・アドレス入力端子、4・・・ラッチ回路
、5・・加減算器、6,22・選択回路、7823・バ
ッファ、9,24・データ入出力端子、10.25・・
外部メモリ、11.26・・アドレス計算回路、12・
・1ビツト計算ブロツク、13・・・インバータ、14
・トランスファゲート、15・・・VDD (+5V
) 、1.6・・GND、17・・・D型フリップフロ
ップ、18・・2人力NORゲート、a、f・−セレク
ト信号線(S E L E CT )、1つ・・・加算
、減算指定制御線(SUB)、c・プリチャージ信号線
(PRE)、d ・アドレスセット信号線(φ1)、
e・アトレスセ・ント信号線(φ2)。
Claims (1)
- 【特許請求の範囲】 メモリの内容を内部データバスへ入出力する第1のデ
ータ転送手段と、 前記メモリの内容を外部から入出力する第2のデータ転
送手段と、 前記メモリのアドレスを指定するアドレスレジスタと、 前記外部から入力されるアトレスデータと前記アドレス
レジスタの内容とを演算する演算回路と、 前記アドレスレジスタの出力と前記演算回路の出力との
どちらか一方を選択し、前記メモリに対するアドレスを
出力する選択回路とを有することを特徴とするデータ処
理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21226689A JPH0375945A (ja) | 1989-08-18 | 1989-08-18 | データ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21226689A JPH0375945A (ja) | 1989-08-18 | 1989-08-18 | データ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0375945A true JPH0375945A (ja) | 1991-03-29 |
Family
ID=16619737
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21226689A Pending JPH0375945A (ja) | 1989-08-18 | 1989-08-18 | データ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0375945A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008065718A (ja) * | 2006-09-09 | 2008-03-21 | Yamaha Corp | デジタル信号処理装置 |
-
1989
- 1989-08-18 JP JP21226689A patent/JPH0375945A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008065718A (ja) * | 2006-09-09 | 2008-03-21 | Yamaha Corp | デジタル信号処理装置 |
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