JPH0375945A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置、特にマイクロプロセッサを用
いたデータ処理装置に関する。

〔従来の技術〕

この種のデータ処理装置においては、取り扱う処理デー
タが増え、かつ高速な処理が必要の場合、個々のデータ
処理ごとに外部メモリをアクセスしていたのでは、メモ
リアクセスの時間がかかり過ぎるという問題が生じる。

そこで、マイクロプロセッサ内にメモリを内蔵させ、外
部メモリからマイクロプロセッサに内蔵したメモリに一
時的にデータブロック転送をして、内蔵メモリ中のデー
タを処理し、内蔵メモリ中の全てのデータを処理した後
、内蔵メモリから外部メモリに処理済みのデータブロッ
クを転送するという方法により、メモリアクセスの高速
化を図ることが行われている。

この方法で問題となるのはマイクロプロセッサ内蔵のメ
モリと外部メモリ間のデータ転送である。

マイクロプロセッサに内蔵するメモリの容量か増大する
につれ、チータブロック転送時に外部から直接に内蔵メ
モリをアクセスする時間も増大することになるからであ
る。

第６図は従来のこの種のデータ処理装置の一例てあり、
第７図は本データ処理装置を用いたデータ処理システム
の一例である。

第６図において、メモリ］９をア１−レッシンクするた
めには、アドレスレジスタ２０の値と、′アドレス入力
端子２１に入力される外部からのアドレス値とを選択回
路２２て選択する。この選択されたア１−レス値で指定
される番地のメモリ１つのデータは、バッファ２３を介
して、内部データハス、又はデータ入出力端子２４との
間て入出力か行われる。

第７図において、メモリ］つと外部メモリ２５の間てチ
ータフロックの転送を行う場合、次の操作が必要である
。

まず、外部のアドレス計算回路２６が、外部メモリ２５
に対するアドレスとメモリ］９に対するアドレスを計算
する。

外部メモリ２５に対するアドレスを外部メモリ２５に与
え、メモリ１つに対するアドレスをアドレス入力端子２
１から選択回路２２を通してメモリ１つに与える。

・外部メモリ２５とメモリ１９のそれぞれ指定されたア
ドレスの内容をメモリ１９から外部メモリ２５へ、また
は外部メモリ２５からメモリ１−９へ転送する。

従って、データ転送の際には、外部のアドレス計算回路
２６て、外部メモリ２５に対するア１〜レスとメモリ１
９に対するア１−レスの２押類のアドレスを用意する必
要があり、データブロック転送開始時に外部メモリ２５
とメモリ１９のそれぞれの転送開始アドレスをアドレス
計算回路２６に伝えなけれはならない。

〔発明か解決しようとする課題〕

上述した従来のデータ処理装置は、外部メモリとの間で
データ転送を行う際に、内蔵メモリへのアドレスと外部
メモリへのアドレスの２種類のアドレスを外部のアドレ
ス計算回路で用意しな（つれはならず、データ転送開始
時に２種類の初期アｌ〜レスを外部のアドレス計算回路
に送らな（つればならないので、外部回路のハードウェ
アの量およびデータ転送開始時のステップ数か余計に必
要であるという欠点かある。

本発明のデータ処理装置は、外部メモリ間とのデータ転
送時に、外部端子からのアドレス入力に対して、内部レ
ジスタの内容を用いて加減算を施し、内蔵メモリに対す
るアドレスとする演算回路を有することにより、外部で
１種類のアドレスを用意するたけてよいという相違点を
有する。

〔課題を解決するための手段〕

本発明のデータ処理装置は、メモリの内容を内部データ
バスへ入出力する第１のデータ転送手段と、 前記メモリの内容を外部から入出力する第２のデータ転
送手段と、 前記メモリのアドレスを指定するアドレスレジスタと、 前記外部から入力されるアトレスデータと前記アドレス
レジスタの内容とを演算する演算回路と、 前記アドレスレジスタの出力と前記演算回路の出力との
どちらか一方を選択し、前記メモリに対するアドレスを
出力する選択回路とを有することを特徴とする。

〔実施例〕

次に、本発明の実施例について図面を用いて説明する。

第１図は本発明の一実施例のフロック図であり、第２図
は第１図のデータ処理装置を用いたデータ処理システム
の一例である。

第１図の実施例は、メモリ１と、メモリ１のアドレスを
格納するアドレスレジスタ２と、外部からメモリ１のア
ドレスを入力するためのアドレス入力端子３と、アドレ
ス入力端子３からのアドレス入力を格納するラッチ回路
４と、アドレスレジスタ２の内容とラッチ回路４の内容
とを加減算する加減算器５と、アドレスレジスタ２の内
容と加減算器５の出力のどちらか一方を選択しメモリ１
のアドレスとする選択回路６と、メモリ１と内部データ
バスとのデータ転送を仲介するバッファ７と、メモリ１
と外部端子９とのデータ転送を仲介するバッファ８から
構成される。

第２図のシステム例は、第１図の実施例と、外部メモリ
１０と、外部メモリ１０に対するアドレスの計算を行う
アドレス計算回路１↑より構成される。

次に第１図の実施例の動作を説明する。

通常、マイクロプロセッサの内部でメモリ１のデータを
用いる場合は、内部データバスより、アドレスレジスタ
２に参照すべきアドレスＡをセットする。５ＥＬＥＣＴ
線ａにｒＱＪを入力すると、選択回路６でアドレスレジ
スタ２の内容が選択され、メモリ１にアドレスＡが入力
される。アドレスＡによって指定されるメモリ１の内容
は、バッファ７を介して内部データバスへ出力されるか
、あるいは内部データバスから入力される値に書き換え
られる。

次に外部より内蔵メモリ１をアクセスする場合の動作を
述べる。今、アドレスレジスタ２にアドレスＡがセット
され、アドレス入力端子３を通してラッチ回路４にアド
レスＢがセットされているものとする。

加減算器５では、ＳＵＢ線すによって２通りの演算が行
われる。ＳＵＢ線すにｒＱＪが入力されているとき、加
減算器５の出力はＡとＢを加算したものになる。ＳＵＢ
線すに「１」が入力されているとき、加減算器らの出力
はＢからＡを減算したものになる。

５ＥＬＥＣＴ線ａに「１」を入力すると、選択回路６で
加減算器５の出力が選択され、加減算器５で計算される
アドレス値によって指定されるメモリ１の内容は、バッ
ファ８を介して外部端子９へ出力されるか、あるいは外
部端子９から入力される値に書き換えられる。

第１図中のアドレスレジスタ２．ラッチ回路４゜加減算
器５７選択回路６の各部を含む回路図の例を第３図に示
す。

第３図は、メモリ１に対するアドレスのビット数が「４
」である場合の例である。第３図は４個の１ビツト計算
ブロツク１２を含んでいるが、これらは、すべて同一の
回路構成を持ち、その回路図は第４図に示される。

第３図において、ＩＮＯ〜ＩＮ３は内部アドレスバスか
らのアドレス線であり、φ１．φ２はそれぞれ内部アド
レス、外部アドレスをレジスタに格納するための信号で
、φ１．φ２の立上がり時にそれぞれのアドレスが格納
される。

ＰＲＥ線Ｃは演算時の桁上げ信号のプリチャージを行う
ための信号である。Ｃａｒｒｙ　　ｉｎ。

Ｃａｒｒｙ　　ｏｕｔは下位からの桁上げを伝える端子
である。ＡＯ〜Ａ３は最終的に内蔵メモリ１に伝えられ
るアドレスが出力される端子である。

各信号線のタイミング図を第５図に示す。

以上に述べた内蔵メモリ１を外部からアクセスするとい
うことは、第２図における、外部メモリ１０の内蔵メモ
リ１の間のデータ交換時に行われる。すなわち、外部メ
モリ１０の中のある領域のデータを内蔵メモリ１に移し
たり、処理済みの内蔵メモリ１の内容を外部メモリ１０
に戻したりする作業時である。

この作業の際には、２種類のアドレス値が必要である。

１つは外部メモリ１０に対するアドレス値であり、もう
１つは内蔵メモリ１に対するアドレス値である。通常、
外部メモリ１０は内蔵メモリ１よりも容量が大きいため
、外部メモリ↑Ｏに対するアドレス値を、そのまま内蔵
メモリ１に対するアドレス値とすることはできない。本
実施例は、外部メモリ１０に対するアドレス値の一部分
をそのままアドレス入力端子３に入力し、加減算器５に
よりアドレス値を変換して、内蔵メモリ１に対するアド
レス値とすることができる。

従って、本発明により、第２図のシステム例に示しであ
るように、外部のアドレス計算回路１１において外部メ
モリ１０に対するアドレス値を用意するだけで、内蔵メ
モリ１と外部メモリ１０の間のデータ転送が可能となる
。このことにより、従来、データ転送開始時に外部にあ
るアドレス計　０ 算回路１１に送らなければならなかった内蔵メモリ１に
対するアドレス初期値を、内部にあるア１へレスレジス
タ２にセットするだけでよいので高速なデータ転送か可
能となる。

〔発明の効果〕

以上説明したように、本発明は、外部アドレス入力に対
しアドレスレジスタの内容て加減算を施し、内蔵メモリ
に対するアドレスを計算する回路を付加することにより
、データ転送時に内蔵メモリのデータ格納領域をアドレ
スレジスタの設定次第て自由に変えることかできるとい
う柔軟性を持ち、また、本発明におけるアドレス計算部
をプロセッサ外部に持つ場合に比べて、被演算子の一方
を格納するレジスタをプロセッサ内部にアドレスレジス
タと共用として持っているため、レジスタに値を格納す
る時間が短くて済むという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のデータ処理装置の一部を示
す図、第２図は第１図のデータ処理装置を用いたデータ
処理システムの一例を示す図、第３図は第１図のアドレ
ス計算部の具体的な回路例を示す図、第４図は第３図中
のブロックの内部を示す図、第５図は第３図中の信号の
タイミンクを示す図、第６図は従来のデータ処理装置の
一部を示す図、第７図は従来のデータ処理装置を用いた
データ処理システムを示す図である。 １１９・・・メモリ、２．２０・・・アドレスレジスタ
、３，２］・・アドレス入力端子、４・・・ラッチ回路
、５・・加減算器、６，２２・選択回路、７８２３・バ
ッファ、９，２４・データ入出力端子、１０．２５・・
外部メモリ、１１．２６・・アドレス計算回路、１２・
・１ビツト計算ブロツク、１３・・・インバータ、１４
　・トランスファゲート、１５・・・ＶＤＤ　（＋５Ｖ
）　、１．６・・ＧＮＤ、１７・・・Ｄ型フリップフロ
ップ、１８・・２人力ＮＯＲゲート、ａ、ｆ・−セレク
ト信号線（Ｓ　Ｅ　Ｌ　Ｅ　ＣＴ　）、１つ・・・加算
、減算指定制御線（ＳＵＢ）、ｃ・プリチャージ信号線
（ＰＲＥ）、ｄ　　・アドレスセット信号線（φ１）、
ｅ・アトレスセ・ント信号線（φ２）。

Claims (1)

1. 【特許請求の範囲】 　メモリの内容を内部データバスへ入出力する第１のデ
   ータ転送手段と、 前記メモリの内容を外部から入出力する第２のデータ転
   送手段と、 前記メモリのアドレスを指定するアドレスレジスタと、 前記外部から入力されるアトレスデータと前記アドレス
   レジスタの内容とを演算する演算回路と、 前記アドレスレジスタの出力と前記演算回路の出力との
   どちらか一方を選択し、前記メモリに対するアドレスを
   出力する選択回路とを有することを特徴とするデータ処
   理装置。