JPS58217033A - ダイレクトメモリアクセス制御装置 - Google Patents
ダイレクトメモリアクセス制御装置Info
- Publication number
- JPS58217033A JPS58217033A JP9971682A JP9971682A JPS58217033A JP S58217033 A JPS58217033 A JP S58217033A JP 9971682 A JP9971682 A JP 9971682A JP 9971682 A JP9971682 A JP 9971682A JP S58217033 A JPS58217033 A JP S58217033A
- Authority
- JP
- Japan
- Prior art keywords
- address
- register
- data
- circuit
- memory access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はダイレクトメモリアクセス制御装置に関するも
のである。
のである。
ディジタル信号処理技術の進歩にともない高速の演算処
理が要求される。また、ディジタル信号処理では膨大な
量のデータを取ル扱うだめ、演算処理装置だけでは、デ
ータを格納することができない。したがって、データを
外部記憶素子に格納し、演算装置との直接のデータ転送
によって処理を行なう必要がある。
理が要求される。また、ディジタル信号処理では膨大な
量のデータを取ル扱うだめ、演算処理装置だけでは、デ
ータを格納することができない。したがって、データを
外部記憶素子に格納し、演算装置との直接のデータ転送
によって処理を行なう必要がある。
前記の処理を実現するものに従来のダイレクトメモリア
クセス制御装置がある。これを第１図に示す。前記装置
は第１図のアドレスレジスタ１にメモリ開始アドレスが
セットされ、メモリアクセスが実行されるたびにインク
リメンタ／デクリメンタ２によってアドレス値の増減が
行なわれ、次々とメモリアクセスを行なう。
クセス制御装置がある。これを第１図に示す。前記装置
は第１図のアドレスレジスタ１にメモリ開始アドレスが
セットされ、メモリアクセスが実行されるたびにインク
リメンタ／デクリメンタ２によってアドレス値の増減が
行なわれ、次々とメモリアクセスを行なう。
これは、ホストプロセッサの介在々しにデータの高速、
連続転送ができることを示している。しかし、ディジタ
ル信号処理では、数個おきのデ−タを連続にとシ出して
処理することがある。この処理の代表的なものとして高
速７−リエ変換がある。
連続転送ができることを示している。しかし、ディジタ
ル信号処理では、数個おきのデ−タを連続にとシ出して
処理することがある。この処理の代表的なものとして高
速７−リエ変換がある。
演算の段階で連続的にメモリに出力されたデータに対し
次の段階演算では数個おきにデータが必要になることが
多い。このときのデータのアクセスは従来のダイレクト
メモリアクセス制御装置では行なうことはできない。ま
た、このデータの転送をホストプロセッサを介して行な
うとすると、倍以上の時間がかかることになる。これら
のことは、大量のデータを扱い、かつ高速処理を要求さ
れるディジタル信号処理にとって大きな障害となる。
次の段階演算では数個おきにデータが必要になることが
多い。このときのデータのアクセスは従来のダイレクト
メモリアクセス制御装置では行なうことはできない。ま
た、このデータの転送をホストプロセッサを介して行な
うとすると、倍以上の時間がかかることになる。これら
のことは、大量のデータを扱い、かつ高速処理を要求さ
れるディジタル信号処理にとって大きな障害となる。
本発明は、前記の障害を除くことを目的とする。
本発明では上記、アドレスレジスタ、インクリメンタ／
デクリメンタ及びアドレスバッファをもったダイレクト
メモリアクセス制御装置がアドレス値変換のだめのシフ
ト回路と前記シフタのデータを格納するテンポラリレジ
スタ及び前記シ７りを制御する制御信号発生回路とを有
することを特徴とする。
デクリメンタ及びアドレスバッファをもったダイレクト
メモリアクセス制御装置がアドレス値変換のだめのシフ
ト回路と前記シフタのデータを格納するテンポラリレジ
スタ及び前記シ７りを制御する制御信号発生回路とを有
することを特徴とする。
本発明を図面を用いて説明する。
第２図は本発明の一実施例を示したものである、従来は
第１図のアドレスレジスタ几インクリメンタ／デクリメ
ンタ２そして、アドレスバッファ３によってアドレス制
御部が構成されていた。本発明は、第２図に示したテン
ポラリレジスタ４シフト回路５、及び制御信号発生回路
６を有した構成とする。
第１図のアドレスレジスタ几インクリメンタ／デクリメ
ンタ２そして、アドレスバッファ３によってアドレス制
御部が構成されていた。本発明は、第２図に示したテン
ポラリレジスタ４シフト回路５、及び制御信号発生回路
６を有した構成とする。
次に動作を説明する。
アドレスレジスタ１′に、メモリの開始アドレスＸがセ
ットされ、この値が、インクリメンタ／デクリメンタ２
′によって増減される。また、テンポラリレジスタ４に
は、Ｙ個とびのデータに対するシフト情報Ｙ′がセット
され、シフト回路５のシフトすべきビット数として扱わ
れる。したがって、アドレスレジスタ１′の値Ｘがテン
ポラリレジスタ４のシフト情報によってシフト回路５で
Ｙ′ ビットシフトが行われる。
ットされ、この値が、インクリメンタ／デクリメンタ２
′によって増減される。また、テンポラリレジスタ４に
は、Ｙ個とびのデータに対するシフト情報Ｙ′がセット
され、シフト回路５のシフトすべきビット数として扱わ
れる。したがって、アドレスレジスタ１′の値Ｘがテン
ポラリレジスタ４のシフト情報によってシフト回路５で
Ｙ′ ビットシフトが行われる。
ここで通常の連続的なアドレスを必要とすれば、シフト
回路５に人出値？そのまま出力させるスルーという機能
全付加することにより実現できる。
回路５に人出値？そのまま出力させるスルーという機能
全付加することにより実現できる。
このシフトかスルーのどちら？選択するかは制御信号発
生回路６からの制御信号Ｔによって決まる。
生回路６からの制御信号Ｔによって決まる。
前記シフト回路５によって変換された値はアドレスバッ
ファ３’に経由し、メモリアドレスとしてアドレスバス
に出力される。具体例としてメモリ開始アドレス１ｏｏ
ｏｏｏｏとし、とび数の値會８と仮定するとテンポラリ
レジスタ４には３ビツトシフト情報が入る。これによっ
て、各レジスタの値は下記のようになる。
ファ３’に経由し、メモリアドレスとしてアドレスバス
に出力される。具体例としてメモリ開始アドレス１ｏｏ
ｏｏｏｏとし、とび数の値會８と仮定するとテンポラリ
レジスタ４には３ビツトシフト情報が入る。これによっ
て、各レジスタの値は下記のようになる。
アドレスレジスタ １’：００００００．０００００１
゜００００１０．００００１１．・・・・・・アドレス
バッファ ３’：００００００，００１０００゜０１０
０００．０１１０００．・・−・・つま！１１．１０進
数では下記の値？とる。
゜００００１０．００００１１．・・・・・・アドレス
バッファ ３’：００００００，００１０００゜０１０
０００．０１１０００．・・−・・つま！１１．１０進
数では下記の値？とる。
アドレスレジスタ １’： ０ 、１ 、２ 、３ 、
・・・・・・アドレスバッファ ３’：０，８，１６，
２４゜これは前記に述べ九８個とびのアドレス値奮発５
− 生させることができることを示している。したがって前
記アドレスレジスタ１′の値Ｘに対してＹ′個とびとす
るとアドレスバッファ３′の値はＸ、Ｘ＋Ｙ、Ｘ＋２Ｙ
、Ｘ＋３Ｙ、・・・・・・と変化していくことがわかる
。
・・・・・・アドレスバッファ ３’：０，８，１６，
２４゜これは前記に述べ九８個とびのアドレス値奮発５
− 生させることができることを示している。したがって前
記アドレスレジスタ１′の値Ｘに対してＹ′個とびとす
るとアドレスバッファ３′の値はＸ、Ｘ＋Ｙ、Ｘ＋２Ｙ
、Ｘ＋３Ｙ、・・・・・・と変化していくことがわかる
。
これはデクリメント操作に対するメモリアドレスの数個
とびの減算操作においてもシフト回路５で右シフト４行
なうことによって実現できることは明白である。
とびの減算操作においてもシフト回路５で右シフト４行
なうことによって実現できることは明白である。
上記機能により、ディジタル信号処理で工〈用いられる
数個とびのメモリアクセスに対して高速処理が実現でき
ることになり、かなり汎用性があがる。
数個とびのメモリアクセスに対して高速処理が実現でき
ることになり、かなり汎用性があがる。
第１図は従来のメモリアドレス制御部？示したもブロッ
ク図であり、第２図は本発明の一実施列會示したブロッ
ク図である。 １．１′・・・・・・アドレスレジスタ、２．２’・・
・・・・インクリメンタ／デクリメンタ、３．３’・・
・・・・アドレス６− バッファ、４・・・・・・テンポラリレジスタ、１川・
・シフト回路１６・・・・・・制御信号発生回路、Ｔ・
・団・制御信号。 一７＝ 猶１ 図
ク図であり、第２図は本発明の一実施列會示したブロッ
ク図である。 １．１′・・・・・・アドレスレジスタ、２．２’・・
・・・・インクリメンタ／デクリメンタ、３．３’・・
・・・・アドレス６− バッファ、４・・・・・・テンポラリレジスタ、１川・
・シフト回路１６・・・・・・制御信号発生回路、Ｔ・
・団・制御信号。 一７＝ 猶１ 図
Claims (1)
- アドレスレジスタと前記アドレスレジスタに格納したア
ドレスデータにインクリメントまたはデクリメントの演
算操作を施し、前記アドレスレジスタに戻す演算回路と
前記アドレスレジスタの出力データをアドレスバスに出
力するアドレスバッファで構成されるダイレクトメモリ
アクセス制御装置において、前記アドレスレジスタの出
力データをシフトし、前記アドレスバッファに出力する
シフト回路と前記シフト回路のシフト数を指定するシフ
トデータを格納するテンポラリレジスタと前記シフト回
路を制御する制御信号発生回路とによって、アドレスデ
ータの変換を行なうことを特徴とするダイレクトメモリ
アクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9971682A JPS58217033A (ja) | 1982-06-10 | 1982-06-10 | ダイレクトメモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9971682A JPS58217033A (ja) | 1982-06-10 | 1982-06-10 | ダイレクトメモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58217033A true JPS58217033A (ja) | 1983-12-16 |
Family
ID=14254792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9971682A Pending JPS58217033A (ja) | 1982-06-10 | 1982-06-10 | ダイレクトメモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58217033A (ja) |
-
1982
- 1982-06-10 JP JP9971682A patent/JPS58217033A/ja active Pending
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