JPS61216054A - メモリアドレス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はデータ処理装置において、アドレスバスあるい
はア・ドレス・データ共用バスによってプロセッサから
メモリにアドレスを送り、データの読出しあるいは書込
みを行う際のバスの使用効率を向上させるメモリ制御方
式に関する。

〔発明の背景〕

従来のデータ処理装置では、メモリに対しデータの読出
しあるいは書込みを行う場合、毎回、アドレスをプロセ
ッサからメモリへ送ることを基本としている。一方、例
えば文字パターンを扱うメモリのような場合には、メモ
リを順次アクセスすることが多く、メモリをアクセスす
るアドレスとアドレスが一定距離しか離れていないのが
普通である。このような場合も、データの読出しあるい
は書込みの際に、毎回、プロセッサからメモリへアドレ
スを送ることは、バスの有効利用の点から問題がある。

なお、従来のプロセッサによるメモリアドレス制御につ
いては、例えばオーム社発行の「図解１６ビツトマイク
ロコンピユータ８０８６の使い方」の１７４〜１７５頁
に記載されている。

〔発明の目的〕

本発明の目的は、データ処理装置において、アドレスバ
スあるいはアドレス・データ共用バスの使用効率を高め
ることを可能にするメモリア１ヘレス制御方式を提供す
ることにある。

〔発明の概要〕

本発明は、メモリを一定距離のアドレスを置いて連続的
にアクセスする場合、１回目はプロセッサからメモリコ
ントローラへアドレスを送るが、２回目以降はアドレス
を送らず、更新指示のみを送る。この場合、メモリコン
トローラでは、保持されているアドレスに一定の値を加
算あるいは減算してアドレスを更新し、メモリをアクセ
スする。

本発明ではアドレスを送る時間が不要になるので、プロ
セッサからアドレスバスを介してメモリをアクセスする
装置では、メモリリクエストの間はアドレスバスをアド
レスを送ること以外の用途に使用できる。また、アドレ
ス・データ共用バスでプロセッサとメモリを接続してい
る装置では、１回のメモリリクエストが、毎回アドレス
を送るメモリリクエストに比べて半分の時間で終了する
ので、バスの使用効率が向上する。特に、アドレスを送
らないメモリリクエストが連続する程、バスの使用効率
が高まる。

〔発明の実施例〕

以下、アドレス・データ共用バスでプロセッサとメモリ
を接続している装置を例に本発明を説明する。

第１図は本発明の一実施例の全体構成図を示す。

第１図において、プロセｙすｌとメモリコントローラ２
の間はアドレス・データ共用バス４．リフニス１へ制御
線５、アドレス制御線６で結ばれ、メモリコントローラ
２とメモリ３の間はアドレス線７、データ線８で結ば九
でいる。

通常、プロセッサ１からメモリ３にデータを書き込む時
、プロセッサ１はアドレス・データ共用バス４を介して
、アドレス、データの順にメモリコントローラ２ヘアド
レスとデータを送る。メモリコントローラ２では、プロ
セッサ１から送られてきたアドレス、データをそれぞれ
アドレス線７、データａ８に載せてメモリ３へ書き込む
。次に、プロセッサｌからメモリ３にデータを書き込む
時、そのアドレスが前回のアドレスより一定距離だけ離
れたアドレス、例えば＋１したアドレスあるいはプロセ
ッサが判断した時、プロセッサ１からアドレスを送らな
いメモリリクエストであることをリフニス１へ制御！！
５を介してメモリコントローラ２へ知らせる。同時に、
プロセッサ１からアドレス制御台６によってメモリコン
トローラ２ヘアドレスを＋１する指示を出し、アドレス
・データ共用バス４にデータを載せて、メモリコン１−
ローラ２へ送る。すると、メモリコントローラ２は、前
回のアドレスに＋１したアドレス！７に乗せ、プロセッ
サｌから送られてきたデータをデータ線８に乗せ、メモ
リ３へ書き込む。

以上はプロセッサ１からメモリ３にデータを書き込む時
の動作であるが、メモリ３からデータを読み出す時の動
作も同様である。

第２図は本発明が有効に活用できる例を示したものであ
る。いま、第２図（ｂ）に示す文字ｒＡＪは横方向のド
ツトパター２１本ののデータから構成されているとする
。この文字ｒＡＪ　を第２図（ａ）に示すように、２次
元のメモリ３の座標（Ｘ、Ｙ）から展開する時、プロセ
ッサ１からメモリ３に対して、１回目はアドレス（Ｘ、
Ｙ）を送り５次に文字の最上位置のドラ１−パターンデ
ータを送る。次に２回目以降ｎ回口までは、Ｘアドレス
を固定、ｙアドレスを＋１していけば１文字「Ａ」がメ
モリ３に展開できるので、アドレス制御線６でｙアドレ
スの＋１を指示して対応するデータをプロセッサ１から
メモリ３へ送り、所定の書き込みを行う。

第３図は、メモリコントローラ２の詳細を示す。

第３図において、プロセッサ１からメモリ３ヘデータを
書き込む時、アドレス・データ共用４を介してメモリコ
ントローラ２へ送られてきたアドレスは、ｘ＋Ｙに分か
れてそれぞれセレクタ２４゜１４を通り、Ｘアドレスレ
ジスタ１０、ｙアドレスレジスタ９へ格納される。次に
プロセッサ１からメモリコン１−ローラ２ヘアドレス・
データ共用バス４を介して送られてきたデータは、デー
タレジスタ１３に格納される。メモリコントローラ２か
らメモリ３ヘデータを書き込む時は、ｙアドレスレジス
タ９とＸアドレスレジスタ１０の内容を結合したアドレ
スをアドレス線７を介し、データレジスタ１３のデータ
をデータ線８を介してメモリ３へ送る。

次にＸアドレスを＋１したアドレスに次のデータを書き
込む時は、プロセッサ１からリクエスト制御線５によっ
てアドレスを送らないメモリリクエストであることをメ
モリコントローラ２へ知らせ、同時に、アドレス制御線
６を介してメモリコントローラ２に対し、Ｘアドレスの
値を＋１するよう指示をする。すると、ｙアドレスレジ
スタＩＯの出力がイン・デクリメント１２へ入力され、
イン・デクリメント１２はアドレス制御論理１５の指示
により、入力に＋１した値を出力する。このイン・デク
リメンタ１２の出力は、セレクタ１４を通って再びＸア
ドレスレジスタ９へ格納される。この時、Ｘアドレスは
前回と同じでよいので。

Ｘアドレスレジス楽１０の値はアドレス制御論理１５か
らは何も指示されず、更新されない。新しく書込むデー
タはアドレス・データ共用バス４を介して、アドレス更
新指示と同時にプロセッサｌからメモリコントローラ２
へ送られ、データレジスタ１３へ格納される。これ以降
の動作は、アドレスをプロセッサＩから送った時と同様
に、Ｘアドレスレジスタ９とＸアドレスレジスタ１０の
出力は結合されてアドレス線７へ、データレジスタ１３
の出力はデータ線８へそれぞれ載せられ、メモリ３に対
して書き込むが行われる。

なお、Ｘアドレスレジスタ９を一■する時も。

〜Ｘアドレスレジスタ１０を＋１あるいは−１する時も
同様である。しかもｘ、ｙの士はアドレス制御線６によ
って独立に指示できる。

アドレス制御ＩＩＡ６による指示は、リフニス１〜制御
線５による指示より遅くてもよい。また、プロセッサｌ
からメモリコントローラ２へ送るデータは、アドレス制
御線によるアドレス更新指示および動作より遅くてもよ
い。

第４図はメモリ３に書き込む時のアドレス・データ共用
バス４とリクエスト制御線５と制御線６のタイムチャー
トである。第４図に示すように、プロセッサ１はアドレ
ス・データ共用バス４により、１回目はアドレスとデー
タを送るが、２回目以降はデータだけを送れば良い。ア
ドレスの更新はアドレス制御線６によって行う。

第５図はプロセッサｌの詳細を示すブロック図であり、
第６図は動作を説明するためのフローチャートである。

第２図（ｂ）のドツトパターンをメモリに届開すること
を例にして、第６図に基いて第５図の各部の動作を説明
する。

ドツトパターンの第１ラスクをメモリに書き込むために
、書き込むメモリ３のＹアドレスをｙアドレレジスタ３
７にセラ１−シ、ＸアドレスをＸアドレスレジスタ３８
にセットする（ステップ５０゜５１）。次にメモリ３に
書き込むドツトパターンをデータレジスタ３９にセット
し、アドレスを送るメモリリクエストを実行する（ステ
ップ５２゜５３）。この時、プロセッサ１の命令実行制
御部３５からバス制御部３６にアドレスを送るメモリリ
クエストを実行するよう指示を出す。バス制御部３６は
リクエスト制御線３５によってアドレスを送るメモリリ
フニス１−であることをメモリコン１−ローラ２へ知ら
せ、アドレス・データの順にアドレス・データ共用バス
を介してアドレスとデータを送り、本メモリリクエスト
を終了する。

第２図（ｂ）のドツトパターンはｎ本で構成されており
、残りｎ−１本のドツトパターンをメモリに書き込むた
めに、ｎ−１を汎用レジスタ３１の１つにセットする（
ステップ５４）。データレジスタ３９に第２図ラスタの
ドツトパターンをセ−ｙｌ−Ｌ　、次にプロセッサ１か
らアドレスは送らずにメモリコントローラ２の中のＸア
ドレスレジスタ９に１を加えて更新し、Ｘアドレスレジ
スタＩＯは更新しないメモリリフニス１−を実行する（
ステップ５５．５６）。この時、プロセッサｌの命令実
行制御部３５からバス制御部３６に対し、アドレスを送
らずにメモリコントローラ２の中のＸアドレスレジスタ
９を更新するメモリリクエストを実行するよう指示を出
す。バス制御部３６は、リクエスト制御線５によってア
ドレスを送らないメモリリクエストであることをメモリ
コン１へローラ２へ知らせ、同時にアドレス制御線６に
よってメモリコントローラ２の中のｙアドレスレジスタ
９に１を加えて更新するよえメモリコントローラ２へ指
示する。これと同時にアドレス・データ共用バス４を介
してデータをプロセッサ１からメモリコントローラ２へ
送り１本メモリリクエストを終了する。

これで第２ラスクのメモリ３への書き込みが終了する。

次汎用レジスタにセットシたループ数から１を減じ（ス
テップ５７）、０になったかどうか判定する（ステップ
５８）。０でなければステップ５５か５８を０になるま
で繰り返す。ステップ５５か６５８をｎ　−１回繰り返
すと、ｎ−１ラスクのドツトパターンがメモリ３に書き
込まれる。

以上の動作により第２図（ｂ）のドラｉ・パターン全て
がメモリ３に展開できる。

ここではＸアドレスを更新しない例をあげたが、図形の
ようにＸ方向、ｙ方向任意にドツトが移動していくもの
をメモリに展開する時は、Ｘアドレスをそれぞれ独立に
更新すればよい。

以上、メモリに対する書き込みの例を述べたが。

読み出しについても同様に行える。

〔発明の効果〕

本発明によれば、アドレスを送る時間が不要になるので
、プロセッサからアドレスバスを介してメモリをアクセ
スする装置では、メモリリフニス１−の間はアドレスバ
スをアドレスを送ること以外の用途に使用できる。また
アドレス・データ共用バスプロセッサとメモリを接続し
ている装置では、＝１回のメモリリクエストが、アドレ
スを送るメモリリクエストに比べて半分の時間で終了す
るので、バスの使用効率が向上する。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構成図、第２図（ａ）
は文字を２次元メモリに展開する様子を示す概念図、第
２図（ｂ）はドツトパターンで構成される文字の概念図
、第３図は第１図におけるメモリコントローラ２の詳細
図、第４図はバスとリクエスト制御線アドレス制御線の
関係を示すタイムチャート、第５図は第１図におけるメ
モリコントローラ１の詳細図、第６図はプロセッサ１の
動作を示すフローチャートである。 ｌ・・・プロセッサ、　　２・・・メモリコントローラ
。 ３・・メモリ、　４・・・アドレス・データ共用バス、
５・・リクエスト制御線、　　６・・・アドレス制御線
。 ７・・・アドレス線、　　８・・・データ線。 第１図 第２図 （α）（ｂ） 第３図 第４図 第５因 ’Ｏ？！−／“　　　　、６１

Claims (1)

【特許請求の範囲】
1. （１）プロセッサとメモリコントローラとメモリとを具
   備してなるデータ処理装置において、前記メモリを一定
   距離のアドレスを置いて連続的にアクセスする場合、プ
   ロセッサはメモリコントローラに対し、１回目はアドレ
   スを送るが、２回目以降はアドレスを送らずに更新指示
   のみを送り、メモリコントローラは、更新指示を受ける
   と、保持されているアドレスに一定の値を加算あるいは
   減算してアドレスを更新し、メモリをアクセスすること
   を特徴とするメモリアドレス制御方式。