JPH10315548A - データ処理装置および方法ならびに、印刷装置 - Google Patents
データ処理装置および方法ならびに、印刷装置Info
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- JPH10315548A JPH10315548A JP9131139A JP13113997A JPH10315548A JP H10315548 A JPH10315548 A JP H10315548A JP 9131139 A JP9131139 A JP 9131139A JP 13113997 A JP13113997 A JP 13113997A JP H10315548 A JPH10315548 A JP H10315548A
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Abstract
(57)【要約】
【課題】 適当な幅での切り出し、適当な方向への切り
出し（加工）、さらには、任意の位置からの読み出しの
処理を、メモリからのデータ読み出しと同時に行うこと
によって、加工処理の時間を短縮して作業の効率を図る
ことが可能なデータ処理装置および方法、ならびに印刷
装置。 【解決手段】 ラッチ２０２とセレクタ２０４〜２０８
とカウンタ２０３とによりＦＩＦＯメモリを構成し、デ
ータの切り出し幅、切り出し順序、切り出し開始位置を
任意に設定可能な制御回路２０９を用いてデータ処理す
ることによって、適当な幅で、適当な方向への切り出し
をＦＩＦ０メモリからの読み出しと同時に行い、また、
任意の位置から読み出しを行う。
出し（加工）、さらには、任意の位置からの読み出しの
処理を、メモリからのデータ読み出しと同時に行うこと
によって、加工処理の時間を短縮して作業の効率を図る
ことが可能なデータ処理装置および方法、ならびに印刷
装置。 【解決手段】 ラッチ２０２とセレクタ２０４〜２０８
とカウンタ２０３とによりＦＩＦＯメモリを構成し、デ
ータの切り出し幅、切り出し順序、切り出し開始位置を
任意に設定可能な制御回路２０９を用いてデータ処理す
ることによって、適当な幅で、適当な方向への切り出し
をＦＩＦ０メモリからの読み出しと同時に行い、また、
任意の位置から読み出しを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、データ処理装置お
よび方法、さらには印刷装置に関する。より詳しくは、
メモリ上に蓄えられた印字データを一旦ＦＩＦＯメモリ
（ファースト・イン・ファースト・アウト）に読み込ん
で、このＦＩＦＯメモリから指定されたビット幅で、ま
た、指定された適当な順次で、さらには、指定された任
意の位置から読み出し（切り出し）可能な拡張された機
能を持つＦＩＦＯメモリを用いた印刷処理を行う装置に
関するものである。
よび方法、さらには印刷装置に関する。より詳しくは、
メモリ上に蓄えられた印字データを一旦ＦＩＦＯメモリ
（ファースト・イン・ファースト・アウト）に読み込ん
で、このＦＩＦＯメモリから指定されたビット幅で、ま
た、指定された適当な順次で、さらには、指定された任
意の位置から読み出し（切り出し）可能な拡張された機
能を持つＦＩＦＯメモリを用いた印刷処理を行う装置に
関するものである。
【０００２】
【従来の技術】印刷装置等において、メモリ上に蓄えら
れた印字データを一旦ＦＩＦＯメモリに取り込んで印字
部へ転送する場合、あるビット幅で切り出して読み取り
たい場合や、切り出す方向を切り替えたい場合（例え
ば、通常はＬＳＢからＭＳＢへ２ビット単位で切り出し
ているものを、あるときはＭＳＢからＬＳＢの方向へ切
り出したい等）がある。このような場合、従来のＦＩＦ
Ｏメモリを用いた処理では、一旦データを読み出してか
ら適当な加工を施している。
れた印字データを一旦ＦＩＦＯメモリに取り込んで印字
部へ転送する場合、あるビット幅で切り出して読み取り
たい場合や、切り出す方向を切り替えたい場合（例え
ば、通常はＬＳＢからＭＳＢへ２ビット単位で切り出し
ているものを、あるときはＭＳＢからＬＳＢの方向へ切
り出したい等）がある。このような場合、従来のＦＩＦ
Ｏメモリを用いた処理では、一旦データを読み出してか
ら適当な加工を施している。
【０００３】
【発明が解決しようとする課題】しかし、上記のような
ＦＩＦＯメモリを用いたものでは、シフトレジスタ構成
であるので、一旦データを読み出した後の加工処理とな
り、処理時間がかかり、作業の効率化を図ることができ
ない。
ＦＩＦＯメモリを用いたものでは、シフトレジスタ構成
であるので、一旦データを読み出した後の加工処理とな
り、処理時間がかかり、作業の効率化を図ることができ
ない。
【０００４】また、処理状況によっては、任意に位置か
ら適当な方向へデータを切り出したい場合が生じたとき
には、空読み等の煩雑な制御をしなければならない。
ら適当な方向へデータを切り出したい場合が生じたとき
には、空読み等の煩雑な制御をしなければならない。
【０００５】そこで、本発明の目的は、適当な幅での切
り出し、適当な方向への切り出し（加工）、さらには、
任意の位置から読み出しの処理を、メモリからのデータ
読み出しと同時に行うことによって、加工処理の時間を
短縮して作業の効率を図ることが可能なデータ処理装置
および方法、ならびに印刷装置を提供することにある。
り出し、適当な方向への切り出し（加工）、さらには、
任意の位置から読み出しの処理を、メモリからのデータ
読み出しと同時に行うことによって、加工処理の時間を
短縮して作業の効率を図ることが可能なデータ処理装置
および方法、ならびに印刷装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、データを記憶
する第１記憶手段と、前記第１記憶手段に記憶されたデ
ータの一部を読み出し、一時記憶する第２記憶手段と、
前記第２記憶手段から読み出されたデータの切り出し範
囲を示す切り出しビット幅を設定する切り出しビット幅
設定手段と、前記第２記憶手段からデータが入力され、
前記設定された切り出しビット幅に従って当該データの
切り出しを行い、該切り出された切り出しビット幅のデ
ータを出力する複数のデータ選択手段と、前記各データ
選択手段のデータ選択値を決定するためのカウント値を
出力するＮビットのカウント手段と、前記設定された切
り出しビット幅が入力され、前記カウント手段のカウン
トビット幅を変更（Ｎビット以下）する変更手段と、前
記各データ選択手段からの出力値が入力され、前記設定
された切り出しビット幅に従って所定のデータに変換し
て出力するデータ変換出力手段とを具えることによっ
て、データ処理装置を構成する。
する第１記憶手段と、前記第１記憶手段に記憶されたデ
ータの一部を読み出し、一時記憶する第２記憶手段と、
前記第２記憶手段から読み出されたデータの切り出し範
囲を示す切り出しビット幅を設定する切り出しビット幅
設定手段と、前記第２記憶手段からデータが入力され、
前記設定された切り出しビット幅に従って当該データの
切り出しを行い、該切り出された切り出しビット幅のデ
ータを出力する複数のデータ選択手段と、前記各データ
選択手段のデータ選択値を決定するためのカウント値を
出力するＮビットのカウント手段と、前記設定された切
り出しビット幅が入力され、前記カウント手段のカウン
トビット幅を変更（Ｎビット以下）する変更手段と、前
記各データ選択手段からの出力値が入力され、前記設定
された切り出しビット幅に従って所定のデータに変換し
て出力するデータ変換出力手段とを具えることによっ
て、データ処理装置を構成する。
【０００７】ここで、前記第２記憶手段に記憶されたデ
ータの切り出す方向を示す切り出し順序を設定する切り
出し順序設定手段と、前記カウント手段から出力される
正又は負のカウント値を選択するカウント値選択手段
（Ｎ個以内）とを具え、該設定された切り出し順序によ
って前記カウント値選択手段の正負のカウント値を適宜
選択し、該選択された正又は負のカウント値および前記
設定された読み出しビット幅に従って、前記データ選択
手段からデータを所定の方向に読み出すことができる。
ータの切り出す方向を示す切り出し順序を設定する切り
出し順序設定手段と、前記カウント手段から出力される
正又は負のカウント値を選択するカウント値選択手段
（Ｎ個以内）とを具え、該設定された切り出し順序によ
って前記カウント値選択手段の正負のカウント値を適宜
選択し、該選択された正又は負のカウント値および前記
設定された読み出しビット幅に従って、前記データ選択
手段からデータを所定の方向に読み出すことができる。
【０００８】前記カウント手段に、前記第２記憶手段の
任意の位置から読み出しを開始するためのカウントの初
期値を設定する切り出し開始位置設定手段を具えてもよ
い。また、本発明は、第１記憶手段に記憶されたデータ
の一部を読み出し、該データを第２記憶手段に一時的に
記憶し、該記憶されたデータの切り出し範囲を示す切り
出しビット幅を設定し、該設定された切り出しビット幅
に従って、複数のデータ選択手段を用いて前記データの
切り出しを行い、該データの切り出しの際、Ｎビットの
カウント手段から前記各データ選択手段へデータ選択値
を決定するためのカウント値を出力すると共に、当該カ
ウント手段のカウントビット幅を、前記設定された切り
出しビット幅の入力に応じて変更（Ｎビット以下）し、
前記各データ選択手段により切り出された切り出しビッ
ト幅に従ったデータを、所定のデータに変換して出力す
ることによって、データ処理方法を提供する。
任意の位置から読み出しを開始するためのカウントの初
期値を設定する切り出し開始位置設定手段を具えてもよ
い。また、本発明は、第１記憶手段に記憶されたデータ
の一部を読み出し、該データを第２記憶手段に一時的に
記憶し、該記憶されたデータの切り出し範囲を示す切り
出しビット幅を設定し、該設定された切り出しビット幅
に従って、複数のデータ選択手段を用いて前記データの
切り出しを行い、該データの切り出しの際、Ｎビットの
カウント手段から前記各データ選択手段へデータ選択値
を決定するためのカウント値を出力すると共に、当該カ
ウント手段のカウントビット幅を、前記設定された切り
出しビット幅の入力に応じて変更（Ｎビット以下）し、
前記各データ選択手段により切り出された切り出しビッ
ト幅に従ったデータを、所定のデータに変換して出力す
ることによって、データ処理方法を提供する。
【０００９】ここで、前記第２記憶手段に記憶されたデ
ータの切り出す方向を示す切り出し順序を設定し、該設
定された切り出し順序によってカウント値選択手段（Ｎ
個以内）の正負のカウント値を適宜選択し、該設定され
た読み出しビット幅に従って前記データ選択手段から所
定の方向に読み出すことができる。
ータの切り出す方向を示す切り出し順序を設定し、該設
定された切り出し順序によってカウント値選択手段（Ｎ
個以内）の正負のカウント値を適宜選択し、該設定され
た読み出しビット幅に従って前記データ選択手段から所
定の方向に読み出すことができる。
【００１０】前記カウント手段にカウントの初期値を設
定し、前記第２記憶手段の任意の位置から読み出しを開
始することができる。
定し、前記第２記憶手段の任意の位置から読み出しを開
始することができる。
【００１１】また、本発明は、印字データを一時的に記
憶し、該記憶された印字データを読み出して所定の条件
にて加工を行った後、印字する装置であって、前記印字
データを入力する入力手段と、前記データ処理装置と、
該データ処理装置から出力された印字データの印字を行
う印字手段とを具え、前記印字データを、一時的に記憶
された記憶手段からの読み出しと同時に、所定のビット
幅で、所定の順番に従った方向へ切り出し（加工）、さ
らには、任意の位置から切り出すことによって、印刷装
置を構成する。
憶し、該記憶された印字データを読み出して所定の条件
にて加工を行った後、印字する装置であって、前記印字
データを入力する入力手段と、前記データ処理装置と、
該データ処理装置から出力された印字データの印字を行
う印字手段とを具え、前記印字データを、一時的に記憶
された記憶手段からの読み出しと同時に、所定のビット
幅で、所定の順番に従った方向へ切り出し（加工）、さ
らには、任意の位置から切り出すことによって、印刷装
置を構成する。
【００１２】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。
実施の形態を詳細に説明する。
【００１３】図４は、本発明におけるシステム構成の一
例である。１０１は、外部より印字データを取り込む入
力部である。１０２は、入力部１０１より取り込まれた
印字データや最終的に印字部１０８に送られる描画デー
タの格納及びＣＰＵ１０４の作業領域として使われるＲ
ＡＭ（ランダムアクセスメモリ）である。１０３は、Ｃ
ＰＵ１０４のプログラム及びフォントデータ等の各種デ
ータを格納するＲＯＭ（リードオンリメモリ）である。
１０４は、演算処理を行うＣＰＵ（中央処理演算子）で
ある。１０５は、ＣＰＵ１０４を介さず直接メモリをア
クセスするＤＭＡＣ（ダイレクトメモリアクセスコント
ローラ）である。１０６は、前記ＲＡＭ１０２上の印字
データを加工して、印字部１０８に送る描画データを生
成する。１０７は、ＲＡＭ１０２上の描画データを読み
取り、印字部１０８に送る転送部１０７である。１０８
は、前記転送部１０７からの描画データをプリントアウ
トする印字部である。
例である。１０１は、外部より印字データを取り込む入
力部である。１０２は、入力部１０１より取り込まれた
印字データや最終的に印字部１０８に送られる描画デー
タの格納及びＣＰＵ１０４の作業領域として使われるＲ
ＡＭ（ランダムアクセスメモリ）である。１０３は、Ｃ
ＰＵ１０４のプログラム及びフォントデータ等の各種デ
ータを格納するＲＯＭ（リードオンリメモリ）である。
１０４は、演算処理を行うＣＰＵ（中央処理演算子）で
ある。１０５は、ＣＰＵ１０４を介さず直接メモリをア
クセスするＤＭＡＣ（ダイレクトメモリアクセスコント
ローラ）である。１０６は、前記ＲＡＭ１０２上の印字
データを加工して、印字部１０８に送る描画データを生
成する。１０７は、ＲＡＭ１０２上の描画データを読み
取り、印字部１０８に送る転送部１０７である。１０８
は、前記転送部１０７からの描画データをプリントアウ
トする印字部である。
【００１４】本発明は、転送部１０７に含まれ、ＲＡＭ
１０２上に準備された描画データを印字部１０８に転送
する場合のＦＩＦＯメモリ制御に関するものである。
１０２上に準備された描画データを印字部１０８に転送
する場合のＦＩＦＯメモリ制御に関するものである。
【００１５】図１、図３は、前記転送部１０７における
本発明に関するブロック図である。まず、本例の概略の
説明をする。本例では、ＲＡＭ１０２上の描画データを
転送部１０７のＦＩＦＯメモリに逐次取り込んで、ＦＩ
ＦＯメモリより指定されたビット幅で切り出されたデー
タによって、転送部１０７に予め準備されている８ビッ
ト階調変換テーブル４０２から適当な値を選択して指定
されたビット幅から８ビット幅に変換して、次段のブロ
ックへ出力するものである。
本発明に関するブロック図である。まず、本例の概略の
説明をする。本例では、ＲＡＭ１０２上の描画データを
転送部１０７のＦＩＦＯメモリに逐次取り込んで、ＦＩ
ＦＯメモリより指定されたビット幅で切り出されたデー
タによって、転送部１０７に予め準備されている８ビッ
ト階調変換テーブル４０２から適当な値を選択して指定
されたビット幅から８ビット幅に変換して、次段のブロ
ックへ出力するものである。
【００１６】本発明であるＦＩＦＯメモリは、ラッチ２
０２、セレクタ２０４〜２０８、カウンタ２０３等で構
成される。図１において、２０２は、３２ビット幅のラ
ッチ群であり、本発明では前記ラッチ群を８個用いる
が、一般的には任意の数でよい。２０１は、ＤＭＡ Ｉ
／Ｆ回路であり、ビデオ転送動作が開始されると、ＤＭ
ＡＣ１０５にリクエストを出して、ＤＭＡＣ１０５より
アクノレッジが返ってくると、次段のラッチ２０２にラ
ッチパルスを出力して描画データを逐次取り込むもので
ある。
０２、セレクタ２０４〜２０８、カウンタ２０３等で構
成される。図１において、２０２は、３２ビット幅のラ
ッチ群であり、本発明では前記ラッチ群を８個用いる
が、一般的には任意の数でよい。２０１は、ＤＭＡ Ｉ
／Ｆ回路であり、ビデオ転送動作が開始されると、ＤＭ
ＡＣ１０５にリクエストを出して、ＤＭＡＣ１０５より
アクノレッジが返ってくると、次段のラッチ２０２にラ
ッチパルスを出力して描画データを逐次取り込むもので
ある。
【００１７】ここで、システムデータバス幅は３２ビッ
トとして、バーストモードによって１６バイト単位でラ
ッチ２０２に取り込むものとする。従って、１回のＦＩ
ＦＯリードにおいて、ＤＭＡ Ｉ／Ｆ回路２０１に示さ
れる、Ａ１からＡ４、Ｂ１からＢ４のグループに対し
て、ＤＭＡ Ｉ／Ｆ回路２０１は添え字１から順次４発
ラッチパルスを出力することを想定している。
トとして、バーストモードによって１６バイト単位でラ
ッチ２０２に取り込むものとする。従って、１回のＦＩ
ＦＯリードにおいて、ＤＭＡ Ｉ／Ｆ回路２０１に示さ
れる、Ａ１からＡ４、Ｂ１からＢ４のグループに対し
て、ＤＭＡ Ｉ／Ｆ回路２０１は添え字１から順次４発
ラッチパルスを出力することを想定している。
【００１８】２０３は、ロード機能付きの８ビットバイ
ナリカウンタである。２０４は８ｔｏ１のセレクタであ
り、２０５は４ｔｏ１のセレクタであり、２０６から２
０８までは、２ｔｏ１のセレクタである。これらのセレ
クタ２０４〜２０８は、カウンタ２０３の出力Ｓ０〜Ｓ
７によって、指定されたビット幅で切り出される。
ナリカウンタである。２０４は８ｔｏ１のセレクタであ
り、２０５は４ｔｏ１のセレクタであり、２０６から２
０８までは、２ｔｏ１のセレクタである。これらのセレ
クタ２０４〜２０８は、カウンタ２０３の出力Ｓ０〜Ｓ
７によって、指定されたビット幅で切り出される。
【００１９】すなわち、セレクタ２０４（３２ビット×
８）は、Ｓ５〜Ｓ７の３ビットによって３２ビットに選
択される。セレクタ２０５（３２ビット＝８ビット×
４）は、Ｓ４，Ｓ３によって８ビットに選択される。セ
レクタ２０６（８ビット＝４ビット×２）は、Ｓ２によ
って４ビットに選択される。セレクタ２０７（４ビット
＝２ビット×２）は、Ｓ１によって２ビットに選択され
る。セレクタ２０８（２ビット＝１ビット×２）は、Ｓ
０によって２ビットに選択される。
８）は、Ｓ５〜Ｓ７の３ビットによって３２ビットに選
択される。セレクタ２０５（３２ビット＝８ビット×
４）は、Ｓ４，Ｓ３によって８ビットに選択される。セ
レクタ２０６（８ビット＝４ビット×２）は、Ｓ２によ
って４ビットに選択される。セレクタ２０７（４ビット
＝２ビット×２）は、Ｓ１によって２ビットに選択され
る。セレクタ２０８（２ビット＝１ビット×２）は、Ｓ
０によって２ビットに選択される。
【００２０】カウンタ２０３の各正負出力（Ｑ、／Ｑ）
の先には、図１のＳＥＬ０からＳＥＬ７までの２ｔｏ１
のセレクタが接続されており、各出力ビットについて正
負の選択ができるようになっている。２０９は、シーケ
ンサであり、図１の各ブロックを統括している。このシ
ーケンサ２０９には、本発明に関連するものとして、シ
ーケンススタートフラグ、切り出しビット幅、切り出し
順序、切り出し開始位置の各設定レジスタ２０９ａ〜２
０９ｄが設けられている。この図１の全体で、１つのＦ
ＩＦＯメモリを構成している。
の先には、図１のＳＥＬ０からＳＥＬ７までの２ｔｏ１
のセレクタが接続されており、各出力ビットについて正
負の選択ができるようになっている。２０９は、シーケ
ンサであり、図１の各ブロックを統括している。このシ
ーケンサ２０９には、本発明に関連するものとして、シ
ーケンススタートフラグ、切り出しビット幅、切り出し
順序、切り出し開始位置の各設定レジスタ２０９ａ〜２
０９ｄが設けられている。この図１の全体で、１つのＦ
ＩＦＯメモリを構成している。
【００２１】シーケンサ２０９のＦＩＦＯ制御回路２０
９ｅにスタートフラグがセットされると、ＤＭＡ Ｉ／
Ｆ回路２０１へリード開始信号を出力して、ＦＩＦＯメ
モリへの読み込みを開始する。次に、転送部１０７の他
のブロックより、描画データ転送開始信号が来ると、カ
ウンタ２０３にイネーブル信号を出し、指定された切り
出しビット幅でＦＩＦＯメモリからの読み出しを開始す
る。本例では、切り出しビット幅として、８、４、２、
１のビット幅としている。
９ｅにスタートフラグがセットされると、ＤＭＡ Ｉ／
Ｆ回路２０１へリード開始信号を出力して、ＦＩＦＯメ
モリへの読み込みを開始する。次に、転送部１０７の他
のブロックより、描画データ転送開始信号が来ると、カ
ウンタ２０３にイネーブル信号を出し、指定された切り
出しビット幅でＦＩＦＯメモリからの読み出しを開始す
る。本例では、切り出しビット幅として、８、４、２、
１のビット幅としている。
【００２２】また、図１のカウンタ２０３の出力の一部
又は全部がシーケンサ２０９にフィードバックされるこ
とによって、ＦＩＦＯメモリの残量を検出し、ＤＭＡ
Ｉ／Ｆ回路２０１へのリード開始信号を制御する（図１
のＺ）。例えば、本例では、Ｑ７のみをフィードバック
して、Ｑ７の‘Ｈ’、‘Ｌ’によってＦＩＦＯメモリに
１／２の空きがあることを知ることができる。さらに細
かく残量を知りたい時には、フィードバックする信号の
数を増やせばよい。
又は全部がシーケンサ２０９にフィードバックされるこ
とによって、ＦＩＦＯメモリの残量を検出し、ＤＭＡ
Ｉ／Ｆ回路２０１へのリード開始信号を制御する（図１
のＺ）。例えば、本例では、Ｑ７のみをフィードバック
して、Ｑ７の‘Ｈ’、‘Ｌ’によってＦＩＦＯメモリに
１／２の空きがあることを知ることができる。さらに細
かく残量を知りたい時には、フィードバックする信号の
数を増やせばよい。
【００２３】図３は、図１の各セレクタ２０５〜２０８
の指定された切り出しビット幅から８ビット幅に変換す
るブロック図である。ＢＷ０、ＢＷ１は、シーケンサ２
０９に設定された切り出しビット幅を決定するビット幅
セレクト信号である。（ＢＷ１，ＢＷ０）の組み合わせ
は、（０，０）＝１ビット、（０，１）＝２ビット、
（１，０）＝４ビット、（１，１）＝８ビット幅を表し
ている。
の指定された切り出しビット幅から８ビット幅に変換す
るブロック図である。ＢＷ０、ＢＷ１は、シーケンサ２
０９に設定された切り出しビット幅を決定するビット幅
セレクト信号である。（ＢＷ１，ＢＷ０）の組み合わせ
は、（０，０）＝１ビット、（０，１）＝２ビット、
（１，０）＝４ビット、（１，１）＝８ビット幅を表し
ている。
【００２４】４０１は、３ｔｏ１のセレクタであり、図
１の各セレクタ（２０６〔Ｗ４〕から２０８〔Ｗ１〕）
より出力信号を設定された切り出しビット幅に応じて選
択する。例えば、（ＢＷ１，ＢＷ０）＝（０，０）のと
きは、Ｗ１→Ｓ０が選択され、（ＢＷ１，ＢＷ０）＝
（０，１）のときは、Ｗ２→Ｓ１，Ｓ０が選択され、
（ＢＷ１，ＢＷ０）＝（１，０）のときは、Ｗ４→Ｓ３
〜Ｓ０が選択される。
１の各セレクタ（２０６〔Ｗ４〕から２０８〔Ｗ１〕）
より出力信号を設定された切り出しビット幅に応じて選
択する。例えば、（ＢＷ１，ＢＷ０）＝（０，０）のと
きは、Ｗ１→Ｓ０が選択され、（ＢＷ１，ＢＷ０）＝
（０，１）のときは、Ｗ２→Ｓ１，Ｓ０が選択され、
（ＢＷ１，ＢＷ０）＝（１，０）のときは、Ｗ４→Ｓ３
〜Ｓ０が選択される。
【００２５】セレクタ４０１より選択されたＳ０〜Ｓ３
の信号によって、８ビット幅階調変換テーブル４０２
で、１ビット幅の時は区画〔１〜０〕、２ビット幅の時
は区画〔０〜３〕、４ビツト幅の時は区画〔０〜Ｆ〕か
ら次段の１６ｔｏ１セレクタ４０３により選択される。
セレクタ４０３によって８ビット幅に選択された信号
は、さらに次段の２ｔｏ１セレクタ４０４に入力され、
図１のセレクタ２０８の出力Ｗ８と、ビット幅セレクト
信号ＢＷ０、ＢＷ１によって、最終的な８ビット幅信号
Ｄ８〔７：０〕となって次段のブロックに渡されること
になる。
の信号によって、８ビット幅階調変換テーブル４０２
で、１ビット幅の時は区画〔１〜０〕、２ビット幅の時
は区画〔０〜３〕、４ビツト幅の時は区画〔０〜Ｆ〕か
ら次段の１６ｔｏ１セレクタ４０３により選択される。
セレクタ４０３によって８ビット幅に選択された信号
は、さらに次段の２ｔｏ１セレクタ４０４に入力され、
図１のセレクタ２０８の出力Ｗ８と、ビット幅セレクト
信号ＢＷ０、ＢＷ１によって、最終的な８ビット幅信号
Ｄ８〔７：０〕となって次段のブロックに渡されること
になる。
【００２６】図２は、カウンタ２０３内部の回路構成を
示す。３０１から３０３まではセット、リセット付きＦ
Ｆ（フリップフロップ）、３０４から３０８まではリセ
ット付ＦＦである。３０９は、インクリメンタ及びロー
ド用のセレクタを含むブロックであり、３０ｌから３０
９までで通常のロード付き８ビットバイナリカウンタを
構成する。３ｌ８から３２２までのＡＮＤ（ＮＡＮＤ）
は、シーケンサ２０９に設定された切り出しビット幅レ
ジスタ２０９ｂの出力ＢＷ０、ＢＷ１の値を受けてカウ
ンタ２０３のカウントビット幅を規定するものである
（図１のＹ）。
示す。３０１から３０３まではセット、リセット付きＦ
Ｆ（フリップフロップ）、３０４から３０８まではリセ
ット付ＦＦである。３０９は、インクリメンタ及びロー
ド用のセレクタを含むブロックであり、３０ｌから３０
９までで通常のロード付き８ビットバイナリカウンタを
構成する。３ｌ８から３２２までのＡＮＤ（ＮＡＮＤ）
は、シーケンサ２０９に設定された切り出しビット幅レ
ジスタ２０９ｂの出力ＢＷ０、ＢＷ１の値を受けてカウ
ンタ２０３のカウントビット幅を規定するものである
（図１のＹ）。
【００２７】ここで、例えば、切り出しビット幅が２ビ
ット（ＢＷ１＝０，ＢＷ０＝１）であると、ＦＦ３０１
が強制的にプリセットされ、ＳＯ以外のＳ１〜Ｓ７の７
ビットのカウントビット幅に制限される。４ビット（Ｂ
Ｗ１＝１，ＢＷ０＝０）であると、３０１、３０２のＦ
Ｆが強制的にプリセットされ、ＳＯ，Ｓ１以外のＳ２〜
Ｓ７の６ビットのカウントビット幅に制限される。８ビ
ット（ＢＷ１＝１，ＢＷ０＝１）であると、３０１、３
０２、３０３のＦＦが強制的にプリセットされ、ＳＯ〜
Ｓ２以外の５ビットのカウントビット幅に制限される。
ット（ＢＷ１＝０，ＢＷ０＝１）であると、ＦＦ３０１
が強制的にプリセットされ、ＳＯ以外のＳ１〜Ｓ７の７
ビットのカウントビット幅に制限される。４ビット（Ｂ
Ｗ１＝１，ＢＷ０＝０）であると、３０１、３０２のＦ
Ｆが強制的にプリセットされ、ＳＯ，Ｓ１以外のＳ２〜
Ｓ７の６ビットのカウントビット幅に制限される。８ビ
ット（ＢＷ１＝１，ＢＷ０＝１）であると、３０１、３
０２、３０３のＦＦが強制的にプリセットされ、ＳＯ〜
Ｓ２以外の５ビットのカウントビット幅に制限される。
【００２８】また、ＯＲ３１５〜３１７は、シーケンサ
２０９に設定される切り出し順序フラグによってカウン
タ２０３の出力の正負をセレクトする回路である。この
切り出し順序フラグは、ビット切り出しの方向を決める
ものである（図１のＸ）。
２０９に設定される切り出し順序フラグによってカウン
タ２０３の出力の正負をセレクトする回路である。この
切り出し順序フラグは、ビット切り出しの方向を決める
ものである（図１のＸ）。
【００２９】ここで、例えば、図２の（ｂ）信号は、セ
レクタ３１０〜３１４への入力からワード（３２ビッ
ト）単位での反転出力を行う。（ｃ）信号は、セレクタ
３１０〜３１２への入力からバイト単位での反転出力を
行う。（ｄ）信号は、セレクタ３１０，３１１への入力
から４ビット単位での反転出力を行う（‘１’でイネー
ブル）。
レクタ３１０〜３１４への入力からワード（３２ビッ
ト）単位での反転出力を行う。（ｃ）信号は、セレクタ
３１０〜３１２への入力からバイト単位での反転出力を
行う。（ｄ）信号は、セレクタ３１０，３１１への入力
から４ビット単位での反転出力を行う（‘１’でイネー
ブル）。
【００３０】２ｔｏ１のセレクタ３１０〜３１４は、図
１のＳＥＬ０からＳＥＬ４に相当する。各出力の全ビッ
ト（ＳＥＬ５からＳＥＬ７）にセレクタを付けてもよい
が、本例では、ＳＥＬ４までとした。このように、指定
された各切り出しビット幅（８、４、２、１のビット）
において、データ３２ビット中、（ｂ）、（ｃ）、
（ｄ）の各信号の切り出し順序で、逐次切り出すことが
できる。
１のＳＥＬ０からＳＥＬ４に相当する。各出力の全ビッ
ト（ＳＥＬ５からＳＥＬ７）にセレクタを付けてもよい
が、本例では、ＳＥＬ４までとした。このように、指定
された各切り出しビット幅（８、４、２、１のビット）
において、データ３２ビット中、（ｂ）、（ｃ）、
（ｄ）の各信号の切り出し順序で、逐次切り出すことが
できる。
【００３１】図５は、２ビット切り出し幅のときにおけ
る切り出し出力順序の幾つかのバリエーションを示した
例である。図６は、各切り出し順序時のセレクト信号Ｓ
７，Ｓ６，Ｓ５，Ｓ４，Ｓ３，Ｓ２，Ｓ１，Ｓ０へのカ
ウンタ２０３からの出力の正出力（＋）と負出力（−）
の組み合わせ表を示す。ここで、図５と図６を参照する
と、（ａ）では、全て（＋）出力をとることによって、
通常のＬＳＢからＭＳＢへの順序での出力である。
（ｂ）では、Ｓ４からＳ１までを（−）出力として、２
ビット単位でのワード反転出力となる。以下同様に、２
ビット単位で、（ｃ）ではバイト反転出力、（ｄ）では
４ビット反転出力となる。
る切り出し出力順序の幾つかのバリエーションを示した
例である。図６は、各切り出し順序時のセレクト信号Ｓ
７，Ｓ６，Ｓ５，Ｓ４，Ｓ３，Ｓ２，Ｓ１，Ｓ０へのカ
ウンタ２０３からの出力の正出力（＋）と負出力（−）
の組み合わせ表を示す。ここで、図５と図６を参照する
と、（ａ）では、全て（＋）出力をとることによって、
通常のＬＳＢからＭＳＢへの順序での出力である。
（ｂ）では、Ｓ４からＳ１までを（−）出力として、２
ビット単位でのワード反転出力となる。以下同様に、２
ビット単位で、（ｃ）ではバイト反転出力、（ｄ）では
４ビット反転出力となる。
【００３２】また、本例において、図１のカウンタ２０
３に任意のカウント値を予めロードしておくことによっ
て、適当な位置からデータの切り出しを逐次開始するこ
とが可能である。
３に任意のカウント値を予めロードしておくことによっ
て、適当な位置からデータの切り出しを逐次開始するこ
とが可能である。
【００３３】上述したように、ラッチ２０２とセレクタ
２０４〜２０８とカウンタ２０３とを主にしてＦＩＦＯ
メモリを構成し、データの切り出し幅、切り出し順序、
切り出し開始位置を任意に設定可能な制御回路２０９を
用いて処理することによって、適当な幅で、適当な方向
への切り出し（加工）をＦＩＦ０メモリからの読み出し
と同時に行うことができる。また、処理状況によって
は、ＦＩＦＯメモリの本来の姿であるファースト・イン
・ファースト・アウト動作を崩して、任意の位置から読
み出しを開始することによって、拡張されたＦＩＦＯメ
モリを構築することが可能である。
２０４〜２０８とカウンタ２０３とを主にしてＦＩＦＯ
メモリを構成し、データの切り出し幅、切り出し順序、
切り出し開始位置を任意に設定可能な制御回路２０９を
用いて処理することによって、適当な幅で、適当な方向
への切り出し（加工）をＦＩＦ０メモリからの読み出し
と同時に行うことができる。また、処理状況によって
は、ＦＩＦＯメモリの本来の姿であるファースト・イン
・ファースト・アウト動作を崩して、任意の位置から読
み出しを開始することによって、拡張されたＦＩＦＯメ
モリを構築することが可能である。
【００３４】（その他の例）上記例では、（ｂ）、
（ｃ）、（ｄ）の信号による３つの切り出し順序を説明
したが、さらにＳ７〜Ｓ０の（＋）、（−）を組み合わ
せることによって、図６の（ｅ）から（ｊ）の組み合わ
せで得られる図５の（ｅ）から（ｊ）のような出力が可
能である。ここで、図６の表で示される組み合わせは、
一部の例であって、Ｓ７〜Ｓ０の全ての組み合わせで他
の色々な切り出しができることはいうまでもない。
（ｃ）、（ｄ）の信号による３つの切り出し順序を説明
したが、さらにＳ７〜Ｓ０の（＋）、（−）を組み合わ
せることによって、図６の（ｅ）から（ｊ）の組み合わ
せで得られる図５の（ｅ）から（ｊ）のような出力が可
能である。ここで、図６の表で示される組み合わせは、
一部の例であって、Ｓ７〜Ｓ０の全ての組み合わせで他
の色々な切り出しができることはいうまでもない。
【００３５】また、上記例では、３２ビット幅で８個の
ラッチ２０２を用いたが、これらの幅と個数は必要に応
じて任意の数でよい。また、ラッチ２０２から切り出す
ためのセレクタ（２０４〜２０８）の数、さらに、それ
らのセレクタへのセレクト信号（ＳＯ〜Ｓ７）を生成す
るカウンタ２０３のビット数及びカウンタ２０３の各出
力の正負を切り替える２ｔｏ１のセレクタ（３１０〜３
１４）の数も必要に応じて任意に設定してよい。
ラッチ２０２を用いたが、これらの幅と個数は必要に応
じて任意の数でよい。また、ラッチ２０２から切り出す
ためのセレクタ（２０４〜２０８）の数、さらに、それ
らのセレクタへのセレクト信号（ＳＯ〜Ｓ７）を生成す
るカウンタ２０３のビット数及びカウンタ２０３の各出
力の正負を切り替える２ｔｏ１のセレクタ（３１０〜３
１４）の数も必要に応じて任意に設定してよい。
【００３６】また、図１の点線で表されたＳＥＬ５から
ＳＥＬ７も追加し、図６の表中Ｓ７からＳ５の（＋）、
（−）を変化させることによって、ラッチ群Ａ１からＢ
４までの中の読み出し順序を幾つかの組み合わせで変更
することも可能である。すなわち、本ＦＩＦＯメモリの
構成を幅３２ビット、深さ８段と考えると、Ｓ７〜Ｓ５
を全て（＋）を取ると通常のＦＩＦＯ（ファースト・イ
ン・ファースト・アウト）として働き、その他の組み合
わせを取ると読み出し順序を変更できる。
ＳＥＬ７も追加し、図６の表中Ｓ７からＳ５の（＋）、
（−）を変化させることによって、ラッチ群Ａ１からＢ
４までの中の読み出し順序を幾つかの組み合わせで変更
することも可能である。すなわち、本ＦＩＦＯメモリの
構成を幅３２ビット、深さ８段と考えると、Ｓ７〜Ｓ５
を全て（＋）を取ると通常のＦＩＦＯ（ファースト・イ
ン・ファースト・アウト）として働き、その他の組み合
わせを取ると読み出し順序を変更できる。
【００３７】さらに、図１のカウンタ２０３に任意の値
を予めロードしておくことによって、適当な位置から読
み出すことが可能である。
を予めロードしておくことによって、適当な位置から読
み出すことが可能である。
【００３８】なお、本発明は、複数の機器から構成され
るシステムに適用しても、１つの機器からなる装置に適
用してもよい。また、本発明はシステム或いは装置にプ
ログラムを供給することによって達成される場合にも適
用できることはいうまでもない。この場合、本発明を達
成するためのソフトウェアによって表されるプログラム
を格納した記憶媒体を該システム或いは装置に読み出す
ことによって、そのシステム或いは装置が、本発明の効
果を享受することが可能となる。
るシステムに適用しても、１つの機器からなる装置に適
用してもよい。また、本発明はシステム或いは装置にプ
ログラムを供給することによって達成される場合にも適
用できることはいうまでもない。この場合、本発明を達
成するためのソフトウェアによって表されるプログラム
を格納した記憶媒体を該システム或いは装置に読み出す
ことによって、そのシステム或いは装置が、本発明の効
果を享受することが可能となる。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
ＦＩＦＯメモリからの読み出しと同時に、適当なビット
幅で切り出し加工を行うことができ、これにより、処理
効率を高めることができる。
ＦＩＦＯメモリからの読み出しと同時に、適当なビット
幅で切り出し加工を行うことができ、これにより、処理
効率を高めることができる。
【００４０】また、ＦＩＦＯメモリに蓄えられたデータ
構成によって、適当な方向への切り出しが可能であり、
さらに場合によっては、データを任意の位置から切り出
すことができ、これにより、いろいろなデータ構成に対
して柔軟に対応することができる。
構成によって、適当な方向への切り出しが可能であり、
さらに場合によっては、データを任意の位置から切り出
すことができ、これにより、いろいろなデータ構成に対
して柔軟に対応することができる。
【図１】本発明の実施の形態である転送部内の構成を示
すブロック図である。
すブロック図である。
【図２】カウンタ内部の概略的な構成を示すブロック図
である。
である。
【図３】階調変換テーブルを用いて８ビット幅に変換す
るブロック図である。
るブロック図である。
【図４】本発明に係るシステム構成を示すブロック図で
ある。
ある。
【図５】２ビット切り出し時の出力順序の一例を示す説
明図である。
明図である。
【図６】２ビット切り出し時おけるセレクト信号の組み
合わせ表を示す説明図である。
合わせ表を示す説明図である。
１０１ 入力手段 １０５ 第１記憶手段 １０７ データ処理装置 １０８ 印字手段 ２０２ 第２記憶手段 ２０３ カウント手段 ２０４〜２０８ データ選択手段 ２０９ｂ 切り出しビット幅設定手段 ２０９ｃ 切り出し順序設定手段 ２０９ｄ 切り出し開始位置設定手段 ３１５〜３１７ カウント値選択手段 ３１８〜３２２ 変更手段 ４０１〜４０４ データ変換出力手段
Claims (7)
- 【請求項１】 データを記憶する第１記憶手段と、 前記第１記憶手段に記憶されたデータの一部を読み出
し、一時記憶する第２記憶手段と、 前記第２記憶手段から読み出されたデータの切り出し範
囲を示す切り出しビット幅を設定する切り出しビット幅
設定手段と、 前記第２記憶手段からデータが入力され、前記設定され
た切り出しビット幅に従って当該データの切り出しを行
い、該切り出された切り出しビット幅のデータを出力す
る複数のデータ選択手段と、 前記各データ選択手段のデータ選択値を決定するための
カウント値を出力するＮビットのカウント手段と、 前記設定された切り出しビット幅が入力され、前記カウ
ント手段のカウントビット幅を変更（Ｎビット以下）す
る変更手段と、 前記各データ選択手段からの出力値が入力され、前記設
定された切り出しビット幅に従って所定のデータに変換
して出力するデータ変換出力手段とを具えたことを特徴
とするデータ処理装置。 - 【請求項２】 前記第２記憶手段に記憶されたデータの
切り出す方向を示す切り出し順序を設定する切り出し順
序設定手段と、 前記カウント手段から出力される正又は負のカウント値
を選択するカウント値選択手段（Ｎ個以内）とを具え、
該設定された切り出し順序によって前記カウント値選択
手段の正負のカウント値を適宜選択し、該選択された正
又は負のカウント値および前記設定された読み出しビッ
ト幅に従って、前記データ選択手段からデータを所定の
方向に読み出すことを特徴とする請求項１記載のデータ
処理装置。 - 【請求項３】 前記カウント手段に、前記第２記憶手段
の任意の位置から読み出しを開始するためのカウントの
初期値を設定する切り出し開始位置設定手段を具えたこ
とを特徴とする請求項１又は２記載のデータ処理装置。 - 【請求項４】 第１記憶手段に記憶されたデータの一部
を読み出し、該データを第２記憶手段に一時的に記憶
し、 該記憶されたデータの切り出し範囲を示す切り出しビッ
ト幅を設定し、 該設定された切り出しビット幅に従って、複数のデータ
選択手段を用いて前記データの切り出しを行い、 該データの切り出しの際、Ｎビットのカウント手段から
前記各データ選択手段へデータ選択値を決定するための
カウント値を出力すると共に、当該カウント手段のカウ
ントビット幅を、前記設定された切り出しビット幅の入
力に応じて変更（Ｎビット以下）し、 前記各データ選択手段により切り出された切り出しビッ
ト幅に従ったデータを、所定のデータに変換して出力す
ることを特徴とするデータ処理方法。 - 【請求項５】 前記第２記憶手段に記憶されたデータの
切り出す方向を示す切り出し順序を設定し、 該設定された切り出し順序によってカウント値選択手段
（Ｎ個以内）の正負のカウント値を適宜選択し、 該設定された読み出しビット幅に従って前記データ選択
手段から所定の方向に読み出すことを特徴とする請求項
４記載のデータ処理方法。 - 【請求項６】 前記カウント手段にカウントの初期値を
設定し、前記第２記憶手段の任意の位置から読み出しを
開始することを特徴とする請求項４又は５記載のデータ
処理方法。 - 【請求項７】 印字データを一時的に記憶し、該記憶さ
れた印字データを読み出して所定の条件にて加工を行っ
た後、印字する装置であって、 前記印字データを入力する入力手段と、 請求項１ないし３のいずれかに記載のデータ処理装置
と、 前記データ処理装置から出力された印字データの印字を
行う印字手段とを具え、 前記印字データを、一時的に記憶された記憶手段からの
読み出しと同時に、所定のビット幅で、所定の順番に従
った方向へ切り出し（加工）、さらには、任意の位置か
ら切り出すようにしたことを特徴とする印刷装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9131139A JPH10315548A (ja) | 1997-05-21 | 1997-05-21 | データ処理装置および方法ならびに、印刷装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9131139A JPH10315548A (ja) | 1997-05-21 | 1997-05-21 | データ処理装置および方法ならびに、印刷装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10315548A true JPH10315548A (ja) | 1998-12-02 |
Family
ID=15050916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9131139A Pending JPH10315548A (ja) | 1997-05-21 | 1997-05-21 | データ処理装置および方法ならびに、印刷装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10315548A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004510216A (ja) * | 2000-06-09 | 2004-04-02 | ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク | 混合された非同期および同期システム用少待ち時間ｆｉｆｏ回路 |
| JP2004153792A (ja) * | 2002-10-30 | 2004-05-27 | Hynix Semiconductor Inc | 加速化モードを備えたレジスタ制御遅延固定ループ |
-
1997
- 1997-05-21 JP JP9131139A patent/JPH10315548A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004510216A (ja) * | 2000-06-09 | 2004-04-02 | ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク | 混合された非同期および同期システム用少待ち時間ｆｉｆｏ回路 |
| JP4849763B2 (ja) * | 2000-06-09 | 2012-01-11 | ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク | 混合された非同期および同期システム用少待ち時間ｆｉｆｏ回路 |
| JP2004153792A (ja) * | 2002-10-30 | 2004-05-27 | Hynix Semiconductor Inc | 加速化モードを備えたレジスタ制御遅延固定ループ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040416 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040615 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050318 |