JPS63167949A - デ−タ転送システム - Google Patents
デ−タ転送システムInfo
- Publication number
- JPS63167949A JPS63167949A JP31185486A JP31185486A JPS63167949A JP S63167949 A JPS63167949 A JP S63167949A JP 31185486 A JP31185486 A JP 31185486A JP 31185486 A JP31185486 A JP 31185486A JP S63167949 A JPS63167949 A JP S63167949A
- Authority
- JP
- Japan
- Prior art keywords
- data
- buffer
- size
- fifo
- fifo buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 57
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000003973 paint Substances 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はデータ転送方法に係り、特に第１のプロセッサ
ユニットから第２のプロセッサユニットへＦＩＦＯ（フ
ァーストイン・ファーストアウト）バッファを介してデ
ータを転送する際に適用して好適なデータ転送方法に関
する。
ユニットから第２のプロセッサユニットへＦＩＦＯ（フ
ァーストイン・ファーストアウト）バッファを介してデ
ータを転送する際に適用して好適なデータ転送方法に関
する。
〈従来技術〉
マイクロプロセッサで構成されたメインプロセッサと該
メインプロセッサから送られてくるデータに基づいて所
定の処理、たとえばディスプレイ処理等を実行するサブ
のプロセッサを備えたシステムがある。
メインプロセッサから送られてくるデータに基づいて所
定の処理、たとえばディスプレイ処理等を実行するサブ
のプロセッサを備えたシステムがある。
第２図はメインプロセッサ１から画像発生用のサブプロ
セッサ（ディスプレイプロセッサ）２に描画指令データ
を転送してディスプレイ画面に図形等を描画するシステ
ムのブロック図であり、３はＦＩＦＯバッファである。
セッサ（ディスプレイプロセッサ）２に描画指令データ
を転送してディスプレイ画面に図形等を描画するシステ
ムのブロック図であり、３はＦＩＦＯバッファである。
かかるシステムにおいては、メインプロセッサ１は要求
により描画指令データをＦＩＦＯバッファ３に書き込み
、ディスプレイプロセッサ２はＦＩＦＯバッファ３に書
き込まれた描画指令データを順次読み取って所定のディ
スプレイ処理を行う。
により描画指令データをＦＩＦＯバッファ３に書き込み
、ディスプレイプロセッサ２はＦＩＦＯバッファ３に書
き込まれた描画指令データを順次読み取って所定のディ
スプレイ処理を行う。
尚、第１のプロセッサユニットのソフトウェアはいくつ
かのレベルで動いている。たとえば、第１のプロセッサ
ユニットがＮＣ本体を構成するプロセッサユニットであ
れば、２ｍ５ｅｃ毎にオーバトラベル等により非常停止
が生じていないかをチヱツクして所定の処理を行い、８
ｍ５ｅｃ毎に軸制御その他の処理を行うと共に、グラフ
ィックの描画指令データをディスプレイプロセッサに転
送し、１６ ｍ５ｅｃ毎に比較的優先度が高いキャラク
タの描画コマンドをディスプレイプロセッサに転送し、
上記いずれの処理も行われていない場合に比較的優先度
が低いキャラクタをディスプレイプロセッサに転送する
。ただし、２ｍ５ｅｃ毎に処理するレベルをＬ １．８
ｍ５ｅｃ毎に処理するレベルをＬ２．１６ｍｓ ｅ ｃ
毎に処理するレベルをＬ３、最下位レベルをＬ４とする
。
かのレベルで動いている。たとえば、第１のプロセッサ
ユニットがＮＣ本体を構成するプロセッサユニットであ
れば、２ｍ５ｅｃ毎にオーバトラベル等により非常停止
が生じていないかをチヱツクして所定の処理を行い、８
ｍ５ｅｃ毎に軸制御その他の処理を行うと共に、グラフ
ィックの描画指令データをディスプレイプロセッサに転
送し、１６ ｍ５ｅｃ毎に比較的優先度が高いキャラク
タの描画コマンドをディスプレイプロセッサに転送し、
上記いずれの処理も行われていない場合に比較的優先度
が低いキャラクタをディスプレイプロセッサに転送する
。ただし、２ｍ５ｅｃ毎に処理するレベルをＬ １．８
ｍ５ｅｃ毎に処理するレベルをＬ２．１６ｍｓ ｅ ｃ
毎に処理するレベルをＬ３、最下位レベルをＬ４とする
。
描画指令データは第３図に示すように描画コマンドＣＭ
ＤといくつかのデータＤＴＩ〜ＤＴｎにより構成されて
おり、描画コマンドとしては、たとえばＭ線描画、円弧
描画、ペイント、キャラクタ表示等があり、具体的に直
線描画の描画コマンドは ０ＸＹ となる（ｒ８０Ｊは直線の描画コマンド、ｘｏ。
ＤといくつかのデータＤＴＩ〜ＤＴｎにより構成されて
おり、描画コマンドとしては、たとえばＭ線描画、円弧
描画、ペイント、キャラクタ表示等があり、具体的に直
線描画の描画コマンドは ０ＸＹ となる（ｒ８０Ｊは直線の描画コマンド、ｘｏ。
Ｙ は終点データである）。
〈発明が解決しようとしている問題点〉ところで、第１
のプロセッサユニット１から成るレベルにおいて所定量
の描画データをディスプレイプロセッサ２に転送する場
合、該所定量の描画データはすべてＦＩＦＯバッファに
書き込めなくてはならない。というのは、一部の描画デ
ータしか書き込めないとすると、それ以降に別のレベル
の描画データが書き込まれてしまい、データの連続性が
崩れてしまうからである。たとえば、グラフィック描画
データとキャラクタ描画データが混在し、ディスプレイ
プロセッサは描画不能の事態に陥ったり、誤った描画を
行うという問題を生じる。
のプロセッサユニット１から成るレベルにおいて所定量
の描画データをディスプレイプロセッサ２に転送する場
合、該所定量の描画データはすべてＦＩＦＯバッファに
書き込めなくてはならない。というのは、一部の描画デ
ータしか書き込めないとすると、それ以降に別のレベル
の描画データが書き込まれてしまい、データの連続性が
崩れてしまうからである。たとえば、グラフィック描画
データとキャラクタ描画データが混在し、ディスプレイ
プロセッサは描画不能の事態に陥ったり、誤った描画を
行うという問題を生じる。
このため、従来はＦＩＦＯバッファが空（エンプティ）
の場合に限り第１のプロセッサユニットから描画データ
をＦＩＦＯバッファに書き込むことが行われているが、
かかる方法ではデータ転送効率が悪くなるという問題が
ある。
の場合に限り第１のプロセッサユニットから描画データ
をＦＩＦＯバッファに書き込むことが行われているが、
かかる方法ではデータ転送効率が悪くなるという問題が
ある。
以上から、本発明の目的は簡単にＦＩＦＯバッファの空
き領域の大きさを把握でき、従って転送すべきデータ量
と空き領域の大きさとの大小識別が簡単にできるデータ
転送方法を提供することである。
き領域の大きさを把握でき、従って転送すべきデータ量
と空き領域の大きさとの大小識別が簡単にできるデータ
転送方法を提供することである。
く問題点を解決するための手段〉
第１図は本発明にかかるデータ転送システムのブロック
図である。
図である。
１１は第１のプロセッサユニット、１２はディスプレイ
プロセッサ１２．１３はＦＩＦＯバッファ、１３ａ〜１
３ｎは小容量のＦＩＦＯバッファである。
プロセッサ１２．１３はＦＩＦＯバッファ、１３ａ〜１
３ｎは小容量のＦＩＦＯバッファである。
く作用〉
データが記憶されているか、いないかを示す信号を出力
する端子を有するサブのＦＩＦＯバッファ１３ａ〜１３
ｎを複数個直列に接続して大容量のＦＩＦＯバッファ１
３を構成する。
する端子を有するサブのＦＩＦＯバッファ１３ａ〜１３
ｎを複数個直列に接続して大容量のＦＩＦＯバッファ１
３を構成する。
第１のプロセッサユニット１１は各サブのＦＴＦＯバッ
ファ１３ａ〜１３ｎから出力される前記信号に基づいて
大容量ＦＩＦＯバッファ１３の空き領域の大ききを把握
し、該空き領域の大きさと転送データの大きさを比較し
て空き頚域の大きさの方が大きい場合にデータを大容量
のＦＩＦＯバッファ１３に記憶し、ディスプレイプロセ
ッサ１２は１ｌｉＦＩＦｏバツフア１３からファースト
イン・ファーストアウトに従ってデータを読み取ってデ
ィスプレイ処理を行う。
ファ１３ａ〜１３ｎから出力される前記信号に基づいて
大容量ＦＩＦＯバッファ１３の空き領域の大ききを把握
し、該空き領域の大きさと転送データの大きさを比較し
て空き頚域の大きさの方が大きい場合にデータを大容量
のＦＩＦＯバッファ１３に記憶し、ディスプレイプロセ
ッサ１２は１ｌｉＦＩＦｏバツフア１３からファースト
イン・ファーストアウトに従ってデータを読み取ってデ
ィスプレイ処理を行う。
〈実施例〉
第１図は本発明にかかるデータ転送システムのブロック
図である。図中、１１は第１のプロセッサユニット、１
２はディスプレイプロセッサ、１３はＦＩＦＯバッファ
、１４は記憶部である。
図である。図中、１１は第１のプロセッサユニット、１
２はディスプレイプロセッサ、１３はＦＩＦＯバッファ
、１４は記憶部である。
ＦＩＦＯバッファ１３は小容量たとえばｍワードのＦＩ
ＦＯバッファ （サブＦＩＦＯバッファという）１３ａ
、１３ｂ、 ・・・１３ｎを直列に接続して構成され
ており、各サブＦＩＦＯバッファはＦＩＦＯフル信号と
ＦＩＦＯエンプティ信号（ＥＴＹ）を出力する端子０Ｆ
１０．を有している。
ＦＯバッファ （サブＦＩＦＯバッファという）１３ａ
、１３ｂ、 ・・・１３ｎを直列に接続して構成され
ており、各サブＦＩＦＯバッファはＦＩＦＯフル信号と
ＦＩＦＯエンプティ信号（ＥＴＹ）を出力する端子０Ｆ
１０．を有している。
従って、ＦＩＦＯエンプティ信号ＥＴＹを参照すること
により該サブＦＩＦＯバッファにデータが記憶されてい
るか、いないかを認識することができる。尚、かかるサ
ブＦＩＦＯバッファ１３ａ〜１３ｎとしてはテキサス・
インスッルメント社製ＩＣ回路（商品名３２２５）があ
る。
により該サブＦＩＦＯバッファにデータが記憶されてい
るか、いないかを認識することができる。尚、かかるサ
ブＦＩＦＯバッファ１３ａ〜１３ｎとしてはテキサス・
インスッルメント社製ＩＣ回路（商品名３２２５）があ
る。
記憶部１４は各サブＦＩＦＯバッファ１３ａ〜１３ｎに
対応してラッチ回路を有し、それぞれのラッチ回路に対
応するサブＦＩＦＯバッファにデータが記憶されている
かどうかを記憶する。尚、各ラッチ回路出力はデジタル
インプット信号ＤＩとして第１のプロセッサユニット１
１に取り込まれろようになっている。
対応してラッチ回路を有し、それぞれのラッチ回路に対
応するサブＦＩＦＯバッファにデータが記憶されている
かどうかを記憶する。尚、各ラッチ回路出力はデジタル
インプット信号ＤＩとして第１のプロセッサユニット１
１に取り込まれろようになっている。
以下、第１図に８けろデータ転送システムの全体的な動
作を説明する。
作を説明する。
記憶部１４の各ラッチ回Ｍｓ１４ ａ〜１４ｎには対応
するサブＦＩＦＯバッファ１３ａ〜１３ｎにデータが書
き込まれているか、データが１つも書き込まれていない
か（エンプティ）が記憶される。
するサブＦＩＦＯバッファ１３ａ〜１３ｎにデータが書
き込まれているか、データが１つも書き込まれていない
か（エンプティ）が記憶される。
尚、セット状態でエンプティである。すなわち、１つで
もデータが所定のサブＦＩＦＯバッファに記憶されてい
れば該サブＦＩＦＯバッファから出力されるＦＩＦＯエ
ンプティ信号ＥＴＹはローレベルになるから対応するラ
ッチ回路はリセットされろ。
もデータが所定のサブＦＩＦＯバッファに記憶されてい
れば該サブＦＩＦＯバッファから出力されるＦＩＦＯエ
ンプティ信号ＥＴＹはローレベルになるから対応するラ
ッチ回路はリセットされろ。
かかる状態において、第１のプロセッサユニット１１は
描画データをＦＩＦＯバッファ１３に書き込むに際して
、各ラッチ回路１４ａ〜１４ｎのセット／リセット状態
を参照してＦＩＦＯバッファ１３の空き領域の大きさを
把握する。たとえば、Ｎ個のサブＦＩＦＯバッファがエ
ンプティであればＮ−ｍワード分の空きがあると認識す
る。
描画データをＦＩＦＯバッファ１３に書き込むに際して
、各ラッチ回路１４ａ〜１４ｎのセット／リセット状態
を参照してＦＩＦＯバッファ１３の空き領域の大きさを
把握する。たとえば、Ｎ個のサブＦＩＦＯバッファがエ
ンプティであればＮ−ｍワード分の空きがあると認識す
る。
しかる後、第１プ四セツサユニツト１１は転送すべき描
画データの量Ｑと前記空きの大きさＮ−ｍとの大小を比
較し、Ｑ４ＳＮ−ｍであれば描画データをＦＩＦＯバッ
ファ１３に書き込む。
画データの量Ｑと前記空きの大きさＮ−ｍとの大小を比
較し、Ｑ４ＳＮ−ｍであれば描画データをＦＩＦＯバッ
ファ１３に書き込む。
しかし、Ｑ＞Ｎ−ｍであればＦＩＦＯバッファ１３に描
画データを書き込まず、現レベルにおけろ次のタイムス
ロットで上記判断を行ってＦＩＦＯバッファ１３に書き
込む。
画データを書き込まず、現レベルにおけろ次のタイムス
ロットで上記判断を行ってＦＩＦＯバッファ１３に書き
込む。
以上と並行して、ディスプレイプロセッサ１２はＦＩＦ
Ｏバッファ１３からファーストイン・ファーストアウト
に従ってデータを読み取って所定のディスプレイ処理を
行う。
Ｏバッファ１３からファーストイン・ファーストアウト
に従ってデータを読み取って所定のディスプレイ処理を
行う。
〈発明の効果〉
以上本発明によれば、データが記憶されているか、いな
いかを示す信号を出力する端子を有するサブのＦＩＦＯ
バッファを複数個直列に接続して大容量のＦＩＦＯバッ
ファを構成すると共に、各サブのＦＩＦＯバッファから
出力される信号に基づいて大容量バッファの空き領域の
大きさを把握し、該空き領域の大きさと転送データの大
きさを比較して空き領域の大きさの方が大きい場合にデ
ータを大容量のＦＩＦＯバッファに書き込むように構成
したから、簡単にＦＩＦＯバッファにおける空き領域の
大きさを把握でき、従って転送すべきデータ量と空き領
域の大きさとの大小識別を簡単にでき効率のよいデータ
転送ができる。
いかを示す信号を出力する端子を有するサブのＦＩＦＯ
バッファを複数個直列に接続して大容量のＦＩＦＯバッ
ファを構成すると共に、各サブのＦＩＦＯバッファから
出力される信号に基づいて大容量バッファの空き領域の
大きさを把握し、該空き領域の大きさと転送データの大
きさを比較して空き領域の大きさの方が大きい場合にデ
ータを大容量のＦＩＦＯバッファに書き込むように構成
したから、簡単にＦＩＦＯバッファにおける空き領域の
大きさを把握でき、従って転送すべきデータ量と空き領
域の大きさとの大小識別を簡単にでき効率のよいデータ
転送ができる。
第１図は本発明にかかるデータ転送システムのブロック
図、 第２図は従来のシステム構成ブロック図、第３図は描画
データ説明図である。 １１・・第１のプロセッサユニット、 １２・・ディスプレイプロセッサ・ １３０．ＦＩＦｏバッファ） １３ａ〜１３ｎ・・サブＦＩＦＯバッファ、１４・・ラ
ッチ回路
図、 第２図は従来のシステム構成ブロック図、第３図は描画
データ説明図である。 １１・・第１のプロセッサユニット、 １２・・ディスプレイプロセッサ・ １３０．ＦＩＦｏバッファ） １３ａ〜１３ｎ・・サブＦＩＦＯバッファ、１４・・ラ
ッチ回路
Claims (1)
- 【特許請求の範囲】 第１のプロセッサユニットから第２のプロセッサユニッ
トへＦＩＦＯバッファを介してデータを転送するデータ
転送システムにおいて、 データが記憶されているか、いないかを示す信号を出力
する端子を有するサブのＦＩＦＯバッファを複数個直列
に接続して大容量のＦＩＦＯバッファを構成すると共に
、 第１のプロセッサユニットは前記各サブのＦＩＦＯバッ
ファから出力される信号に基づいて大容量バッファの空
き領域の大きさを把握し、 該空き領域の大きさと転送データの大きさを比較して空
き領域の大きさの方が大きい場合にデータを大容量のＦ
ＩＦＯバッファに書き込むことを特徴とするデータ転送
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31185486A JPS63167949A (ja) | 1986-12-30 | 1986-12-30 | デ−タ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31185486A JPS63167949A (ja) | 1986-12-30 | 1986-12-30 | デ−タ転送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63167949A true JPS63167949A (ja) | 1988-07-12 |
Family
ID=18022214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31185486A Pending JPS63167949A (ja) | 1986-12-30 | 1986-12-30 | デ−タ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63167949A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6697889B2 (en) | 2000-04-07 | 2004-02-24 | Renesas Technology Corp. | First-in first-out data transfer control device having a plurality of banks |
| JP2011227919A (ja) * | 2000-06-09 | 2011-11-10 | Trustees Of Columbia Univ In The City Of New York | 混合された非同期および同期システム用少待ち時間ｆｉｆｏ回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127637A (en) * | 1979-03-24 | 1980-10-02 | Nec Corp | Data transfer buffer circuit |
| JPS60238963A (ja) * | 1984-05-11 | 1985-11-27 | Fujitsu Ltd | バツフア状態監視制御方式 |
| JPS61205070A (ja) * | 1985-03-08 | 1986-09-11 | Murata Mach Ltd | フアクシミリ通信方法 |
-
1986
- 1986-12-30 JP JP31185486A patent/JPS63167949A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127637A (en) * | 1979-03-24 | 1980-10-02 | Nec Corp | Data transfer buffer circuit |
| JPS60238963A (ja) * | 1984-05-11 | 1985-11-27 | Fujitsu Ltd | バツフア状態監視制御方式 |
| JPS61205070A (ja) * | 1985-03-08 | 1986-09-11 | Murata Mach Ltd | フアクシミリ通信方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6697889B2 (en) | 2000-04-07 | 2004-02-24 | Renesas Technology Corp. | First-in first-out data transfer control device having a plurality of banks |
| JP2011227919A (ja) * | 2000-06-09 | 2011-11-10 | Trustees Of Columbia Univ In The City Of New York | 混合された非同期および同期システム用少待ち時間ｆｉｆｏ回路 |
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