JPS587932A - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JPS587932A JPS587932A JP56105486A JP10548681A JPS587932A JP S587932 A JPS587932 A JP S587932A JP 56105486 A JP56105486 A JP 56105486A JP 10548681 A JP10548681 A JP 10548681A JP S587932 A JPS587932 A JP S587932A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- shift register
- input
- terminal
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明ｔ′よ並列入力端子と並列出力端子および直列入
力端子を有するシフトレジスタを用いて入力パルス数を
計数するカウンタ回路に関するものである。
力端子を有するシフトレジスタを用いて入力パルス数を
計数するカウンタ回路に関するものである。
従来のカウンタ回路としては種々ろるが、一般にフリラ
グフロッグ全縦続に接続した順序形分周方式を用いるの
が通例でめった。そ〔７て、この方式はフリップフロッ
プの使用数の割に多量のパルス力ワント数を得ら九ると
いう特長かめる。
グフロッグ全縦続に接続した順序形分周方式を用いるの
が通例でめった。そ〔７て、この方式はフリップフロッ
プの使用数の割に多量のパルス力ワント数を得ら九ると
いう特長かめる。
しかしながら、その反面、各フリップフロップの状態変
数には冗長性が少ないこととなり、フリップフロップの
故障ない（−は雑音などにより、フリップフロップに異
常反転が生じｆｃ場合、カワント数に大きな狂いが生じ
るという不都合がある。
数には冗長性が少ないこととなり、フリップフロップの
故障ない（−は雑音などにより、フリップフロップに異
常反転が生じｆｃ場合、カワント数に大きな狂いが生じ
るという不都合がある。
そして、この状態変数に冗長性がないということはその
異常全検定することも極めて困難となり、保安制御回路
ないしは重要な部分に応用するタイマー、計数等には使
用し難い。
異常全検定することも極めて困難となり、保安制御回路
ないしは重要な部分に応用するタイマー、計数等には使
用し難い。
このように、従来、信号保安制御などに使用さｒるタイ
マー、リレー等はフェールセーフの原則全呼る九めに電
子化することが困難でβつ次。
マー、リレー等はフェールセーフの原則全呼る九めに電
子化することが困難でβつ次。
本発明は以上の点に鑑み、このような問題を解決すると
共に、かかる欠点を除去すべくなされたもので、その目
的は、前述のように従来の顆序形分周式フリッグフロッ
グを用いたカウンタ回路に代わって、シフトレジスタを
使用し、そのシフトレジスタの内部状態を検定容易なも
のとしたカワンタ回路を提供することにある。
共に、かかる欠点を除去すべくなされたもので、その目
的は、前述のように従来の顆序形分周式フリッグフロッ
グを用いたカウンタ回路に代わって、シフトレジスタを
使用し、そのシフトレジスタの内部状態を検定容易なも
のとしたカワンタ回路を提供することにある。
以下、図示する実施例によってその構成Ｉ！ｏ１−詳細
に説明する。
に説明する。
第１図は本発明によるカワンタ回路の一実施例を示すブ
ロック図である。図において、 ＳＲはＮビットの並列
入力端子■ｌ＋’２ ・・・・ＩｎとＮビットの並列
出力端子Ｑｌ、Ｑ２・・・・Ｑｎおよび直列入力端子雀
有するシフトレジスタ、Ｉｓ はシフトレジスタＳＲ
の初期内部状態を設定するネットワークで、このネット
ワークはシフト１／ジスタＳＲの並列入力端子１１〜Ｉ
ｎのうちの１端子のみ入力設定する入力設定回路を構成
している。ｎ（４はシフトレジスタＳＲの並列出力端子
Ｑ＋＝Ｑｎに接Ｒ″する相補的関係の２レベル出力端子
Ｐ、Ｑ？有する１ ｏｕｔ ｏｒ Ｎ検定回路、ＩＣ−
０Ｒは上記２レベル出力端子Ｐ、Ｑからの２レベル全入
力とする排他論理和回路である。そして、１リガ一人力
パルス数を計数すると同時にシフトレジスタ８Ｒの動作
チェックを行えるように構成さｎている。なお、ソフト
レジスタＳＲにおいて、Ｔはクロック入力端子、ＬＤは
スタート信号ＳＴの負が印加される入力端子、ＲＥはり
七ツト端子である。
ロック図である。図において、 ＳＲはＮビットの並列
入力端子■ｌ＋’２ ・・・・ＩｎとＮビットの並列
出力端子Ｑｌ、Ｑ２・・・・Ｑｎおよび直列入力端子雀
有するシフトレジスタ、Ｉｓ はシフトレジスタＳＲ
の初期内部状態を設定するネットワークで、このネット
ワークはシフト１／ジスタＳＲの並列入力端子１１〜Ｉ
ｎのうちの１端子のみ入力設定する入力設定回路を構成
している。ｎ（４はシフトレジスタＳＲの並列出力端子
Ｑ＋＝Ｑｎに接Ｒ″する相補的関係の２レベル出力端子
Ｐ、Ｑ？有する１ ｏｕｔ ｏｒ Ｎ検定回路、ＩＣ−
０Ｒは上記２レベル出力端子Ｐ、Ｑからの２レベル全入
力とする排他論理和回路である。そして、１リガ一人力
パルス数を計数すると同時にシフトレジスタ８Ｒの動作
チェックを行えるように構成さｎている。なお、ソフト
レジスタＳＲにおいて、Ｔはクロック入力端子、ＬＤは
スタート信号ＳＴの負が印加される入力端子、ＲＥはり
七ツト端子である。
つぎにこの第１図に示す実権例の動作を説明する。まス
、カワントパルスＣＰヲ７フトレジスタＳＲのクロック
入力端子Ｔに印加してシフトレジスタＳＲの内部状態を
丘方向力ｊら右方向に順次シフトするものとする。そし
て、シフトレジスタ凪の初期内部状ｊ堪を設定する入力
設定回＠Ｉｓで入力端子ＬＤに入力する負のスタート信
号８Ｔのレベルｆ ｕｌ、’′ レベルにしたときに
入力設定回路用の入力で決まる内部状態全設定すること
ができる。
、カワントパルスＣＰヲ７フトレジスタＳＲのクロック
入力端子Ｔに印加してシフトレジスタＳＲの内部状態を
丘方向力ｊら右方向に順次シフトするものとする。そし
て、シフトレジスタ凪の初期内部状ｊ堪を設定する入力
設定回＠Ｉｓで入力端子ＬＤに入力する負のスタート信
号８Ｔのレベルｆ ｕｌ、’′ レベルにしたときに
入力設定回路用の入力で決まる内部状態全設定すること
ができる。
ここで、この説明の場合は、入力設定回路Ｉ８ によ
ってシフトレジスタＳＲの並列出刃端子工！〜Ｉｎ の
うち並列入力端子■１ のみ喚１＃とし、並列入力端子
■２〜Ｉｎ 葦でを ◆０゛′ とすることにする。
ってシフトレジスタＳＲの並列出刃端子工！〜Ｉｎ の
うち並列入力端子■１ のみ喚１＃とし、並列入力端子
■２〜Ｉｎ 葦でを ◆０゛′ とすることにする。
この状態ではシフトレジスタ８Ｒの直列入力端子Ｊは無
関係となっている。
関係となっている。
つぎに、スタート信号８ＴをＳ Ｌ Ｉ＋から１′Ｈ“
３− レヘルニすルト、カウントパルスＣＰ Ｏパルス入力に
したがってシフトレジスタＳＲの内部状態は、まず、並
列出力端子Ｃｂが−１“出力を発生し、並列出力端子Ｑ
！・・・・Ｑｎは１０″ となる。そして、次のカウン
トパルスＣＰが入力することで並列出力端子Ｑ２か月″
となり、並列出力端子Ｑｌｒ Ｑｓ ・・・・Ｑｎは
＼＼０″ となる。かくして、カラン１パルスＣＰの大
力にしたがってこのシフトレジスタ１３Ｈの内部状態は
順次右方向にシフト石ｉＬる。
３− レヘルニすルト、カウントパルスＣＰ Ｏパルス入力に
したがってシフトレジスタＳＲの内部状態は、まず、並
列出力端子Ｃｂが−１“出力を発生し、並列出力端子Ｑ
！・・・・Ｑｎは１０″ となる。そして、次のカウン
トパルスＣＰが入力することで並列出力端子Ｑ２か月″
となり、並列出力端子Ｑｌｒ Ｑｓ ・・・・Ｑｎは
＼＼０″ となる。かくして、カラン１パルスＣＰの大
力にしたがってこのシフトレジスタ１３Ｈの内部状態は
順次右方向にシフト石ｉＬる。
したがって、カウント開始以降の各タイミングでは並列
出刃端子Ｑｔ＝Ｑｎのうち、１つの出力端子のみが１１
ｎ となる。
出刃端子Ｑｔ＝Ｑｎのうち、１つの出力端子のみが１１
ｎ となる。
−ｔして、このシフトレジスタｌの出力端にＬ並列出刃
端子Ｑ＋−Ｑｎからの出力を検定する自己ナエツク機能
を備えた検定回路ｎｃ１が接続されており、この検定回
路ｎＣ１はＰとＱの２つの出力端子を有し、入力状態が
ただ１個のみｓ１″である場合のみ出力端子Ｐ、Ｑの間
に相補関係が維持式れ、入力状態が上記状態ケ満足しな
いか、４− または内部故障が発生した場合には出力端子Ｐ。
端子Ｑ＋−Ｑｎからの出力を検定する自己ナエツク機能
を備えた検定回路ｎｃ１が接続されており、この検定回
路ｎＣ１はＰとＱの２つの出力端子を有し、入力状態が
ただ１個のみｓ１″である場合のみ出力端子Ｐ、Ｑの間
に相補関係が維持式れ、入力状態が上記状態ケ満足しな
いか、４− または内部故障が発生した場合には出力端子Ｐ。
９間の相補性は崩ｎる。すなわち、この検定回路ｎｃ１
はれピッむの中から１つの位Ｒを選び出してこ壮にＮ″
を与える１ ０ｕｉ ｏｆ Ｎ 検定回路である。
はれピッむの中から１つの位Ｒを選び出してこ壮にＮ″
を与える１ ０ｕｉ ｏｆ Ｎ 検定回路である。
このように、相補性を常時監視することによって、結局
はシフトレジスタＳＲの内部状態の正否を知ることがで
きる。
はシフトレジスタＳＲの内部状態の正否を知ることがで
きる。
この第１図に示す実施例においては、検定回路ｎｃ１の
出力端子Ｐ、Ｑの間の相補性の監視に排他論理和回路Ｅ
−ＯＲ舌・配し、その出力ＣＨは正常時には％Ｈ”とな
る場合をめ正常″とし、異常状態が発生した場合には？
Ｌ ″ となることからシフトレジスタＳＲの内部状
態の正否を知ることができる。
出力端子Ｐ、Ｑの間の相補性の監視に排他論理和回路Ｅ
−ＯＲ舌・配し、その出力ＣＨは正常時には％Ｈ”とな
る場合をめ正常″とし、異常状態が発生した場合には？
Ｌ ″ となることからシフトレジスタＳＲの内部状
態の正否を知ることができる。
ソし、て、正常カウントが進行し７、シフトレジスタＳ
Ｒの並列出刃端子Ｑｎが′＋１“ となることで、パル
ス入力数ｎ （ｌｊＩを計数することができる。
Ｒの並列出刃端子Ｑｎが′＋１“ となることで、パル
ス入力数ｎ （ｌｊＩを計数することができる。
なお、この第１図において、点線で示すように、シフト
レジスタＳＲの並列出力端子Ｑｎから直列入力端子ＪＫ
出出力供給するように接続す扛ば、繰り返しカウントが
できるリングカウンタとして構成することができる。
レジスタＳＲの並列出力端子Ｑｎから直列入力端子ＪＫ
出出力供給するように接続す扛ば、繰り返しカウントが
できるリングカウンタとして構成することができる。
第２図は本発明の他の実施例を示すブロック図で、回路
を縦続接続し、ｎａのカウントができるようにした場合
の一例を示すものでるる。この第２図において第１図と
同一符号のものは相当部分を示し７、ＳＲ１’〜ＳＲ３
’は縦続接続されたシフトレジスタ、Ａは各シフトレジ
スタＳＲ，’〜 ＳＲ３’の検定出力の論理積金とる論
理積回路で、この論理積回路Ａの出力には各シフトレジ
スタＳ Ｒ，’〜Ｓ Ｒ３’の検定出力の一致出力であ
る１検定出力ＣＨＴ ｆｆｉ得ることができるように構
成式ｎでいる。なお、ＴｏはシフしレジスタＳＲ，’
のｔｌｌ出出力ある。
を縦続接続し、ｎａのカウントができるようにした場合
の一例を示すものでるる。この第２図において第１図と
同一符号のものは相当部分を示し７、ＳＲ１’〜ＳＲ３
’は縦続接続されたシフトレジスタ、Ａは各シフトレジ
スタＳＲ，’〜 ＳＲ３’の検定出力の論理積金とる論
理積回路で、この論理積回路Ａの出力には各シフトレジ
スタＳ Ｒ，’〜Ｓ Ｒ３’の検定出力の一致出力であ
る１検定出力ＣＨＴ ｆｆｉ得ることができるように構
成式ｎでいる。なお、ＴｏはシフしレジスタＳＲ，’
のｔｌｌ出出力ある。
そ［７て、この第１図および第２図に示す実施例の回路
において、排他的論理和回路Ｅ−ＯＲと論理積回路人を
フェールセーフ形の回路を用いることにより、カワンタ
回路全フェールセーフの目的に使用することができるよ
うになる。
において、排他的論理和回路Ｅ−ＯＲと論理積回路人を
フェールセーフ形の回路を用いることにより、カワンタ
回路全フェールセーフの目的に使用することができるよ
うになる。
かくして、従来、信号保安制御などに使用されるタイマ
ー、リレー等はフェールセーフの原則全呼るために、電
子化プ゛ることか困難でおったが、本発明は一〇に一部
ｆ除き汎用ディジタル素子音用いて精度の高いカワンタ
回路を構成することができる。
ー、リレー等はフェールセーフの原則全呼るために、電
子化プ゛ることか困難でおったが、本発明は一〇に一部
ｆ除き汎用ディジタル素子音用いて精度の高いカワンタ
回路を構成することができる。
以上説明したように、水光明によハ、げ、従来の１１ｆ
ｔ％序形分周式フリッグフロッグを用いた回路に代えて
シフトレジスタヲ閏用し、そのシフトレジスタの内部状
態を検定容易なものにし、かつ汎用ディジタル素子音用
いて精度の高いカワンタ回路を構成することかできるσ
二、で、実用上の効果は極めて犬で心る。また、トリガ
ー人カバルス数を計数すると１ｊｆｊ時にシフトレジス
タの６１作ナエックを行うことができると共に、フェー
ルセーフの目的に使用することができるという点におい
ても極めて有効である。
ｔ％序形分周式フリッグフロッグを用いた回路に代えて
シフトレジスタヲ閏用し、そのシフトレジスタの内部状
態を検定容易なものにし、かつ汎用ディジタル素子音用
いて精度の高いカワンタ回路を構成することかできるσ
二、で、実用上の効果は極めて犬で心る。また、トリガ
ー人カバルス数を計数すると１ｊｆｊ時にシフトレジス
タの６１作ナエックを行うことができると共に、フェー
ルセーフの目的に使用することができるという点におい
ても極めて有効である。
嶋１図ｅＪ、本発明によるカワンタ回路の一実施例を示
すブロック図、第２図は本発明の他の実篩例を示すブロ
ック図である。 ７− ８Ｒ，ＳＲ１’〜８Ｒ，’ ・・・・シフトレジスタ、
！１〜Ｉｎ・・・・並列入力端子、Ｑ＋−Ｑｎ ・・
・・並列出力端子、Ｊ・・・・直列入力端子、Ｉｓ
・・・・入力設定回路、ｎ（４・・・・検定回路、■−
ＯＲ・・・・排他論理和回路、Ａ・・・・論理積回路。 特許出願人 株式会社京三製作所 代理人 山川政樹（ほか１名） ８− 第１図 第２図 手続補正書輸発） ■、事件の表示 昭和５６年 特 許 願第１０５４８６号２、発明の名
称 カウンタ回路 ３ 補正をする者 事件との関係 特 許 出願人名称（氏名）
（１２９）株式会社 京三製作所５、補正の対象 （１）第１図を男１鄭ρ通り補正する。
以上＠１図
すブロック図、第２図は本発明の他の実篩例を示すブロ
ック図である。 ７− ８Ｒ，ＳＲ１’〜８Ｒ，’ ・・・・シフトレジスタ、
！１〜Ｉｎ・・・・並列入力端子、Ｑ＋−Ｑｎ ・・
・・並列出力端子、Ｊ・・・・直列入力端子、Ｉｓ
・・・・入力設定回路、ｎ（４・・・・検定回路、■−
ＯＲ・・・・排他論理和回路、Ａ・・・・論理積回路。 特許出願人 株式会社京三製作所 代理人 山川政樹（ほか１名） ８− 第１図 第２図 手続補正書輸発） ■、事件の表示 昭和５６年 特 許 願第１０５４８６号２、発明の名
称 カウンタ回路 ３ 補正をする者 事件との関係 特 許 出願人名称（氏名）
（１２９）株式会社 京三製作所５、補正の対象 （１）第１図を男１鄭ρ通り補正する。
以上＠１図
Claims (1)
- Ｎビットの並列入力端子とＮビットの並列出力端子およ
び直列入力端子を有するシフトレジスタと、このシフト
レジスタの並列入力端子のうちの１１４子のみ入力設定
する回路と、前記シフトレジスタの並列出力端子に接続
する相補的関係の２レベル出力端子を有する１ ｏｕｔ
ｏｆ Ｎ検定回路と、前記２レベル出力を入力とする
排他論理和回路とを備え、トリガー人カパルス数を計数
すると同時にシフトレジスタの動作チェック全行い得る
ように１７たことを特徴とするカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105486A JPS587932A (ja) | 1981-07-08 | 1981-07-08 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105486A JPS587932A (ja) | 1981-07-08 | 1981-07-08 | カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS587932A true JPS587932A (ja) | 1983-01-17 |
| JPS6357970B2 JPS6357970B2 (ja) | 1988-11-14 |
Family
ID=14408914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105486A Granted JPS587932A (ja) | 1981-07-08 | 1981-07-08 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587932A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61207946A (ja) * | 1985-03-12 | 1986-09-16 | Yanmar Diesel Engine Co Ltd | スモ−クメ−タの排気収集機構 |
| JP2004510216A (ja) * | 2000-06-09 | 2004-04-02 | ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク | 混合された非同期および同期システム用少待ち時間ｆｉｆｏ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5259561A (en) * | 1975-02-07 | 1977-05-17 | Hewlett Packard Yokogawa | Counter |
-
1981
- 1981-07-08 JP JP56105486A patent/JPS587932A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5259561A (en) * | 1975-02-07 | 1977-05-17 | Hewlett Packard Yokogawa | Counter |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61207946A (ja) * | 1985-03-12 | 1986-09-16 | Yanmar Diesel Engine Co Ltd | スモ−クメ−タの排気収集機構 |
| JP2004510216A (ja) * | 2000-06-09 | 2004-04-02 | ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク | 混合された非同期および同期システム用少待ち時間ｆｉｆｏ回路 |
| JP4849763B2 (ja) * | 2000-06-09 | 2012-01-11 | ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク | 混合された非同期および同期システム用少待ち時間ｆｉｆｏ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6357970B2 (ja) | 1988-11-14 |
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