KR100776908B1 - 플래시 메모리 소자 - Google Patents

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KR100776908B1
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Abstract

본 발명은 플래시 메모리 장치에 관한 것으로, 멀티 레벨 셀을 갖는 플래시 메모리 장치의 이븐 비트라인과 오드 비트라인으로 이루어진 다수의 비트라인 쌍 중 서로 인접한 비트라인 쌍의 각각의 이븐 비트라인들을 하나의 페이지 버퍼에 연결하고 각각의 오드 비트라인들을 다른 하나의 페이지 버퍼에 연결하여 프로그램 동작시 제1 이븐 비트라인, 제2 이븐 비트라인, 제1 오드 비트라인, 및 제2 오드 비트라인 순으로 프로그램하여 워드라인 방향의 인터퍼런스를 감소시킬 수 있어 안정적인 프로그램 동작을 진행할 수 있다.
플래시, 멀티 레벨 셀, 프로그램, 인터퍼런스, 문턱 전압

Description

플래시 메모리 소자{Flash memory device}
도 1은 멀티 레벨 셀(MLC)을 채용한 메모리 셀 어레이를 개략적으로 나타낸 도면이다.
도 2는 플래시 메모리 소자의 구조를 설명하기 위한 소자의 단면도이다.
도 3은 본 발명의 제1 실시 예에 따른 플래시 메모리 소자의 회로도이다.
도 4는 본 발명의 제2 실시 예에 따른 플래시 메모리 소자의 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
110 : 제1 비트라인 쌍 120 : 제2 비트라인 쌍
210 : 제1 비트라인 선택부 220 : 제1 비트라인 선택부
310 : 제1 감지부 320 : 제2 감지부
본 발명은 플래시 메모리 소자에 관한 것으로, 특히 멀티 레벨 셀을 갖는 플 래시 메모리 소자의 셀간 인터퍼런스 효과를 감소시킬 수 있는 플래시 메모리 소자에 관한 것이다.
반도체 메모리 소자는 전원 공급 중단 시에 데이터의 보존 유무에 따라 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory) 소자로 구분된다. 이 중 비휘발성 메모리 소자는 전원의 공급이 중단되더라도 데이터를 지속적으로 유지시킬 수 있는 메모리로서, 최근에는 플래시 메모리가 각광받고 있다. 플래시 메모리 소자는 노아(NOR)형과 낸드(NAND)형으로 구분되는데, 노아 플래쉬 메모리는 메모리 셀들이 각각 독립적으로 비트 라인과 워드 라인에 연결되는 구조를 가지므로 랜덤 엑세스(random access) 시간 특성이 우수하고, 낸드 플래시 메모리는 복수 개의 메모리 셀들이 직렬로 연결되어 셀 스트링당 한 개의 콘택(contact)막을 필요로 하므로 집적도면에서 우수한 특성이 있다. 따라서 최근에는 플래시 메모리 소자의 고집적화에 따라 낸드 플래시 메모리가 각광받고 있다.
기존의 단일 비트 메모리 셀을 하나의 메모리 셀에 1비트의 데이터를 저장하고자 하는 용도로 사용되는 싱글 레벨 셀(Single-level-cell; SLC)이라 한다면, 최근에는 집적도를 높이기 위해 하나의 메모리 셀에 2비트의 데이터를 저장하고자 하는 용도로 사용되는 멀티 레벨 셀(Multi-level-cell; MLC)에 대한 연구가 활발히 진행 중에 있다.
멀티 레벨 셀은 일반적으로 두 개 이상의 문턱 전압을 가진다. 그리고, 이에 대응되는 두 개 이상의 데이터 저장 상태를 가진다. 최근의 멀티 레벨 셀은 통상 네 개의 데이터 저장 상태로 '11', '10', '00', '01'을 가진다. 상기 네 개의 데이 터 상태는 문턱 전압 분포들 중 어느 하나에 해당하면 그와 대응되는 2비트의 데이터가 메모리 셀에 저장된다. 멀티 레벨 셀의 프로그램 동작을 상세히 설명하면 다음과 같다.
멀티 레벨 셀은 F-N 터널링(Fowler-Nordheim tunneling) 현상에 의해 프로그램된다. 선택된 셀들의 게이트들에 소정의 프로그램 전압이 각각 인가되도록 하고 선택된 셀들의 채널들로는 접지 전압(Vss) 또는 소정의 전압이 인가되도록 한다. 따라서, 프로그램되는 셀의 플로팅 게이트와 채널 사이에는 높은 전계가 형성된다.
도 1은 멀티 레벨 셀(MLC)을 채용한 메모리 셀 어레이를 개략적으로 나타낸 도면이다.
도 1을 참조하면, 드레인 선택 라인과 소스 선택 라인 사이에 다수의 워드 라인(WL0, WL1, ..., WL3)이 형성된다. 소스 선택 라인과 인접한 워드 라인(WL0)에 연결된 메모리 셀들 중에서 이븐 비트 라인(BLe)에 연결된 메모리 셀들에 하위 데이터 비트를 저장하기 위한 이븐 LSB 프로그램 동작을 먼저 실시하고, 소스 선택 라인과 인접한 워드 라인(WL0)에 연결된 메모리 셀들 중에서 오드 비트 라인(BLo)에 연결된 메모리 셀들에 하위 데이터 비트를 저장하기 위한 오드 LSB 프로그램 동작을 실시한다. 드레인 선택 라인과 인접한 워드 라인(WL3)까지 이븐 LSB 프로그램 동작 및 오드 LSB 프로그램 동작을 반복 실시하여 다수의 워드 라인(WL0, WL1, ..., WL3)에 접속된 모든 메모리 셀들에 하위 데이터 비트를 저장한다. 즉, 소스 선택 라인에 인접한 워드 라인(WL0)부터 드레인 선택 라인에 인접한 워드 라인(WL3)까지 소스 선택 라인과 가깝게 인접한 워드 라인의 순서대로(WL0부터 WL3까 지) 이븐 LSB 프로그램 동작 및 오드 LSB 프로그램 동작이 실시된다.
한편, 일반적인 NAND형 플래시 메모리 소자의 제조 공정에서 SA-STI(Self Aligned Shallow Trench Isolation) 공정을 이용하여 소자 분리막 및 플로팅 게이트의 일부를 형성하는데, 도 2를 참조하여 그 공정을 간략하게 설명하면 다음과 같다.
반도체 기판(10) 상부에 터널 산화막(11) 및 제 1 폴리실리콘막(12)을 형성한 후 제 1 폴리실리콘막(12) 및 터널 산화막(11)의 소정 영역을 식각하고, 반도체 기판(10)을 소정 깊이로 식각하여 트렌치를 형성한 후 절연막을 매립하고 연마 공정을 실시하여 소자 분리막(13)을 형성한다. 이후 제2 폴리 실리콘막(14)을 형성하고 식각하여 플로팅 게이트(12, 14)를 형성한다. 플로팅 게이트(12, 14) 상부에 유전체막(15), 및 콘트롤 게이트용 폴리 실리콘막(16)을 형성한다.
상기와 같이 SA-STI 공정을 이용하여 플래시 메모리 소자를 제조하게 되면 플로팅 게이트로 작용되는 제 1 폴리실리콘막(12)과 인접한 제 1 폴리실리콘막(12) 사이에 소자 분리막이 형성되어 있기 때문에 제 1 폴리실리콘막(12)들 사이에 인터퍼런스(interference)가 발생할 수 있다.
도 1 및 도 2를 참조하여 프로그램 동작시 셀간 인터퍼런스를 설명하면 다음과 같다.
예를 들어 도 1의 선택셀(Cell A)의 프로그램 동작시 인터퍼런스는 X방향(워드라인 방향)으로 셀(6/7)을 좌우에서 받으므로 2ΔVtx 가 된다. 또한 Y 방향(비트라인 방향)으로는 셀(0/1)은 이미 프로그램되어 있기 때문에 인터퍼런스를 받지 않 으며, 셀(8/9)에서만 영향을 받으므로 인터퍼런스는 ΔVty 이 된다. XY 방향으로는 셀(2/3)은 프로그램이 완료되었기 때문에 인터퍼런스를 미치지 않지만 프로그램되지 않은 셀(10/11)에서 인터퍼런스를 받으므로 2ΔVtxy 를 받게 된다. 따라서 선택셀(Cell A)이 프로그램시 받게 되는 인터퍼런스의 합은 2ΔVtx + ΔVty + 2ΔVtxy 가 된다.
소자가 점차 집적화되어 감에 따라 워드라인 간격 및 비트라인 간격이 점차 감소하고, 플로팅 게이트 간의 간격이 좁아져 커플링 캐패시턴스가 증가하게 되어 셀간 인터퍼런스 특성이 매우 중요하게 되었다. 특히, 하나의 셀당 4개의 문턱 전압 레벨을 구현하는 멀티 레벨 셀의 경우 치명적 약점으로 작용하여 인터퍼런스에 의한 문턱 전압 변화가 심하게 되어 문턱 전압 레벨의 구분이 모호해지면서 프로그램 동작 에러가 발생하게 된다.
본 발명이 이루고자 하는 기술적 과제는 이븐 및 오드 비트라인 쌍들로 이루어진 메모리 셀 어레이에 다수의 이븐 비트라인에 연결된 제1 페이지 버퍼와 다수의 오드 비트라인에 연결된 제2 페이지 버퍼를 이용하여 프로그램 동작을 진행함으로써, 메모리 셀 어레이의 타겟 메모리을 프로그램할 때 인접한 비트라인에 연결된 메모리 셀은 프로그램 동작을 진행하지 않도록하여 프로그램 동작시의 셀간 인터퍼런스 효과를 감소시킬 수 있는 플래시 메모리 소자를 제공하는 데 있다.
본 발명의 제1 실시 예에 따르면, 다수의 메모리 셀들이 스트링 구조로 연결된 제 1 이븐 비트라인 및 제1 오드 비트라인으로 이루어진 제1 메모리 셀 어레이와, 다수의 메모리 셀들이 스트링 구조로 연결된 제 2 이븐 비트라인 및 제 2 오드 비트라인으로 이루어진 제2 메모리 셀 어레이와, 상기 제 1 이븐 비트라인 및 상기 제 1 오드 비트라인과 제1 감지 노드 사이에 연결되고, 제1 이븐 또는 오브 비트라인 선택 신호에 응답하여 상기 제1 감지 노드와 상기 제 1 이븐 비트라인 또는 상기 제1 감지 노드와 상기 제 1 오드 비트라인을 연결하는 제1 비트라인 선택부와, 상기 제 2 이븐 비트라인 및 상기 제 2 오드 비트라인과 제2 감지 노드 사이에 연결되고, 제2 이븐 또는 오드 비트라인 선택 신호에 응답하여 상기 제2 감지 노드와 상기 제 2 이븐 비트라인 또는 상기 제2 감지 노드와 상기 제 2 오드 비트라인을 연결하는 제2 비트라인 선택부, 및 상기 제1 감지 노드 및 상기 제2 감지 노드에 각각 연결된 제1 및 제2 감지부를 포함한다.
상기 제1 및 제2 비트라인 선택부는 프로그램 동작시 제1 이븐 비트라인, 제2 이븐 비트라인, 제1 오드 비트라인, 및 제2 오드 비트라인 순으로 비트라인을 선택하여 순차적으로 프로그램한다.
본 발명의 제2 실시 예에 따르면, 다수의 메모리 셀들이 스트링 구조로 연결된 제 1 이븐 비트라인 및 제1 오드 비트라인으로 이루어진 제1 메모리 셀 어레이;
다수의 메모리 셀들이 스트링 구조로 연결된 제 2 이븐 비트라인 및 제 2 오드 비트라인으로 이루어진 제2 메모리 셀 어레이와, 상기 제 1 이븐 비트라인 및 상기 제 2 이븐 비트라인과 제1 감지 노드 사이에 연결되고, 이븐 비트라인 선택 신호에 응답하여 상기 제1 감지 노드와 상기 제 1 이븐 비트라인 또는 상기 제1 감지 노드와 상기 제 2 이븐 비트라인을 연결하는 제1 비트라인 선택부와, 상기 제 1 오드 비트라인 및 상기 제 2 오드 비트라인과 제2 감지 노드 사이에 연결되고, 오드 비트라인 선택 신호에 응답하여 상기 제2 감지 노드와 상기 제 1 오드 비트라인 또는 상기 제2 감지 노드와 상기 제 2 오드 비트라인을 연결하는 제2 비트라인 선택부, 및 상기 제1 감지 노드 및 상기 제2 감지 노드에 각각 연결된 제1 및 제2 감지부를 포함한다.
상기 제1 및 제2 비트라인 선택부는 프로그램 동작시 제1 이븐 비트라인, 제2 이븐 비트라인, 제1 오드 비트라인, 및 제2 오드 비트라인 순으로 비트라인을 선택하여 순차적으로 프로그램한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 제1 실시 예에 따른 플래시 메모리 소자의 회로도이다.
도 3을 참조하면, 플래시 메모리 소자는 제1 및 제2 메모리 셀 어레이(110, 및 120), 제1 및 제2 비트라인 선택부(210, 및 220)과 제1 및 제2 감지부(310, 및 320)를 포함한다.
제1 메모리 셀 어레이(110)는 제1 이븐 비트라인(BL0e)과 제1 오드 비트라인(BL0o)이 쌍으로 이루어지며, 제2 메모리 셀 어레이(120)제1 메모리 셀 어레이(110)과 제2 이븐 비트라인(BL1e)과 제2 오드 비트라인(BL1o)이 쌍으로 이루어진다.
제1 비트라인 선택부(210)는 제1 메모리 셀 어레이(110)의 제1 이븐 비트라인(BL0e) 및 제1 오드 비트라인(BL0o)과 제1 감지 노드(SO_0) 및 제2 감지 노드(SO_1)사이에 연결되고, 비트라인 선택 신호(BSLe0, 및 BSLo0)에 응답하여 제1 이븐 비트라인(BL0e) 및 제1 오드 비트라인(BL0o)과 제1 감지 노드(SO_0) 및 제2 감지 노드(SO_1)를 선택적으로 연결한다.
제2 비트라인 선택부(220)는 제2 메모리 셀 어레이(120)의 제2 이븐 비트라인(BL1e) 및 제2 오드 비트라인(BL1o)과 제1 감지 노드(SO_0) 및 제2 감지 노드(SO_1)사이에 연결되고, 비트라인 선택 신호(BSLe1, 및 BSLo1)에 응답하여 제2 이븐 비트라인(BL1e) 및 제2 오드 비트라인(BL1o)과 제1 감지 노드(SO_0) 및 제2 감지 노드(SO_1)를 선택적으로 연결한다.
제 1 감지부(310)는 제1 감지 노드(SO_0)와 연결되어 프로그램 동작시 제1 감지 노드(SO_0)에 프로그램 데이터를 전송한다.
제 2 감지부(320)는 제2 감지 노드(SO_1)와 연결되어 프로그램 동작시 제2 감지 노드(SO_1)에 프로그램 데이터를 전송한다.
도 3을 참조하여 본 발명의 제 1 실시 예에 따른 플래시 메모리 소자의 프로 그램 동작을 설명하면 다음과 같다.
예를 들어 제3 워드라인(WL3)에 연결된 메모리 셀들(MC1 내지 MC4)의 하위비트 프로그램 동작을 설명한다.
먼저 제1 감지부(310)를 이용하여 제1 감지 노드(SO_0)에 프로그램 데이터를 전송한다. 이 후, 제1 비트라인 선택부(210)는 제1 비트라인 선택 신호(BSLe0)에 응답하여 제1 이븐 비트라인(BL0e)과 제1 감지 노드(SO_0)를 연결시킨다. 즉, 프로그램 데이터를 제1 이븐 비트라인(BL0e)에 전송한다. 이 후, 제3 워드라인(WL3)에 프로그램 펄스가 인가되어 메모리 셀(MC1)의 하위비트 프로그램 동작을 진행한다.
제1 감지부(310)를 이용하여 제1 감지 노드(SO_0)에 프로그램 데이터를 전송한다. 이 후, 제2 비트라인 선택부(220)는 제2 비트라인 선택 신호(BSLe1)에 응답하여 제2 이븐 비트라인(BL1e)과 제1 감지 노드(SO_0)를 연결시킨다. 즉, 프로그램 데이터를 제2 이븐 비트라인(BL1e)에 전송한다. 이 후, 제3 워드라인(WL3)에 프로그램 펄스가 인가되어 메모리 셀(MC2)의 하위비트 프로그램 동작을 진행한다.
이 후, 제2 감지부(320)를 이용하여 제2 감지 노드(SO_1)에 프로그램 데이터를 전송한다. 이 후, 제1 비트라인 선택부(210)는 제1 비트라인 선택 신호(BSLo0)에 응답하여 제1 오드 비트라인(BL0o)과 제2 감지 노드(SO_1)를 연결시킨다. 즉, 프로그램 데이터를 제1 오드 비트라인(BL0o)에 전송한다. 이 후, 제3 워드라인(WL3)에 프로그램 펄스가 인가되어 메모리 셀(MC3)의 하위비트 프로그램 동작을 진행한다.
이 후, 제2 감지부(320)를 이용하여 제2 감지 노드(SO_1)에 프로그램 데이 터를 전송한다. 이 후, 제2 비트라인 선택부(220)는 제1 비트라인 선택 신호(BSLo1)에 응답하여 제2 오드 비트라인(BL1o)과 제2 감지 노드(SO_1)를 연결시킨다. 즉, 프로그램 데이터를 제2 오드 비트라인(BL1o)에 전송한다. 이 후, 제3 워드라인(WL3)에 프로그램 펄스가 인가되어 메모리 셀(MC3)의 하위비트 프로그램 동작을 진행한다.
이와 같이 본 발명의 일실시 예에 따른 플래시 메모리 소자는 제1 이븐 비트라인(BLe0), 제2 이븐 비트라인(BLe1), 제1 오드 비트라인(BLo0), 및 제2 오브 비트라인(BLo1) 순으로 하위비트 프로그램 동작을 진행한다. 따라서 인접한 비트라인의 메모리 셀에 의한 셀간 인터퍼런스 효과를 감소시킬 수 있다.
도 4는 본 발명의 제2 실시 예에 따른 플래시 메모리 소자의 회로도이다.
도 4를 참조하면, 플래시 메모리 소자는 제1 및 제2 메모리 셀 어레이(110, 및 120), 제1 및 제2 비트라인 선택부(210, 및 220)과 제1 및 제2 감지부(310, 및 320)를 포함한다.
제1 메모리 셀 어레이(110)는 제1 이븐 비트라인(BL0e)과 제1 오드 비트라인(BL0o)이 쌍으로 이루어지며, 제2 메모리 셀 어레이(120)제1 메모리 셀 어레이(110)과 제2 이븐 비트라인(BL1e)과 제2 오드 비트라인(BL1o)이 쌍으로 이루어진다.
제1 비트라인 선택부(210)는 제1 메모리 셀 어레이(110)의 제1 이븐 비트라인(BL0e) 및 제2 메모리 셀 어레이(120)의 제2 이븐 비트라인(BL1e)과 제1 감지 노드(SO_0)사이에 연결되고, 비트라인 선택 신호(BSLe0, 및 BSLe1)에 응답하여 제1 이븐 비트라인(BL0e) 및 제2 이븐 비트라인(BL1e)과 제1 감지 노드(SO_0)를 선택적으로 연결한다.
제2 비트라인 선택부(220)는 제1 메모리 셀 어레이(110)의 제1 오드 비트라인(BL0o) 및 제2 메모리 셀 어레이(120)의 제2 오드 비트라인(BL1o)과 제2 감지 노드(SO_1)사이에 연결되고, 비트라인 선택 신호(BSLo0, 및 BSLo1)에 응답하여 제1 오드 비트라인(BL0o) 및 제2 오드 비트라인(BL1o)과 제2 감지 노드(SO_1)를 선택적으로 연결한다.
제 1 감지부(310)는 제1 감지 노드(SO_0)와 연결되어 프로그램 동작시 제1 감지 노드(SO_0)에 프로그램 데이터를 전송한다.
제 2 감지부(320)는 제2 감지 노드(SO_1)와 연결되어 프로그램 동작시 제2 감지 노드(SO_1)에 프로그램 데이터를 전송한다.
도 4를 참조하여 본 발명의 제 2 실시 예에 따른 플래시 메모리 소자의 프로그램 동작을 설명하면 다음과 같다.
예를 들어 제3 워드라인(WL3)에 연결된 메모리 셀들(MC1 내지 MC4)의 하위비트 프로그램 동작을 설명한다.
먼저 제1 감지부(310)를 이용하여 제1 감지 노드(SO_0)에 프로그램 데이터를 전송한다. 이 후, 제1 비트라인 선택부(210)는 제1 비트라인 선택 신호(BSLe0)에 응답하여 제1 이븐 비트라인(BL0e)과 제1 감지 노드(SO_0)를 연결시킨다. 즉, 프로그램 데이터를 제1 이븐 비트라인(BL0e)에 전송한다. 이 후, 제3 워드라인(WL3)에 프로그램 펄스가 인가되어 메모리 셀(MC1)의 하위비트 프로그램 동작을 진행한다.
제1 감지부(310)를 이용하여 제1 감지 노드(SO_0)에 프로그램 데이터를 전송한다. 이 후, 제1 비트라인 선택부(210)는 제2 비트라인 선택 신호(BSLe1)에 응답하여 제2 이븐 비트라인(BL1e)과 제1 감지 노드(SO_0)를 연결시킨다. 즉, 프로그램 데이터를 제2 이븐 비트라인(BL1e)에 전송한다. 이 후, 제3 워드라인(WL3)에 프로그램 펄스가 인가되어 메모리 셀(MC2)의 하위비트 프로그램 동작을 진행한다.
이 후, 제2 감지부(320)를 이용하여 제2 감지 노드(SO_1)에 프로그램 데이터를 전송한다. 이 후, 제2 비트라인 선택부(220)는 제2 비트라인 선택 신호(BSLo0)에 응답하여 제1 오드 비트라인(BL0o)과 제2 감지 노드(SO_1)를 연결시킨다. 즉, 프로그램 데이터를 제1 오드 비트라인(BL0o)에 전송한다. 이 후, 제3 워드라인(WL3)에 프로그램 펄스가 인가되어 메모리 셀(MC3)의 하위비트 프로그램 동작을 진행한다.
이 후, 제2 감지부(320)를 이용하여 제2 감지 노드(SO_1)에 프로그램 데이터를 전송한다. 이 후, 제2 비트라인 선택부(220)는 제2 비트라인 선택 신호(BSLo1)에 응답하여 제2 오드 비트라인(BL1o)과 제2 감지 노드(SO_1)를 연결시킨다. 즉, 프로그램 데이터를 제2 오드 비트라인(BL1o)에 전송한다. 이 후, 제3 워드라인(WL3)에 프로그램 펄스가 인가되어 메모리 셀(MC3)의 하위비트 프로그램 동작을 진행한다.
이와 같이 본 발명의 제2 실시 예에 따른 플래시 메모리 소자는 제1 이븐 비트라인(BLe0), 제2 이븐 비트라인(BLe1), 제1 오드 비트라인(BLo0), 및 제2 오브 비트라인(BLo1) 순으로 하위비트 프로그램 동작을 진행한다. 따라서 인접한 비트라 인의 메모리 셀에 의한 셀간 인터퍼런스 효과를 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 멀티 레벨 셀을 갖는 플래시 메모리 장치의 이븐 비트라인과 오드 비트라인으로 이루어진 다수의 비트라인 쌍 중 서로 인접한 비트라인 쌍의 각각의 이븐 비트라인들을 하나의 페이지 버퍼에 연결하고 각각의 오드 비트라인들을 다른 하나의 페이지 버퍼에 연결하여 프로그램 동작시 제1 이븐 비트라인, 제2 이븐 비트라인, 제1 오드 비트라인, 및 제2 오드 비트라인 순으로 프로그램하여 워드라인 방향의 인터퍼런스를 감소시킬 수 있다.

Claims (4)

  1. 다수의 메모리 셀들이 스트링 구조로 연결된 제 1 이븐 비트라인 및 제1 오드 비트라인으로 이루어진 제1 메모리 셀 어레이;
    다수의 메모리 셀들이 스트링 구조로 연결된 제 2 이븐 비트라인 및 제 2 오드 비트라인으로 이루어진 제2 메모리 셀 어레이;
    상기 제 1 이븐 비트라인 및 상기 제 1 오드 비트라인과 제1 감지 노드 사이에 연결되고, 제1 이븐 또는 오브 비트라인 선택 신호에 응답하여 상기 제1 감지 노드와 상기 제 1 이븐 비트라인 또는 상기 제1 감지 노드와 상기 제 1 오드 비트라인을 연결하는 제1 비트라인 선택부;
    상기 제 2 이븐 비트라인 및 상기 제 2 오드 비트라인과 제2 감지 노드 사이에 연결되고, 제2 이븐 또는 오드 비트라인 선택 신호에 응답하여 상기 제2 감지 노드와 상기 제 2 이븐 비트라인 또는 상기 제2 감지 노드와 상기 제 2 오드 비트라인을 연결하는 제2 비트라인 선택부; 및
    상기 제1 감지 노드 및 상기 제2 감지 노드에 각각 연결된 제1 및 제2 감지부를 포함하는 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 비트라인 선택부는 프로그램 동작시 제1 이븐 비트라인, 제 2 이븐 비트라인, 제1 오드 비트라인, 및 제2 오드 비트라인 순으로 비트라인을 선택하여 순차적으로 프로그램하는 플래시 메모리 소자.
  3. 다수의 메모리 셀들이 스트링 구조로 연결된 제 1 이븐 비트라인 및 제1 오드 비트라인으로 이루어진 제1 메모리 셀 어레이;
    다수의 메모리 셀들이 스트링 구조로 연결된 제 2 이븐 비트라인 및 제 2 오드 비트라인으로 이루어진 제2 메모리 셀 어레이;
    상기 제 1 이븐 비트라인 및 상기 제 2 이븐 비트라인과 제1 감지 노드 사이에 연결되고, 이븐 비트라인 선택 신호에 응답하여 상기 제1 감지 노드와 상기 제 1 이븐 비트라인 또는 상기 제1 감지 노드와 상기 제 2 이븐 비트라인을 연결하는 제1 비트라인 선택부;
    상기 제 1 오드 비트라인 및 상기 제 2 오드 비트라인과 제2 감지 노드 사이에 연결되고, 오드 비트라인 선택 신호에 응답하여 상기 제2 감지 노드와 상기 제 1 오드 비트라인 또는 상기 제2 감지 노드와 상기 제 2 오드 비트라인을 연결하는 제2 비트라인 선택부; 및
    상기 제1 감지 노드 및 상기 제2 감지 노드에 각각 연결된 제1 및 제2 감지부를 포함하는 플래시 메모리 소자.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 비트라인 선택부는 프로그램 동작시 제1 이븐 비트라인, 제2 이븐 비트라인, 제1 오드 비트라인, 및 제2 오드 비트라인 순으로 비트라인을 선택하여 순차적으로 프로그램하는 플래시 메모리 소자.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030021154A1 (en) * 2001-02-22 2003-01-30 Yeong-Taek Lee Bit line setup and discharge circuit for programming non-volatile memory
KR20050011988A (ko) * 2003-07-24 2005-01-31 학교법인 인하학원 토마토를 함유한 발효유 조성물
US20060083063A1 (en) * 2001-07-23 2006-04-20 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030021154A1 (en) * 2001-02-22 2003-01-30 Yeong-Taek Lee Bit line setup and discharge circuit for programming non-volatile memory
US20060083063A1 (en) * 2001-07-23 2006-04-20 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
KR20050011988A (ko) * 2003-07-24 2005-01-31 학교법인 인하학원 토마토를 함유한 발효유 조성물

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