DE10158849B4

DE10158849B4 - Nichtflüchtiges Speicherbauelement und zugehöriges Datenabtastverfahren

Info

Publication number: DE10158849B4
Application number: DE10158849A
Authority: DE
Inventors: Tae-Hee Suwon Cho; Young-Ho Suwon Lim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-07-13
Filing date: 2001-11-27
Publication date: 2007-05-24
Anticipated expiration: 2021-11-28
Also published as: KR20030006519A; US6813214B2; TW556217B; JP2003109391A; US20030021172A1; DE10158849A1; JP4156876B2; US20040085831A1; US6704239B2; KR100399353B1

Abstract

Verfahren zur Abtastung von Daten, die in einem Feld von Speicherzellen gespeichert sind, welche an Kreuzungspunkten mehrerer Zeilen und Spalten angeordnet sind,
gekennzeichnet durch folgende Schritte:
– Zuführen einer Vorladungsspannung (Vpre) zu den Zellenspalten,
– Unterbrechen der Vorladungsspannung, um das Entwickeln von Spannungen der Zellenspalten zu bewirken, und
– Zuführen einer Abtastspannung (Vsen) zu ersten von den Zellenspalten zum Abtasten von Spannungen an ersten Abtastknoten während einer ersten Abtastperiode, wobei während der ersten Abtastperiode zweiten Abtastknoten, die zu zweiten von den Zellenspalten gehören und jeweils benachbart oder alternierend zu den ersten Abtastknoten angeordnet sind, eine vorgegebene Vorspannung zugeführt wird.

Description

Die Erfindung bezieht sich auf ein nichtflüchtiges Speicherbauelement mit Speicherzellenfeld und mehreren Seitenpuffern und auf ein zugehöriges Verfahren zur Abtastung von im Speicherzellenfeld gespeicherten Daten.

Halbleiterspeicherbauelemente können grob in flüchtige und nichtflüchtige Halbleiterspeicherbauelemente unterschieden werden. Die flüchtigen Halbleiterspeicherbauelemente können in dynamische und statische Speicher mit wahlfreiem Zugriff unterteilt werden und besitzen eine hohe Schreibe/Lese-Geschwindigkeit, haben jedoch die Schwierigkeit, dass darin gespeicherte Inhalte verschwinden, wenn eine externe Versorgung unterbrochen wird. Die nichtflüchtigen Halbleiterspeicherbauelemente können in Masken-Festwertspeicher (MROM), programmierbare Festwertspeicher (PROM), löschbare programmierbare Festwertspeicher (EPROM), elektrisch löschbare, programmierbare Festwertspeicher (EEPROM) usw. unterschieden werden. Sie behalten ihren Inhalt auch dann, wenn eine externe Versorgung unterbrochen wird, und werden folglich dazu verwendet, Inhalte zu speichern, die unabhängig davon gehalten werden sollen, ob eine Versorgung anliegt.

Da die MROM, PROM und EPROM in einem selbige enthaltenen System nicht ohne weiteres das Löschen und Schreiben von Daten ermöglichen, ist es für den allgemeinen Benutzer nicht leicht, die gespeicherten Inhalte zu aktualisieren. Andererseits können in einem EEPROM gespeicherte Daten elektrisch gelöscht und programmiert werden, so dass sich dessen Anwendung auf Gebiete wie Zusatzspeicherbauelemente und Systemprogrammierung, die eine kontinuierliche Aktualisierung erfordert, ausgedehnt hat. Insbesondere Flash-EEPROMs sind für die Anwendung als Zusatzspeicherbauelemente mit großem Volumen sehr nützlich, da sie im Vergleich mit herkömmlichen EEPROM eine hohe Integrationsdichte besitzen. Unter den Flash-EEPROM besitzen diejenigen vom NAND-Typ eine viel höhere Integrationsdichte als diejenigen vom NOR-Typ oder vom UND-Typ.

Flash-EEPROM weisen Speicherzellen auf, von denen jede aus einem Transistor mit „floatender", d.h. potentialschwebender Gateelektrode, einer Steuer-Gateelektrode, einer Source-Elektrode und einer Drain-Elektrode besteht. Bekanntermaßen wird eine Speicherzelle eines Flash-EEPROM vom NAND-Typ elektrisch unter Verwendung eines Fowler-Nordheim(F-N)-Tunnelstroms gelöscht bzw. programmiert. Verschiedene Verfahren zum Löschen und Programmieren eines Flash-EEPROM vom NAND-Typ sind in den Patentschriften US 5.473.563 und US 5.696.717 offenbart, deren Inhalt hierin durch Verweis aufgenommen wird. Allgemein speichert eine gelöschte Speicherzelle bzw. eine EIN-Zelle Daten einer logischen „1", und wenn eine Lesespannung von 0V an eine Wortleitung angelegt wird, die mit der gelöschten Speicherzelle gekoppelt ist, fließt Strom über die gelöschte Speicherzelle. Eine programmierte Speicherzelle bzw. eine AUS-Zelle speichert Daten einer logischen „0", und wenn eine Lesespannung von 0V an eine mit der pro grammierten Speicherzelle gekoppelte Wortleitung angelegt wird, fließt kein Strom über die programmierte Speicherzelle.

1 zeigt im Schaltbild ein nichtflüchtiges Halbleiterspeicherbauelement herkömmlicher Bauart. Wie aus 1 ersichtlich, sind bei diesem Speicherbauelement mehrere Bitleitungen über einem Speicherzellenfeld 10 angeordnet, wobei in 1 stellvertretend nur vier Bitleitungen BL1 bis BL4 und zugehörige Seitenpuffer wiedergegeben sind. Ein jeweiliges Bitleitungspaar ist über eine Bitleitungsvorspann- und Bitleitungsauswahlstufe mit einem zugehörigen Abtastknoten verbunden. Eine Vorladungsstufe und eine Abtast- und Zwischenspeicherstufe sind gemeinsam an den Abtastknoten angeschlossen. Beispielsweise wählt eine Bitleitungsvorspann- und Bitleitungsauswahlstufe 12_0 eine von zwei Bitleitungen BL1 und BL2 aus, und eine Bitleitungsvorspann- und Bitleitungsauswahlstufe 12_E wählt eine von zwei Bitleitungen BL3 und BL4 aus. Jede der Stufen 12_0 und 12_E besteht aus vier NMOS-Transistoren M1 bis M4, die wie in 1 wiedergegeben verschaltet sind. Ausgewählte Bitleitungen, z.B. die geradzahligen Bitleitungen BL2 und BL4, sind mit zugehörigen Abtastknoten SO1 und SO2 verbunden, und nicht ausgewählte Bitleitungen, z.B. die ungeradzahligen Bitleitungen BL1 und BL3, sind bei einer vorgegebenen Spannung von z.B. 0V fixiert. Die Vorladungsstufe jedes Seitenpuffers besteht aus einem PMOS-Transistor M6, und dessen Abtast- und Zwischenspeicherstufe 14_0 bzw. 14_E besteht aus NMOS-Transistoren M5, M7 und M8 sowie Invertern INV1 und INV2, die einen Zwischenspeicher bilden.

2 zeigt ein Zeitsteuerungsdiagramm zur Erläuterung der Betriebsweise eines in 1 wiedergegebenen Seitenpuffers. Bekanntermaßen werden ungeradzahlige Bitleitungen BL1 und BL3 und geradzahlige Bitleitungen BL2 und BL4 durch unterschiedliche Seitenadressen ausgewählt, und ein Lesevorgang wird seitenweise ausgeführt. Wenn auf Speicherzellen zugegriffen wird, die mit Bitleitungen einer geradzahligen bzw. ungeradzahligen Seitenadresse verbunden sind, werden Speicherzellen, die mit Bitleitungen einer ungeradzahligen bzw. geradzahligen Seitenadresse verbunden sind, abgeschirmt. Der Grund für das Abschirmen nicht ausgewählter Bitleitungen liegt darin, dass eine parasitäre Koppelkapazität zwischen benachbarten Bitleitungen mit geringerem Bitleitungs-Rastermaß ansteigt. Im Fall, dass zu ausgewählten Bitleitungen benachbarte Bitleitungen nicht abgeschirmt werden, wenn eine mit einer EIN-Zelle verbundene Bitleitung entladen wird, wird auch die Spannung auf einer Bitleitung, die potentialfrei ist und mit einer AUS-Zelle verbunden ist, heruntergekoppelt. Dies führt dazu, dass eine AUS-Zelle als eine EIN-Zelle erkannt wird, d.h. es tritt ein Lesefehler auf.

Angenommen die geradzahligen Bitleitungen BL2 und BL4 werden in Abhängigkeit von einer geradzahligen Seitenadresse ausgewählt, und die ungeradzahligen Bitleitungen BL1 und BL3 werden über den jeweiligen NMOS-Transistor M1 durch eine Spannung von 0V abgeschirmt. Eine Speisespannung Vcc wird den Abtastknoten SO1 und SO2 während einer Vorladungsperiode über die PMOS-Transistoren M6 zugeführt, die an ein Vorladungssteuersignal nSOSHLD angeschlossen sind. Zu diesem Zeitpunkt werden die ausgewählten Bitleitungen BL2 und BL4 mit einer Vorladungsspannung Vpre über die NMOS-Transistoren M4 vorgeladen, die durch ein Vorspannungssteuersignal BLBIAS_E gesteuert werden. Die nicht ausgewählten Bitleitungen BL1 und BL3 sind potentialfrei, da die NMOS-Transistoren M3 in Abhängigkeit von einem Vorspannungssteuersignal BLBIAS_O sperrend geschaltet werden.

Nachdem die ausgewählten Bitleitungen BL2 und BL4 bis auf die Vorladungsspannung Vpre aufgeladen sind, wechselt die Spannung des Vorspannungssteuersignals BLBIAS_E von der Vorladungsspannung Vpre auf eine Massespannung GND, so dass der NMOS-Transistor M4 jeder Vorspann- und Auswahlstufe sperrend geschaltet wird. Zu diesem Zeitpunkt sind die Bitleitungen BL2 und BL4 potentialfrei, während die Ab tastknoten SO1 und SO2 bei der Spannung Vcc gehalten werden. Wenn die ausgewählten Bitleitungen BL2 und BL4 potentialfrei sind, verändern sich die Spannungen auf denselben in Abhängigkeit vom Zustand zugehöriger Zellentransistoren. Wenn beispielsweise angenommen wird, dass eine EIN-Zelle mit der ausgewählten Bitleitung BL2 und eine AUS-Zelle mit der ausgewählten Bitleitung BL4 verbunden ist, wird die Spannung der Bitleitung BL2 durch Zellstrom, der über die EIN-Zelle fließt, stetig verringert, während die Spannung der Bitleitung BL4 auf der Vorladungsspannung Vpre gehalten wird, da deren zugehörige Zelle eine AUS-Zelle ist. Diese Zeitspanne wird als „eine Bitleitungsentwicklungsperiode" bezeichnet. In der Bitleitungsentwicklungsperiode wird jeder PMOS-Transistor M6 aktiv, da sich das Vorladungssteuersignal nSOSHLD auf niedrigem Pegel befindet, so dass jeder Abtastknoten SO1 und SO2 auf der Versorgungsspannung Vcc gehalten wird.

Nachdem sich die Spannungen der ausgewählten Bitleitungen BL2 und BL4 entwickelt haben, besitzt das Vorspannungssteuersignal BLBIAS_E einen Pegel der Abtastspannung Vsen kleiner als der Pegel der Vorladungsspannung Vpre. Dies hat zur Folge, dass der NMOS-Transistor M4, der mit einer zu einer EIN-Zelle gehörigen Bitleitung, z.B. BL2, gekoppelt ist, leitend geschaltet wird und der NMOS-Transistor M5, der mit einer zu einer AUS-Zelle gehörigen Bitleitung, z.B. BL4, gekoppelt ist, sperrend geschaltet wird. Bevor die Spannung des Vorspannungssteuersignals BLBIAS_E bis zur Abtastspannung Vsen gesteigert wird, erfährt das Vorladungssteuersignal nSOSHLD einen Übergang von niedrigem zu hohem Pegel, so dass die Abtastknoten SO1 und SO2 potentialfrei sind. Als Folge hiervon verringert sich die Spannung am Abtastknoten SO1 rasch über einen Entladungspfad, der aus dem NMOS-Transistor M4, der Bitleitung BL2 und einem EIN-Zellentransistor besteht, in Richtung eines Bitleitungspegels. Andererseits wird der Abtastknoten SO2 auf der Versorgungsspannung Vcc gehalten, da der mit der Bitleitung BL4 gekoppelte NMOS-Transistor M4 sperrend geschaltet ist.

Die Schwellenspannung des NMOS-Transistors M7 ist höher als die Vorladungsspannung Vpre. Aus diesem Grund ist der mit dem Abtastknoten SO1 verbundene NMOS-Transistor M7 sperrend geschaltet, während der mit dem Abtastknoten SO2 verbundene NMOS-Transistor M7 leitend geschaltet ist. Wenn ein Zwischenspeichersignal ϕLATCH auf hohem Pegel aktiviert ist, wird ein Zwischenspeicherwert Q1 der Abtast- und Zwischenspeicherstufe 14_0 auf einem Anfangswert, z.B. „0", gehalten, und ein Zwischenspeicherwert Q2 der Abtast- und Zwischenspeicherstufe 14_E wird auf hohen Pegel, z.B. „1", geändert. Diese Zeitspanne wird als „eine Abtastperiode" bezeichnet.

Der Lesevorgang des herkömmlichen, nichtflüchtigen Halbleiterspeicherbauelements weist folgende Schwierigkeit auf. Ein zu einer AUS-Zelle gehöriger Abtastknoten, z.B. der Knoten SO2, ist während der Abtastperiode potentialschwebend, d.h. potentialfrei, da der NMOS-Transistor M4 und der PMOS-Transistor M6 sperrend geschaltet sind. In diesem Zustand wird, wenn die Spannung eines zu einer EIN-Zelle gehörigen, benachbarten Abtastknotens SO1 in Richtung eines Bitleitungspegels abfällt, die Spannung eines benachbarten, potentialfrei gehaltenen Abtastknotens SO2 durch eine parasitäre Koppelkapazität, in 1 mit dem Bezugszeichen Cc angegeben, zwischen den Abtastknoten SO1 und SO2 beeinflusst. Wenn die parasitäre Koppelkapazität Cc sehr klein ist, kann der Einfluss derselben auf den potentialfrei gehaltenen Abtastknoten SO2 sehr gering sein. Dementsprechend wird der floatend gehaltene Abtastknoten SO2 auf der Speisespannung Vcc gehalten, wie in 3A illustriert.

Es versteht sich für den Fachmann, dass mit geringer werdender Entwurfsregel die parasitäre Koppelkapazität Cc unvermeidlich erhöht wird. Unter diesen Entwurfsgegebenheiten wird die Spannung des potentialfrei gehaltenen Abtastknotens SO2, wie in 3B illustriert, in Abhängigkeit von einer Spannungsänderung des benachbarten Abtastknotens SO1 heruntergekoppelt. Da ein Abtastknoten, der einem potentialfrei gehaltenen Abtastknoten benachbart ist, letzteren beeinflusst, kann die Spannung des potentialfrei gehaltenen Abtastknotens immer weiter heruntergekoppelt werden. Wenn eine solchermaßen verringerte Abtastknotenspannung unter einer Auslösespannung zur Änderung eines Zwischenspeicherwertes eines Seitenpuffers liegt, tritt ein Lesefehler auf. Beispielsweise besitzt, wie in 3B illustriert, ein Zwischenspeicherwert Q2 einen fehlerhaften Datenwert „0" anstelle eines erwarteten Wertes „1". Daher wird mit steigender Integrationsdichte immer mehr ein Leseschema benötigt, das es ermöglicht, dass die Spannung eines potentialfrei gehaltenen Abtastknotens nicht durch benachbarte Abtastknoten beeinflusst wird.

Der Erfindung liegt als technisches Problem die Bereitstellung eines nichtflüchtigen Speicherbauelementes und eines zugehörigen Datenabtastverfahrens zugrunde, mit denen sich Lesefehler aufgrund von kapazitiver Kopplung zwischen benachbarten Abtastknoten relativ gering halten bzw. vermeiden lassen und die eine für hohe Integrationsdichten geeignete Abtaststruktur ermöglichen.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Datenabtastverfahrens mit den Merkmalen des Anspruchs 1 sowie eines nichtflüchtigen Speicherbauelementes mit den Merkmalen des Anspruchs 9 oder 19.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
1 ein Schaltbild eines herkömmlichen nichtflüchtigen Halbleiterspeicherbauelementes mit einem Seitenpufferschaltkreis,
2 ein Zeitsteuerungsdiagramm von Steuersignalen zur Verwendung in einem Seitenpuffer von 1,
3A und 3B Diagramme von Spannungsänderungen für Abtastknoten und Bitleitungen von 1,
4 ein Blockschaltbild eines erfindungsgemäßen nichtflüchtigen Halbleiterspeicherbauelementes,
5 ein Schaltbild einer bevorzugten Realisierung eines Seitenpufferschaltkreises von 4,
6 ein Blockschaltbild einer Seitenpuffersteuerlogik von 4,
7 ein Blockdiagramm eines Abtast- und Zwischenspeicher-Zeitplaners von 6,
8 ein Blockschaltbild einer bevorzugten Realisierung einer Stufe zur Erzeugung eines Vorspannungssteuersignals von 7,
9 ein Blockschaltbild einer bevorzugten Realisierung einer Stufe zur Erzeugung eines Vorladungssteuersignals von 6,
10 ein Blockschaltbild einer bevorzugten Realisierung einer Stufe zur Erzeugung eines Zwischenspeichersteuersignals von 6,
11 ein Zeitsteuerungsdiagramm zur Erläuterung eines Lesevorgangs bei einem erfindungsgemäßen nichtflüchtigen Halbleiterspeicherbauelement,
12 ein Blockschaltbild einer weiteren erfindungsgemäßen Seitenpuffersteuerlogik,
13 ein Blockschaltbild eines Abtast- und Zwischenspeicher-Zeitplaners von 12,
14 ein Blockschaltbild einer bevorzugten Realisierung einer Stufe zur Erzeugung eines Zwischenspeicherauswahlsignals von 12 und
15 ein Zeitsteuerungsdiagramm zur Veranschaulichung eines Lesevorgangs bei der zweiten Realisierung des erfindungsgemäßen nichtflüchtigen Halbleiterspeicherbauelements.
Beim erfindungsgemäßen nichtflüchtigen Halbleiterspeicherbauelement werden Spannungen von ungeradzahligen (oder geradzahligen) Abtastknoten in Abhängigkeit von Zuständen korrespondierender Speicherzellen während einer ersten Abtastperiode verändert, während Spannungen von geradzahligen (oder ungeradzahligen) Abtastknoten während der ersten Abtastperiode bei einer vorgegebenen Spannung festgehalten werden. Andererseits werden Spannungen von geradzahligen (oder ungeradzahligen) Abtastknoten während einer zweiten Abtastperiode in Abhängigkeit von Zuständen zugehöriger Speicherzellen verändert, während Spannungen der ungeradzahligen (oder geradzahligen) Abtastknoten während der zweiten Abtastperiode bei einer vorgegebenen Spannung festgehalten werden. Durch dieses Abtaststeuerschema wird, obwohl ein zu einer AUS-Zelle gehöriger Abtastknoten im Potentialschwebezustand gehalten wird, die Spannung eines Abtastknotens mit einem floatenden Zustand nicht heruntergekoppelt, wenn die Spannung eines zu einer EIN-Zelle gehörigen Abtastknotens erniedrigt wird. Darauf wird nachfolgend näher eingegangen. Die Erfindung wird stellvertretend anhand eines Flash-Speicherbauelementes vom NAND-Typ als einem nichtflüchtigen Halbleiterspeicherbauelement beschrieben.
4 zeigt ein erfindungsgemäßes nichtflüchtiges Halbleiterspeicherbauelement in einem Blockdiagramm. Wie daraus ersichtlich, umfasst dieses Bauelement ein Speicherzellenfeld 100, einen Zeilendecoderschaltkreis 120, einen Seitenpufferschaltkreis 140 und eine Seitenpuffersteuerlogik 160. Das Speicherzellenfeld 100 besteht aus mehreren Speicherblöcken, von denen jeder mehrere Reihen 102 beinhaltet. Jede Reihe 102 enthält einen ersten Auswahltransistor SST, als ein Reihenauswahltransistor bezeichnet, der mit einer zugehörigen Bitleitung und einer Signalleitung SSL verbunden ist, einen zweiten Auswahltransistor GST, als Masseauswahltransistor bezeichnet, der mit einer Signalleitung GSL und einer gemeinsamen Source-Leitung CSL verbunden ist, und Speicherzellen MC16 bis MC1, die zwischen die Auswahltransistoren SST und GST in Reihe eingeschleift und mit einer jeweiligen Wortleitung WL16 bis WL1 verbunden sind. Jede Speicherzelle weist einen Transistor mit floatender Gate-Elektrode auf und wird unter Verwendung eines F-N-Tunnelstroms gelöscht und programmiert. Die Reihenauswahlleitung SSL, die Wortleitungen WL16 bis WL1 und die Masseauswahlleitung GSL sind an den Zeilendecoderschaltkreis 120 angeschlossen. Letzterer wählt jeweils einen der Speicherblöcke aus und steuert die Spannungen auf den Signalleitungen SSL, WL16 bis WL1 und GSL des ausgewählten Blocks in Abhängigkeit von der jeweiligen Betriebsart.
Wie aus 4 weiter ersichtlich, sind mehrere Bitleitungen BL1 bis BLn parallel über den Speicherblöcken angeordnet und elektrisch mit dem Seitenpufferschaltkreis 140 verbunden. Der Seitenpufferschaltkreis 140 arbeitet in Reaktion auf Steuersignale von der Seitenpuffersteuerlogik 160. Schaltkreisdetails und der Betrieb der Seitenpuffersteuerlogik 160 werden weiter unten erläutert. Die Bitleitungen BL1 bis BLn sind in mehrere Bitleitungsgruppen oder Bitleitungssegmente mit je zwei Bitleitungen aufgeteilt. Der Seitenpufferschaltkreis 140 beinhaltet Seitenpuffer PB1 bis PBx, die jeweils einer Bitleitungsgruppe zugeordnet sind. Beispielsweise ist eine erste oder ungeradzahlige Gruppe von Bitleitungen BL1 und BL2 mit einem ersten Seitenpuffer PB1 verbunden, und eine zweite oder geradzahlige Gruppe von Bitleitungen BL3 und BL4 ist mit einem zweiten Seitenpuffer PB2 verbunden. Übrige Bitleitungsgruppen BL5 und BL6, BL7 und BL8, ..., BLn-1 und BLn sind in derselben Weise wie oben beschrieben verschaltet.
5 veranschaulicht im Schaltbild eine bevorzugte erfindungsgemäße Realisierung für einen Seitenpufferschaltkreis. Im Beispiel von 5 sind nur Seitenpuffer PB1 bis PB4 dargestellt, die zu je einer von vier Bitleitungsgruppen BL1 bis BL8 gehören. Es versteht sich jedoch für den Fachmann, dass zu den übrigen Bitleitungsgruppen BL9 bis BLn gehörige Seitenpuffer in gleicher Weise aufgebaut sind, wie die in 5 explizit gezeigten. In 5 steht ein angehängtes „E" für den Ausdruck „geradzahlig" und ein angehängtes „O" für den Ausdruck „ungeradzahlig". Der Einfachheit halber werden nur zwei Seitenpuffer PB1 und PB2 explizit beschrieben. Gleichartige Komponenten in den ungeradzahligen Seitenpuffern PB1 und PB3 werden durch gleiche Bezugszeichen markiert, ebenso werden gleichartige Komponenten der geradzahligen Seitenpuffer PB2 und PB4 durch gleiche Bezugszeichen markiert.
Der Seitenpuffer PB1 enthält eine Bitleitungsvorspannungs- und Bitleitungsauswahlstufe, eine Vorladungsstufe sowie eine Abtast- und Zwischenspeicherstufe. Wie aus 5 ersichtlich, ist der Seitenpuffer PB1 mit einer ersten oder ungeradzahligen Bitleitungsgruppe BL1 und BL2 verbunden und beinhaltet sieben NMOS-Transistoren M1_0 bis M5_0, M7_0, M8_0, einen PMOS-Transistor M6_0 sowie zwei Inverter INV1_0 und INV2_0. Die NMOS-Transistoren M1_0 und M2_0 sind seriell zwischen die Bitleitungen BL1 und BL2 eingeschleift und werden durch zugehörige Steuersignale BLSHLD_0 bzw. BLSHLD_E gesteuert. Ein Zwischenverbindungsknoten N1 der Transistoren M1_0 und M2_0 ist mit einer Signalleitung 142 gekoppelt. Die Steuersignale BLSHLD_0 und BLSHLD_E werden exklusiv aktiviert, und die Signalleitung 142 liegt während eines Lesebetriebsmodus auf einer Massespannung GND. Der NMOS-Transistor M3_0 ist zwischen die Bitleitung BL1 und einen Abtastknoten SO1 eingeschleift und wird in Abhängigkeit von einem Vorspannungssteuersignal BLBIAS_00 leitend bzw. sperrend geschaltet. Der NMOS-Transistor M4_0 ist zwischen die Bitleitung BL2 und den Abtastknoten SO1 eingeschleift und wird in Abhängigkeit von einem Vorspannungssteuersignal BLBIAS_OE leitend bzw. sperrend geschaltet. Die Bitleitungsvorspannungs- und Bitleitungsauswahlstufe des Seitenpuffers PB1 weist die NMOS-Transistoren M1_0 bis M4_0 auf. Der PMOS-Transistor M6_0 ist zwischen eine Versorgungsspannung Vcc und den Abtastknoten SO1 eingeschleift und wird durch ein Vorladungssteuersignal nSOSHLD_0 gesteuert. Er bildet die Vorladungsstufe. Eingangs- und Ausgangsanschlüsse der Inverter INV1_0 und INV2_0 sind über die NMOS-Transistoren M7_0 und M8_0 geerdet, und Ausgangs- bzw. Eingangsanschlüsse derselben sind über den NMOS-Transistor M5_0 mit dem Abtastknoten SO1 verbunden. Die NMOS-Transistoren M5_0 und M8_0 werden durch Steuersignale SLDCH_0 bzw. ϕLATCH_0 gesteuert. Der NMOS-Transistor M7_0 wird in Abhängigkeit von der Spannung am Abtastknoten SO1 gesteuert.
Wie 5 weiter veranschaulicht, beinhaltet der Seitenpuffer PB2 eine Bitleitungsvorspannungs- und Bitleitungsauswahlstufe, eine Vorladungsstufe und eine Abtast- und Zwischenspeicherstufe. Er ist mit einer zweiten oder geradzahligen Bitleitungsgruppe BL3 und BL4 verbunden und beinhaltet sieben NMOS-Transistoren M1_E bis M5_E, M7_E und M8_E, einen PMOS-Transistor M6_E und zwei Inverter INV1_E und INV2_E. Die NMOS-Transistoren M1_E und M2_E sind seriell zwischen die Bitleitungen BL3 und BL4 eingeschleift und werden durch zugehörige Steuersignale BLSHLD_0 bzw. BLSHLD_E gesteuert. Ein Zwischenverbindungsknoten N2 der Transistoren M1_E und M2_E ist mit der Signalleitung 142 gekoppelt. Der NMOS-Transistor M3_E ist zwischen die Bitleitung BL3 und einen Abtastknoten SO2 eingeschleift und wird in Abhängigkeit von einem Vorspannungssteuersignal BLBIAS_EO leitend bzw. sperrend geschaltet. Der NMOS-Transistor M4_E ist zwischen die Bitleitung BL4 und den Abtastknoten SO2 eingeschleift und wird in Abhängigkeit von einem Vorspannungssteuersignal BLBIAS_EE leitend bzw. sperrend geschaltet. Die NMOS-Transistoren M1_E bis M4_E bilden die Bitleitungsvorspannungs- und Bitleitungsauswahlstufe des Seitenpuffers PB2. Der PMOS-Transistor M6_E ist zwischen die Speisespannung Vcc und den Abtastknoten SO2 eingeschleift und wird durch ein Vorspannungssteuersignal nSOSHLD_E gesteuert. Er bildet die Vorladungsstufe. Eingangs- und Ausgangsanschlüsse der Inverter INV1_E bzw. INV2_E sind über die NMOS-Transistoren M7_E und M8_E geerdet, und Ausgangs- bzw. Eingangsanschlüsse derselben sind über den NMOS-Transistor M5_E mit dem Abtastknoten SO2 verbunden. Die NMOS-Transistoren M5_E und M8_E werden durch jeweilige Steuersignale SLDCH_E und ϕLATCH_E gesteuert. Der NMOS-Transistor M7_E wird in Abhängigkeit von der Spannung am Abtastknoten SO2 gesteuert.
6 veranschaulicht im Blockschaltbild die Seitenpuffersteuerlogik von 4, und 7 zeigt im Blockschaltbild eine bevorzugte Realisierung eines Abtast- und Zwischenspeicher-Zeitplaners von 6. 8 veranschaulicht im Blockschaltbild eine bevorzugte Realisierung einer Vorspannungssteuersignal-Erzeugungsstufe von 6, und 9 stellt im Blockschaltbild eine bevorzugte Realisierung einer Vorladungssteuersignal-Erzeugungsstufe von 6 dar. 10 zeigt im Blockschaltbild eine bevorzugte Realisierung einer Zwischenspeichersteuersignal-Erzeugungsstufe von 6. Der Aufbau der erfindungsgemäßen Sei tenpuffersteuerlogik wird nachfolgend unter Bezugnahme auf die 6 bis 10 im Detail erläutert.
Wie 6 zeigt, umfasst die Seitenpuffersteuerlogik 160 einen Abtast- und Zwischenspeicher-Zeitplaner 162. Dieser enthält, wie in 7 zu erkennen, einen Zeitgeber 162a und einen Decoder 162b und erzeugt mehrere Impulssignale, wenn ein Steuersignal OSC_EN aktiviert ist. Dabei markiert in 7 „SLO" an einem jeweiligen Signal eine ungeradzahlige Abtast- und Zwischenspeicherstufe, z.B. PB1 oder PB3 von 5, während mit „SLE" eine jeweilige geradzahlige Abtast- und Zwischenspeicherstufe markiert ist, z.B. PB2 oder PB4 von 5. Der Zeitgeber 162a erzeugt ein Signal mit n Bit oder n Bitsignale in Reaktion auf das Steuersignal OSC_EN. Der Decoder 162b decodiert Ausgangssignale des Zeitgebers 162a zur Erzeugung der Impulssignale, die sequentiell aktiviert werden. Der Zeitgeber 162a und der Decoder 162b sind von herkömmlicher Bauart und brauchen daher nicht näher erläutert werden. Der Zeitgeber 162a kann beispielsweise unter Verwendung eines n-Bit-Zählers realisiert sein. Zu Ausgangsanschlüssen des Decoders 162b hinzugefügte Bezeichnungen „t0" bis „t15" zeigen eine Aktivierungsreihenfolge der Ausgangssignale des Decoders 162b an.
Die in 6 wiedergegebene Seitenpuffersteuerlogik 160 beinhaltet des weiteren einen Vorspannungssteuersignalgenerator 164, der auf die Ausgangssignale des Abtast- und Zwischenspeicher-Zeitplaners 162 reagiert, um Vorspannungssteuersignale BLBIAS_EE, BLBIAS_E0, BLBIAS_00 und BLBIAS_0E zu erzeugen. Wie aus 8 zu erkennen, umfasst der Vorspannungssteuersignalgenerator 164 vier S-R-Flip-Flops FF1 bis FF4, acht UND-Gatter G1 bis G8 und vier Signalgeneratoren 164a bis 164d, die wie in 8 gezeigt verschaltet sind. Der Signalgenerator 164a besteht aus NMOS-Transistoren M9, M10 und M11 und einem NOR-Gatter G9, die wie in 8 gezeigt verschaltet sind. Ande re Signalgeneratoren 164b bis 164d sind in gleicher Weise wie der Signalgenerator 164a aufgebaut.
Aus 6 ist des weiteren ersichtlich, dass die Seitenpuffersteuerlogik 160 einen Vorladungssteuersignalgenerator 166 und einen Zwischenspeichersteuersignalgenerator 168 enthält. Der Vorladungssteuersignalgenerator 166 erzeugt Vorladungssteuersignale nSOSHLD_E und nSOSHLD_0 gemäß der Steuerung des Abtast- und Zwischenspeicher-Zeitplaners 162 und besteht aus zwei S-R-Flip-Flops FF5 und FF6, die wie in 9 gezeigt verschaltet sind. Der Zwischenspeichersteuersignalgenerator 168 erzeugt Zwischenspeichersteuersignale ϕLATCH_E und ϕLATCH_0 gemäß der Steuerung des Abtast- und Zwischenspeicher-Zeitplaners 162 und ist aus zwei S-R-Flip-Flops FF7 und FF8 aufgebaut, die wie in 10 gezeigt verschaltet sind.
11 zeigt ein Zeitsteuerungsdiagramm zur Erläuterung eines erfindungsgemäßen Lesevorgangs. Bekanntermaßen unterstützt ein Flash-Speicherbauelement vom NAND-Typ einen Seitenlesevorgang, in welchem in Speicherzellen gespeicherte Datenbits einer Seite über den Pufferspeicherschaltkreis 140 ausgelesen werden. Wie aus 5 ersichtlich, teilen sich zwei Bitleitungen einen Seitenpuffer. Dies bedeutet, dass Bitleitungen im Speicherzellenfeld 100 so angeordnet sind, dass sie zu zwei Seiten gehören. In dem Fall, dass ein Befehl für einen Seitenlesevorgang von außen angelegt wird, um Daten vom Umfang einer Seite zu lesen, werden in Abhängigkeit von einer Seitenadresse ungeradzahlige oder geradzahlige der Bitleitungen BL1 bis BLn ausgewählt. Die ausgewählten Bitleitungen entsprechen einer Seite. Beispielsweise besitzt unter der Annahme, dass ein Lesevorgang startet und geradzahlige Bitleitungen ausgewählt werden, ein Auswahlsignal EPS für eine geradzahlige Seite einen hohen Pegel, während ein Auswahlsignal OPS für eine ungeradzahlige Seite einen niedrigen Pegel aufweist. Dieser ohne Beschränkung der Allgemeinheit angenommene Fall sei nachstehend zur Erläuterung des Lesebetriebs angenommen.
Wenn der Lesevorgang beginnt, arbeitet der Zeitgeber 162a des Abtast- und Zwischenspeicher-Zeitplaners 162 in Reaktion auf das Steuersignal OSC_EN, und der Decoder 162b decodiert die vom Zeitgeber 162a abgegebenen Signale. Der Lesevorgang wird in Abhängigkeit vom entsprechenden Decodierresultat durchgeführt. Zuerst werden, wenn der Abtast- und Zwischenspeicher-Zeitplaner 162 ein Impulssignal READ_INT auf aktivem hohem Pegel abgibt, Zwischenspeicherwerte Q1 bis Qx der Seitenpuffer PB1 bis PBx initialisiert, und gleichzeitig werden Spannungen der Bitleitungen BL1 bis BLn initialisiert. Dann werden zu einem Zeitpunkt t1 die Impulssignale SLO_BLPRE_en und SLE_BLPRE_en vom Abtast- und Zwischenspeicher-Zeitplaner 162 gleichzeitig aktiviert, was bewirkt, dass Ausgangssignale der S-R-Flip-Flops FF1 und FF2 von einem niedrigen auf einen hohen Pegel übergehen. Da das Auswahlsignal EPS für die geradzahlige Seite auf hohem Pegel und das Auswahlsignal OPS für die ungeradzahlige Seite auf niedrigem Pegel liegen, gehen die Ausgangssignale BLPRE_EE und BLPRE_0E der UND-Gatter G1 und G3 auf hohen Pegel, und die Ausgangssignale der anderen UND-Gatter G2 und G4 bis G8 gehen auf niedrigen Pegel.
Sobald das Ausgangssignal BLPRE_EE des UND-Gatters G1 auf hohen Pegel gelangt, wird der NMOS-Transistor M9 des Signalgenerators 164c leitend und der NMOS-Transistor M11 desselben sperrend geschaltet. Zu diesem Zeitpunkt wird, da das Ausgangssignal BLSEN_EE des UND-Gatters G5 auf niedrigem Pegel liegt, der NMOS-Transistor M10 des Signalgenerators 164c sperrend geschaltet. Als Ergebnis gibt der Signalgenerator 164c das Vorspannungssteuersignal BLBIAS_EE mit einem Vorladungsspannungspegel Vpre ab. In gleicher Weise wird dadurch, dass das Ausgangssignal BLPRE_0E des UND-Gatters G3 auf hohen Pegel geht, der NMOS-Transistor M9 des Signalgenerators 164a leitend und dessen NMOS-Transistor M11 sperrend geschaltet. Zu diesem Zeitpunkt ist, da das Ausgangssignal BLSEN_0E des UND-Gatters G7 auf niedrigem Pegel liegt, der NMOS-Transistor M10 des Signalgenerators 164a sperrend geschaltet. Als Folge davon gibt der Signalgenerator 164a, wie in 11 veranschaulicht, das Vorspannungssteuersignal BLBIAS_0E ab, das den Vorladungsspannungspegel Vpre aufweist.
Die weiteren Signalgeneratoren 162b und 162d geben Vorspannungssteuersignale BLBIAS_00 und BLBIAS_E0 jeweils auf Massespannungspegel GND ab, da der NMOS-Transistor M11 darin durch eigene Eingangssignale IN1 und IN2 leitend geschaltet wird. Außerdem werden andere Ausgangssignale der Seitenpuffersteuerlogik 160 mit Ausnahme der Vorspannungssteuersignale BLBIAS_EE und BLBIAS_0E auf niedrigem Pegel gehalten.
In dem Fall, in welchem geradzahlige Bitleitungen BL2, BL4, BL6 usw. ausgewählt werden, werden ungeradzahlige Leitungen BL1, BL3, BL5 usw. auf der Massespannung GND gehalten. Dies wird dadurch erreicht, dass dafür gesorgt wird, dass ein BLSHLD_0-Signal hohen Pegel und ein BLSHLD_E-Signal einen niedrigen Pegel besitzt. Dies bedeutet in dem Fall, in welchem das BLSHLD_0-Signal auf hohen Pegel gelangt, dass die NMOS-Transistoren M1_0 und M1_E der Seitenpuffer PB1 bis PBx alle leitend geschaltet werden, so dass die ungeradzahligen Bitleitungen BL1, BL3, BL5 usw. mit der Signalleitung 142 verbunden sind, die auf Massespannung GND liegt. Wie oben erläutert, werden die NMOS-Transistoren M4_0 und M4_E der Seitenpuffer PB1 bis PBx, da jedes Vorspannungssteuersignal BLBIAS_0E und BLBIAS_EE die Vorladungsspannung Vpre aufweist, sämtlich leitend geschaltet. Während die Vorladungssteuersignale nSOSHLD_0 und nSOSHLD_E auf niedrigem Pegel gehalten werden, werden die Abtastknoten SO1 bis SOx der Seitenpuffer PB1 bis PBx über zugehörige Vorladungstransistoren M6_0 und M6_E auf die Speisespannung Vcc aufgeladen. Gleichzeitig werden die geradzahligen Bitleitungen, da die Gate-Spannungen der NMOS-Transistoren M4_0 und M4_E auf die gegenüber der Speisespannung Vcc niedrigere Vorladungsspannung Vpre gelangen, bis zur Vorladungsspannung Vpre aufgeladen. Die NMOS-Transistoren M4_0 und M4_E sind dabei abgeschaltet.
Zu einem nächsten Zeitpunkt t2 erzeugt der Abtast- und Zwischenspeicher-Zeitplaner 162 Impulssignale SLO_BLPRE_dis, SLE_BLPRE_dis mit hohem aktivem Pegel, und die Ausgangssignale der S-R-Flip-Flops FF1 und FF2 gehen auf niedrigen Pegel, was dazu führt, dass die Ausgangssignale BLPRE_EE und BLPRE_0E der UND-Gatter G1 und G3 auf niedrigen Pegel gelangen. Der NMOS-Transistor M9 des Signalgenerators 164a wird durch einen niedrigen Pegel des BLPRE_0E-Signals sperrend geschaltet, während der NMOS-Transistor M11 durch die BLPRE_0E- und BLSEN_0E-Signale mit jeweils niedrigem Pegel leitend geschaltet wird. In gleicher Weise wird der NMOS-Transistor M9 des Signalgenerators 164c durch einen niedrigen Pegel des BLPRE_EE-Signals sperrend geschaltet, während der NMOS-Transistor M11 desselben durch die BLPRE_EE- und BLSEN_EE-Signale mit jeweils niedrigem Pegel leitend geschaltet wird. Daher gehen die Vorspannungssteuersignale BLBIAS_0E und BLBIAS_EE vom hohen Pegel der Vorladungsspannung Vpre auf den niedrigen Pegel der Massespannung GND über.
Zu einem Zeitpunkt t3 gibt der Abtast- und Zwischenspeicher-Zeitplaner 162 ein Impulssignal SLO_SOSHIELD_dis ab, und ein Ausgangssignal nSOSHLD_0 des S-R-Flip-Flops FF6, das den Vorladungssteuersignalgenerator 166 bildet, geht vom niedrigen auf den hohen Pegel basierend auf dem aktiv hohen Impulssignal SLO_SOSHIELD_dis über. Dies veranlasst die PMOS-Transistoren M6_0 der ungeradzahligen Seitenpuffer, d.h. deren Vorladungstransistoren, sperrend geschaltet zu werden.
Während die Vorspannungssteuersignale BLBIAS_0E und BLBIAS_EE auf niedrigem Pegel gehalten werden, werden die Spannungen der geradzahligen Bitleitungen BL2, BL4, BL6 usw. basierend auf Zuständen zugehöriger Speicherzellen variiert. Beispielsweise wird die Vorladungsspannung einer an eine EIN-Zelle angeschlossenen Bitleitung verringert, während die Vorladungsspannung einer an eine AUS-Zelle angeschlossenen Bitleitung gehalten wird, ohne abzunehmen. Dabei werden die Zeitspanne vom Zeitpunkt t1 zum Zeitpunkt t2 als eine „Bitleitungsvorladungsperiode" und die Zeitspanne vom Zeitpunkt t2 zum Zeitpunkt t3 als eine „Bitleitungsentwicklungsperiode" bezeichnet.
Zu einem nächsten Zeitpunkt t4 erzeugt der Abtast- und Zwischenspeicher-Zeitplaner 162 ein Impulssignal SLO_BLSEN_en, und das S-R-Flip-Flop FF4 des Vorspannungssteuersignalgenerators 164 gibt ein Signal auf hohem Pegel ab. Dies bewirkt, dass das Ausgangssignal BLSEN_0E des UND-Gatters G7 auf hohen Pegel geht, so dass der NMOS-Transistor M10 des Signalgenerators 164a leitend geschaltet wird. Dadurch weist das Vorspannungssteuersignal BLBIAS_0E eine Abtastspannung Vsen kleiner als die Vorladungsspannung Vpre auf. Als Folge davon wird die Spannung am Abtastknoten SO1 entsprechend dem NMOS-Transistor M4_0 entladen, der durch das Vorspannungssteuersignal BLBIAS_0E gesteuert wird und mit einer Bitleitung, z.B. BL2, einer EIN-Zelle verbunden ist. Andererseits wird die Spannung am Abtastknoten SO3 entsprechend dem NMOS-Transistor M4_0 gehalten, der durch das Vorspannungssteuersignal BLBIAS_0E gesteuert wird und mit einer Bitleitung, z.B. BL6, einer AUS-Zelle verbunden ist. Dies liegt daran, dass die Gate-Spannung des NMOS-Transistors M4_0 die Abtastspannung Vsen ist, während seine Source-Spannung der Vorladungsspannung Vpre und seine Drain-Spannung der Speisespannung Vcc entsprechen. Dies bedeutet, dass der NMOS-Transistor M4_0 abgeschaltet ist.
Der Zwischenspeichersteuersignalgenerator 168 antwortet zu einem Zeitpunkt t5 auf ein vom Abtast- und Zwischenspeicher-Zeitplaner 162 erzeugtes Impulssignal SLO_LATCH_en mit aktivem hohem Pegel, um ein Zwischenspeichersteuersignal ϕLATCH_0 zu erzeugen, das vom niedrigen auf den hohen Pegel übergeht. Die NMOS-Transistoren M8_0 der ungeradzahligen Seitenpuffer werden durch das Zwischenspeichersteuersignal ϕLATCH_0 auf hohem Pegel leitend geschaltet. Beispielsweise wird, da die Spannung an einem zu einer EIN-Zelle gehörigen Abtastknoten, z.B. SO1, unter die Schwellenspannung des NMOS-Transistors M7_0 verringert wird, der NMOS-Transistor M7_0 sperrend geschaltet. Dadurch wird ein Anfangswert Q1="0" eines aus den Invertern INV1_0 und INV2_0 bestehenden Zwischenspeichers ohne Schwankung beibehalten. Da die Spannung an einem zu einer AUS-Zelle gehörigen Abtastknoten, z.B. SO3, auf der Speisespannung Vcc höher als die Schwellenspannung des NMOS-Transistors M7_0 gehalten wird, wird der NMOS-Transistor M7_0 leitend geschaltet. Dadurch wird ein Anfangswert Q3="0" eines aus den Invertern INV1_0 und INV2_0 bestehenden Zwischenspeichers von „0" auf „1" invertiert.
Zu einem Zeitpunkt t6 erzeugt der Abtast- und Zwischenspeicher-Zeitplaner 162 ein Impulssignal SLO_LATCH_dis, welches das S-R-Flip-Flop FF8 des Zwischenspeichersteuersignalgenerators 168 dazu veranlasst, ein Signal ϕLATCH_0 auf niedrigem Pegel abzugeben. Gleichzeitig werden die NMOS-Transistoren M8_0 der ungeradzahligen Seitenpuffer sperrend geschaltet. Zu einem nächsten Zeitpunkt t7 erzeugt der Abtast- und Zwischenspeicher-Zeitplaner 162 ein Impulssignal SLO_BLSEN_dis, wodurch die Ausgangssignale des S-R-Flip-Flop FF4 und des UND-Gatters G7 vom hohen auf den niedrigen Pegel übergehen. Dadurch gibt der Signalgenerator 164a in Abhängigkeit vom Übergang des BLSEN_OE-Signals vom hohen auf niedrigen Pegel ein Vorspannungssteuersignal BLBIAS_0E mit der Massespannung ab. Die zu den ungeradzahligen Seitenpuffern gehörigen NMOS-Transistoren M4_0 werden sperrend geschaltet und durch das Vorspannungssteuersignal BLBIAS_0E gesteuert.
Zu einem Zeitpunkt t8 geht das Vorladungssteuersignal nSOSHLD_0 vom hohen auf den niedrigen Pegel über. Insbesondere gibt das S-R-Flip-Flop FF6 des Vorladungssteuersignalgenerators 166, wenn der Abtast- und Zwischenspeicher-Zeitplaner 162 zum Zeitpunkt t8 das Impulssignal SLO_SOSHIELD_en erzeugt, ein Signal nSOSHLD_0 auf niedrigem Pegel ab. Dies veranlasst den Vorladungstransistor M6_0 der ungeradzahligen Seitenpuffer PB1, Pb3, Pb5 usw. leitend geschaltet zu werden. Dadurch werden die Abtastknoten SO1, SO3, SO5 usw. auf die Speisespannung Vcc aufgeladen. Die Zeitspanne vom Zeitpunkt t4 zum Zeitpunkt t8 wird hierbei als eine „erste Abtastperiode" bezeichnet.
Während der ersten Abtastperiode, in welcher die ungeradzahligen Seitenpuffer PB1, PB3, PB5 usw. arbeiten, wird das Vorladungssteuersignal nSOSHLD_E auf niedrigem Pegel gehalten, wie aus 11 ersichtlich. Die Vorladungstransistoren M6_E der geradzahligen Seitenpuffer PB2, PB4, PB6 usw. werden in Abhängigkeit vom niedrigen Pegel des Vorladungssteuersignals nSOSHLED_E ausreichend leitend geschaltet. Dies bedeutet, dass die Abtastknoten SO2, SO4, SO6 usw. in den geradzahligen Seitenpuffern während der ersten Abtastperiode auf einer spezifischen Spannung gehalten werden, z.B. der Speisespannung. Mit anderen Worten wird im Unterschied zum oben erwähnten Stand der Technik ein potentialschwebender Abtastknoten, der zu einer an eine „AUS"-Zelle angeschlossenen Bitleitung gehört, nicht durch Spannungsschwankungen eines Abtastknotens, der zu einer „EIN"-Zelle gehört, beeinflusst, wenn benachbarte Seitenpuffer ihren Abtastbetrieb durchführen. Dies liegt daran, dass zu dem potentialschwebenden Abtastknoten benachbarte Abtastknoten bei der spezifischen Spannung, z.B. der Speisespannung, festgehalten werden. Beispielsweise werden im Fall, dass ein zu einer AUS-Zelle gehöriger Abtastknoten SO3 potentialfrei gehalten wird, benachbarte Abtastknoten SO2 und SO4 bei der spezifischen Spannung, z.B. der Speisespannung, festgehalten, so dass der potentialschwebende Abtastknoten SO3 nicht durch die Spannungsschwankung des mit der EIN-Zelle verbundenen Abtastknotens SO1 beeinflusst wird. Dies bedeutet, dass die Induktion eines Lesefehlers verhindert werden kann.
Zu einem Zeitpunkt t9 gibt der Abtast- und Zwischenspeicher-Zeitplaner 162 ein Impulssignal SLE_SOSHIELD_dis ab, und das Ausgangssignal nSOSHLD_E des S-R-Flip-Flop FF5 im Vorladungssteuersignalgenerator 166 geht in Abhängigkeit vom Impulssignal SLE_SOSHIELD_dis auf aktiv hohem Pegel vom niedrigen auf den hohen Pegel über. Dies bewirkt, dass die Vorladungstransistoren M6_E der geradzahligen Seitenpuffer sperrend geschaltet werden.
Zu einem nächsten Zeitpunkt t10 erzeugt der Abtast- und Zwischenspeicher-Zeitplaner 162 ein Impulssignal SLE_BLSEN_en mit aktiv hohem Pegel, und das Ausgangssignal des S-R-Flip-Flop FF3 des Vorspannungssteuersignalgenerators 164 geht auf hohen Pegel. Dies hat zur Folge, dass das Ausgangssignal BLSEN_EE des UND-Gatters G5 auf hohen Pegel geht, so dass der NMOS-Transistor M10 des Signalgenerators 164c leitend geschaltet wird. Das Vorspannungssteuersignal BLBIAS_EE liegt auf der Abtastspannung Vsen, die niedriger als die Vorladungsspannung Vpre ist. Die Spannung auf dem Abtastknoten SO2 verringert sich rasch, der zum NMOS-Transistor M4_E gehört, welcher mit einer Bitleitung, z.B. BL4, der EIN-Zelle verbunden ist und durch das Vorspannungssteuersignal BLBIAS_EE gesteuert wird. Andererseits wird die Spannung, z.B. Vcc, an einem Abtastknoten, z.B. SO4, gehalten, der zum NMOS-Transistor M4_E gehört, welcher mit einer Bitleitung, z.B. BL8, der AUS-Zelle verbunden ist und durch das Vorspannungssteuersignal BLBIAS_EE gesteuert wird.
Der Zwischenspeichersteuersignalgenerator 168 erzeugt zu einem Zeitpunkt t11 das Zwischenspeichersteuersignal ϕLATCH_E mit einem Übergang von niedrigem auf hohen Pegel in Reaktion auf das Impulssignal SLE_LATCH_en vom Abtast- und Zwischenspeicher-Zeitplaner 162. Die NMOS-Transistoren M8_E der geradzahligen Seitenpuffer werden in Abhängigkeit vom hohen Pegel des Zwischenspeichersteuersignals ϕLATCH_E leitend geschaltet. Beispielsweise wird, wenn die Spannung an einem Abtastknoten, z.B. SO2, der zur EIN-Zelle gehört, unter die Schwellenspannung des NMOS-Transistors M7_E absinkt, der NMOS-Transistor M7_E sperrend geschaltet. Dadurch wird ein Anfangswert Q2=0 eines aus den Invertern INV1_E und INV2_E bestehenden Zwischenspeichers gehalten. Andererseits wird der NMOS-Transistor M7_E leitend geschaltet, da die Spannung an einem Abtastknoten, z.B. SO4, der zur AUS-Zelle gehört, auf der Speisespannung gehalten wird, die höher als eine Auslösespannung des NMOS-Transistors M7_E ist. Dadurch wird ein Anfangswert Q4 eines aus den Invertern INV1_E und INV2_E bestehenden Zwischenspeichers von „0" auf „1" invertiert.
Zu einem Zeitpunkt t12 erzeugt der Abtast- und Zwischenspeicher-Zeitplaner 162 ein Impulssignal SLE_LATCH_dis, das bewirkt, dass das Ausgangssingal ϕLATCH_E des S-R-Flip-Flop FF7 im Zwischenspeichersteuersignalgenerator 168 auf niedrigen Pegel wechselt. Die NMOS-Transistoren M8_E der geradzahligen Seitenpuffer werden durch das Signal ϕLATCH_E auf niedrigem Pegel gleichzeitig sperrend geschaltet. Zu einem nächsten Zeitpunkt t13 erzeugt der Abtast- und Zwischenspeicher-Zeitplaner 162 ein Impulssignal SLE_BLSEN_dis, das bewirkt, dass die Ausgangssignale des S-R-Flip-Flop FF3 und des UND-Gatters G5 in 8 vom hohen auf den niedrigen Pegel übergehen. Dadurch gibt der Signalgenerator 164c das Vorspannungssteuersignal BLBIAS_EE mit der Massespannung ab, basierend auf dem Übergang des BLSEN_EE-Signals vom hohen auf den niedrigen Pegel. Die NMOS-Transistoren M4_E, die zu den geradzahligen Seitenpuffern ge hören und durch das Vorspannungssteuersignal BLBIAS_EE gesteuert werden, werden sperrend geschaltet.
Zu einem Zeitpunkt t14 geht das Vorladungssteuersignal nSOSHLD_E vom hohen auf den niedrigen Pegel über. Insbesondere wechselt, wenn der Abtast- und Zwischenspeicher-Zeitplaner 162 zum Zeitpunkt t14 ein Impulssignal SLE_SOSHIELD_en erzeugt, das Ausgangssignal nSOSHLD_E des S-R-Flip-Flop FF5 im Vorladungssteuersignalgenerator 166 auf niedrigen Pegel. Die Vorladungstransistoren M6_E der geradzahligen Seitenpuffer werden durch den niedrigen Pegel des Signals nSOSHLD_E leitend geschaltet, so dass die Abtastknoten SO2, SO4, SO6 usw. auf die Speisespannung Vcc aufgeladen werden. Dabei wird die Zeitspanne vom Zeitpunkt t9 bis zum Zeitpunkt t14 als eine „zweite Abtastperiode" bezeichnet.
Während der zweiten Abtastperiode, in welcher die geradzahligen Seitenpuffer PB2, PB4, PB6 usw. arbeiten, wird das Vorladungssteuersignal nSOSHLD_0 auf niedrigem Pegel gehalten, wie aus 11 zu erkennen. Die Vorladungstransistoren M6_0 der ungeradzahligen Seitenpuffer PB1, PB3, PB5 usw. werden in Abhängigkeit vom niedrigen Pegel des Vorladungssteuersignals nSOSHLD_0 ausreichend leitend geschaltet. Dies bedeutet, dass die Abtastknoten SO1, SO3, SO5 usw. in den ungeradzahligen Seitenpuffern während der zweiten Abtastperiode auf einer spezifischen Spannung, z.B. der Speisespannung, gehalten werden. Mit anderen Worten wird im Unterschied zum oben erwähnten Stand der Technik ein potentialschwebender Abtastknoten, der zu einer mit einer „AUS"-Zelle verbundenen Bitleitung gehört, nicht durch Spannungsschwankungen eines zu einer EIN-Zelle gehörigen Abtastknotens beeinflusst, wenn benachbarte Seitenpuffer ihren Abtastbetrieb durchführen. Dies liegt daran, dass Abtastknoten benachbart zum potentialschwebenden Abtastknoten auf der spezifischen Spannung, z.B. der Speisespannung, festgehalten werden. Beispielsweise werden im Fall, dass ein zur AUS-Zelle gehöriger Abtastknoten SO4 potentialfrei ist, benachbarte Abtastknoten SO1 und SO3 auf der spezifischen Spannung, z.B. der Speisespannung, festgehalten, so dass der potentialschwebende Abtastknoten SO4 nicht durch die Spannungsschwankung des mit der EIN-Zelle verbundenen Abtastknotens SO2 beeinflusst wird.
Schließlich erzeugt der Abtast- und Zwischenspeicher-Zeitplaner 162 zu einem Zeitpunkt t15 ein Impulssignal READ_REC mit aktiv hohem Pegel, wodurch ein allgemein bekannter Wiedergewinnungs- oder Entladebetrieb durchgeführt wird. Mit der Durchführung des Wiedergewinnungsbetriebs werden Spannungen auf den Bitleitungen und den Wortleitungen initialisiert.
In diesem Ausführungsbeispiel lassen sich die Spannungen auf den Abtastknoten, z.B. SO1 bis SO4, für jede Periode mit der nachstehenden Tabelle wie folgt zusammenfassen. Tabelle
Wie oben erläutert, werden die Abtastknoten, z.B. SO2 und SO4, der geradzahligen Seitenpuffer während der ersten Abtastperiode über zugehörige Vorladetransistoren M6_E auf der Speisespannung Vcc festgehalten. Während der zweiten Abtastperiode werden die Abtastknoten, z.B. SO1 und SO3, der ungeradzahligen Seitenpuffer über zugehörige Vorladungstransistoren M6_0 auf der Speisespannung Vcc festgehalten. Andererseits versteht es sich für den Fachmann, dass die ungeradzahligen bzw. die geradzahligen Abtastknoten auch durch ein anderes Verfahren auf einer spezifischen Spannung festgehalten werden können. Beispielsweise können die Abtastknoten, z.B. SO2, SO4, der geradzahligen Seitenpuffer während der ersten Abtastperiode über zugehörige Vorladungstransistoren M6_E auf der Speisespannung Vcc festgehalten werden. Andererseits können während der zweiten Abtastperiode die Abtastknoten SO1 und SO3 der ungeradzahligen Seitenpuffer in Abhängigkeit von durch die zugehörigen Zwischenspeicher gehaltenen Werten auf der Speisespannung oder der Massespannung festgehalten werden. Dies wird nachstehend näher erläutert.
12 veranschaulicht als Blockdiagramm eine Seitenpuffersteuerlogik nach einer zweiten erfindungsgemäßen Realisierung, wobei ein nichtflüchtiges Halbleiterspeicherbauelement mit denselben Komponenten wie in der ersten Realisierung vorgesehen ist. Beispielsweise beinhaltet das nichtflüchtige Halbleiterspeicherbauelement gemäß der zweiten Realisierung ein Speicherzellenfeld, einen Zeilendecoderschaltkreis und einen Seitenpufferschaltkreis gleich jenen des ersten Ausführungsbeispiels.
Wie in 12 dargestellt, beinhaltet eine Seitenpuffersteuerlogik 160' gemäß der zweiten Realisierung einen Abtast- und Zwischenspeicher-Zeitplaner 162', einen Vorspannungssteuersignalgenerator 164', einen Vorladungssteuersignalgenerator 166', einen Zwischenspeichersteuersignalgenerator 168' und einen Zwischenspeicherauswahlsignalgenerator 170. Der Vorspannungssteuersignalgenerator 164', der Vorladungssteuersignalgenerator 166' und der Zwischenspeichersteuersignalgenerator 168' sind im wesentlichen wie ihre entsprechenden Komponenten 164, 166 und 168 gemäß den 8, 9 und 10 der ersten Realisierung aufgebaut, worauf zu deren Beschreibung verwiesen werden kann.
13 veranschaulicht im Blockdiagramm genauer den Abtast- und Zwischenspeicher-Zeitplaner 162' von 12. Dieser beinhaltet, wie aus 13 ersichtlich, einen Zeitgeber 162a' und einen Decoder 162b' und erzeugt mehrere Impulssignale in Reaktion auf ein Steuersignal OSC_EN. Der Zeitgeber 162a' erzeugt ein Signal mit n Bit oder n Bitsignale in Reaktion auf das Steuersignal OSC_EN. Der Decoder 162b' decodiert die Ausgangssignale des Zeitgebers 162a', um Impulssignale zu erzeugen, die sequentiell aktiviert werden. Der Zeitgeber 162a' und der Decoder 162b' sind von herkömmlichem Aufbau und bedürfen daher keiner näheren Erläuterung. Beispielsweise kann der Zeitgeber 162a' unter Verwendung eines n-Bit-Zählers realisiert sein. An Ausgangsanschlüssen des Decoders 162b' angegebene Bezeichnungen t0 bis t15 zeigen eine Aktivierungsreihenfolge von dortigen Ausgangssignalen an. Dies wird nachstehend näher erläutert.
14 zeigt als Blockschaltbild den Zwischenspeicherauswahlsignalgenerator 170 von 12. Wie aus 14 ersichtlich, umfasst dieser ein S-R-Flip-Flop FF9 und erzeugt ein Zwischenspeicherauswahlsignal SLDCH_0 in Reaktion auf Impulssignale SLO_SLSEL_dis und SLO_SLSEL_en vom Abtast- und Zwischenspeicher-Zeitplaner 162'.
15 zeigt ein Zeitsteuerungsdiagramm zur Erläuterung eines Lesevorgangs gemäß der zweiten Realisierung der Erfindung. Es sei ohne Beschränkung der Allgemeinheit angenommen, dass ein Lesevorgang startet und geradzahlige Bitleitungen ausgewählt werden. Dann besitzt, da die geradzahligen Bitleitungen ausgewählt sind, ein Auswahlsignal EPS für eine geradzahlige Seite einen hohen Pegel, während ein Auswahlsignal OPS für eine ungeradzahlige Seite einen niedrigen Pegel besitzt. Unter dieser Annahme ergibt sich der Lesevorgang wie folgt.
Wenn der Lesevorgang beginnt, arbeitet der Zeitgeber 162a' des Abtast- und Zwischenspeicher-Zeitplaners 162' in Reaktion auf das Steuersignal OSC_EN, und der Decoder 162b' desselben decodiert Ausgangssignale des Zeitgebers 162a'. Der Lesevorgang wird in Abhängigkeit von einem derartigen Decodierergebnis durchgeführt. Zuerst werden, wenn der Abtast- und Zwischenspeicher-Zeitplaner 162' ein Impulssignal READ_INT auf aktiv hohem Pegel abgibt, Zwischenspeicherwerte Q1 bis Qx der Seitenpuffer PB1 bis PBx initialisiert, und gleichzeitig werden Spannungen der Bitleitungen BL1 bis BLn initialisiert. Zu diesem Zeitpunkt können Spannungen bereitgestellt werden, die an Wortleitungen anzulegen sind. Dann werden zu einem Zeitpunkt t1 die Impulssignale SLO_BLPRE_en und SLE_BLPRE_en vom Abtast- und Zwischenspeicher-Zeitplaner 162' gleichzeitig aktiviert, was bewirkt, dass die Ausgangssignale der S-R-Flip-Flops FF1 und FF2 des Vorspannungssteuersignalgenerators 164' vom niedrigen auf den hohen Pegel übergehen. Da das Auswahlsignal EPS für eine geradzahlige Seite auf hohem Pegel und das Auswahlsignal OPS für eine ungeradzahligen Seite auf niedrigem Pegel liegt, wechseln die Ausgangssignale BLPRE_EE und BLPRE_0E der UND-Gatter G1 und G3 auf hohen Pegel, und die Ausgangssignale anderer UND-Gatter G2 und G4 bis G8 wechseln auf niedrigen Pegel.
Sobald das Ausgangssignal BLPRE_EE des UND-Gatters G1 hohen Pegel einnimmt, wird der NMOS-Transistor M9 des Signalgenerators 164c leitend geschaltet, und der NMOS-Transistor M11 desselben wird sperrend geschaltet. Zu diesem Zeitpunkt wird der NMOS-Transistor M10 des Signalgenerators 164c sperrend geschaltet, da sich das Ausgangssignal BLSEN_EE des UND-Gatters G5 auf niedrigem Pegel befindet. Als Ergebnis hiervon gibt der Signalgenerator 164c das Vorspannungssteuersignal BLBIAS_EE auf dem Vorladungsspannungspegel Vpre ab. In gleicher Weise werden, wenn das Ausgangssignal BLPRE_0E des UND-Gatters G3 auf hohen Pegel geht, der NMOS- Transistor M9 des Signalgenerators 164a leitend und dessen NMOS-Transistor M11 sperrend geschaltet. Zu diesem Zeitpunkt ist der NMOS-Transistor M10 des Signalgenerators 164a sperrend geschaltet, da das Ausgangssignal BLSEN_0E des UND-Gatters G7 auf niedrigem Pegel liegt. Dadurch gibt der Signalgenerator 164a, wie in 15 gezeigt, das Vorspannungssteuersignal BLBIAS-01 mit dem Vorladungsspannungspegel Vpre ab.
Zu diesem Zeitpunkt geben andere Signalgeneratoren 162b und 162d Vorspannungssteuersignale BLBIAS_00 und BLBIAS_E0 jeweils auf Massespannungspegel GND ab, da der NMOS-Transistor M11 hierin durch eigene Eingangssignale IN1 und IN2 leitend geschaltet wird. Des weiteren werden andere Ausgangssignale der Seitenpuffersteuerlogik 160' mit Ausnahme der Vorspannungssteuersignale BLBIAS_EE und BLBIAS_0E auf niedrigem Pegel gehalten, wie aus 15 zu erkennen.
Wie oben erläutert, werden die NMOS-Transistoren M4_0 und M4_E der Seitenpuffer PB1 bis PBx alle leitend geschaltet, da jedes Vorspannungssteuersignal BLBIAS_0E und BLBIAS_EE die Vorladespannung Vpre besitzt. Während die Vorladungssteuersignale nSOSHLD_0 und nSOSHLD_E auf niedrigem Pegel gehalten werden, werden die Abtastknoten SO1 bis SOx der Seitenpuffer PB1 bis PBx über zugehörige Vorladungstransistoren M6_0 und M6_E auf die Speisespannung Vcc aufgeladen. Gleichzeitig werden die geradzahligen Bitleitungen auf die Vorladungsspannung Vpre aufgeladen, da die Gate-Spannungen der NMOS-Transistoren M4_0 und M4_E gleich der Vorladungsspannung Vpre sind, die niedriger als die Speisespannung Vcc ist. Wenn die geradzahligen Bitleitungen auf die Vorladungsspannung Vpre aufgeladen sind, werden die NMOS-Transistoren M4_0 und M4_E abgeschaltet.
Zu einem nächsten Zeitpunkt t2 erzeugt der Abtast- und Zwischenspeicher-Zeitplaner 162' Impulssignale SLO_BLPRE_dis, SLE_BLPRE_dis mit aktiv hohem Pegel, und die Ausgangssignale der S-R-Flip-Flops FF1 und FF2 im Vorspannungssteuersignalgenerator 164' gehen auf niedrigen Pegel, was bewirkt, dass die Ausgangssignale BLPRE_EE und BLPRE_0E der UND-Gatter G1 und G3 auf niedrigen Pegel gelangen. Der NMOS-Transistor M9 des Signalgenerators 164a wird durch einen niedrigen Pegel des BLPRE_EE-Signals sperrend geschaltet, während dessen NMOS-Transistor M11 durch einen jeweils niedrigen Pegel der BLPREE_EE- und BLSEN_EE-Signale leitend geschaltet wird. In gleicher Weise wird der NMOS-Transistor M9 des Signalgenerators 164c durch den niedrigen Pegel des BLPRE_0E-Signals sperrend geschaltet, während sein NMOS-Transistor M11 durch den jeweils niedrigen Pegel der BLPRE_0E- und BLSEN_0E-Signale leitend geschaltet wird. Daher gehen die Vorspannungssteuersignale BLBIAS_0E und BLBIAS_EE vom hohen Pegel der Vorladungsspannung Vpre auf den niedrigen Pegel der Massespannung GND über.
Zu einem Zeitpunkt t3 gibt der Abtast- und Zwischenspeicher-Zeitplaner 162' ein Impulssignal SLO_SOSHIELD_dis ab, und das Ausgangssignal nSOSHLD_0 des S-R-Flip-Flop FF6 im Vorladungssteuersignalgenerator 166 geht basierend auf dem Impulssignal SLO_SOSHIELD_dis mit aktivem Pegel vom niedrigen auf den hohen Pegel über. Dies bewirkt, dass die PMOS-Transistoren M6_0 der ungeradzahligen Seitenpuffer, d.h. deren Vorladungstransistoren, sperrend geschaltet werden. Während die Vorspannungssteuersignale BLBIAS_0E und BLBIAS_EE auf niedrigem Pegel gehalten werden, werden die Spannungen der geradzahligen Bitleitungen BL1, BL4, BL6 usw. basierend auf Zuständen zugehöriger Speicherzellen verändert. Beispielsweise wird die Vorladungsspannung einer mit einer EIN-Zelle verbundenen Bitleitung verringert, während die Vorladungsspannung einer mit einer AUS-Zelle verbundenen Bitleitung gehalten wird, ohne abzusinken. Dabei wird eine Zeitspanne vom Zeitpunkt t1 zum Zeitpunkt t2 als eine „Bitleitungsvorla dungsperiode" und eine Zeitspanne vom Zeitpunkt t2 zum Zeitpunkt t3 als eine „Bitleitungsentwicklungsperiode" bezeichnet.
Zu einem nächsten Zeitpunkt t4 erzeugt der Abtast- und Zwischenspeicher-Zeitplaner 162' ein Impulssignal SLO_BLSEN_en mit aktiv hohem Pegel, und das S-R-Flip-Flop FF4 des Vorspannungssteuersignalgenerators 164' gibt ein Signal auf hohem Pegel ab. Dies bewirkt, dass das Ausgangssignal BLSEN_0E des UND-Gatters G7 auf hohen Pegel geht, so dass der NMOS-Transistor M10 des Signalgenerators 164a leitend geschaltet wird. Dadurch besitzt das Vorspannungssteuersignal BLBIAS_0E eine Abtastspannung Vsen niedriger als die Vorladungsspannung Vpre. Als Ergebnis hiervon wird die Spannung auf dem Abtastknoten SO1 rasch entladen, der zum NMOS-Transistor M4_0 gehört, welcher durch das Vorspannungssteuersignal BLBIAS_0E gesteuert wird und mit einer Bitleitung, z.B. BL2, einer „EIN"-Zelle verbunden ist. Andererseits wird die Spannung am Abtastknoten SO3 gehalten, der zum NMOS-Transistor M4_0 gehört, welcher durch das Vorspannungssteuersignal BLBIAS_0E gesteuert wird und mit einer Bitleitung, z.B. BL6, einer „AUS"-Zelle verbunden ist. Dies liegt daran, dass die Gate-Spannung des NMOS-Transistors M4_0 gleich der Abtastspannung Vsen ist, während seine Source-Spannung gleich der Vorladungsspannung Vpre und seine Drain-Spannung gleich der Speisespannung Vcc ist. Dies bedeutet, dass der NMOS-Transistor M4_0 abgeschaltet ist.
Der Zwischenspeichersteuersignalgenerator 168' antwortet zu einem Zeitpunkt t5 auf ein vom Abtast- und Zwischenspeicher-Zeitplaner 162' erzeugtes Impulssignal SLO_LATCH_en mit aktiv hohem Pegel, um ein Zwischenspeichersteuersignal ϕLATCH_0 zu erzeugen, das vom niedrigen auf den hohen Pegel übergeht. Die NMOS-Transistoren M8_0 der ungeradzahligen Seitenpuffer werden durch das Zwischenspeichersteuersignal ϕLATCH_0 auf hohem Pegel leitend geschaltet. Da beispielsweise die Spannung eines Abtastknotens, z.B. SO1, der zu einer EIN- Zelle gehört, unter eine Schwellenspannung des NMOS-Transistors M7_0 verringert wird, wird letzterer sperrend geschaltet. Dadurch wird ein Anfangswert Q1="0" eines aus den Invertern INV1_0 und INV2_0 bestehenden Zwischenspeichers ohne Schwankung beibehalten. Da die Spannung eines Abtastknotens, z.B. SO3, der zu einer „AUS"-Zelle gehört, auf der Speisespannung Vcc höher als die Schwellenspannung des NMOS-Transistors M7_0 gehalten wird, wird letzterer leitend geschaltet. Dadurch wird ein Anfangswert Q3="0" eines aus den Invertern INV1_0 und INV2_0 bestehenden Zwischenspeichers von „0" auf „1" invertiert.
Zu einem Zeitpunkt t6 erzeugt der Abtast- und Zwischenspeicher-Zeitplaner 162' ein Impulssignal SLO_LATCH_dis, welches das S-R-Flip-Flop FF8 des Zwischenspeichersteuersignalgenerators 168' dazu veranlasst, ein Signal ϕLATCH_0 auf niedrigem Pegel abzugeben. Die NMOS-Transistoren M8_0 der ungeradzahligen Seitenpuffer werden gleichzeitig sperrend geschaltet. Zu einem nächsten Zeitpunkt t7 erzeugt der Abtast- und Zwischenspeicher-Zeitplaner 162' ein Impulssignal SLO_BLSEN_dis mit aktiv hohem Pegel, welches die Ausgangssignale des S-R-Flip-Flop FF4 und des UND-Gatters G7 im Vorspannungssteuersignalgenerator 164' dazu veranlasst, vom hohen auf den niedrigen Pegel überzugehen. Als Ergebnis hiervon gibt der Signalgenerator 164a ein Vorspannungssteuersignal BLBIAS_OE auf Massespannungspegel in Abhängigkeit vom Übergang des BLSEN_OE-Signals von hohem auf niedrigen Pegel ab. Die zu den ungeradzahligen Seitenpuffern gehörigen NMOS-Transistoren werden sperrend geschaltet und durch das Vorspannungssteuersignal BLBIAS_OE gesteuert.
Im Unterschied zum ersten Ausführungsbeispiel wird das Vorladungssteuersignal nSOSHLD_O zu einem Zeitpunkt t8 auf hohem Pegel gehalten, ohne von hohem auf niedrigen Pegel überzugehen. Anderseits erzeugt der Abtast- und Zwischenspeicher-Zeitplaner 122' ein Impulssignal SLO_SLSEL_en mit aktiv hohem Pegel. Dies veranlasst das Aus gangssignal oder Zwischenspeicherausgangssignal SLDCH_O des S-R-Flip-Flop FF9 im Zwischenspeicherauswahlsignalgenerator 170 dazu, vom niedrigen auf den hohen Pegel überzugehen. Dadurch werden Zwischenspeicher von ungeradzahligen Seitenpuffern PB1, PB3, PB5 usw. elektrisch mit zugehörigen Abtastknoten SO1, SO3, SO5 usw. verbunden. Zu diesem Zeitpunkt können die Abtastknoten in einer ersten Abtastperiode in Abhängigkeit von zwischengespeicherten Werten, d.h. von Werten, die in Zwischenspeichern der ungeradzahligen Seitenpuffer zwischengespeichert sind, auf der Speisespannung Vcc oder der Massespannung GND festgehalten werden. Beispielsweise wird ein zu einer EIN-Zelle gehöriger Abtastknoten SO1 auf der Massespannung GND festgehalten, während ein zu der AUS-Zelle gehöriger Abtastknoten SO3 auf der Speisespannung Vcc festgehalten wird. Dabei wird die Zeitspanne vom Zeitpunkt t3 bis zum Zeitpunkt t8 als „erste Abtastperiode" bezeichnet.
Während der ersten Abtastperiode, in der die ungeradzahligen Seitenpuffer PB1, PB3, PB5 usw. arbeiten, wird das Vorladungssteuersignal nSOSHLD_E auf niedrigem Pegel gehalten, wie aus 15 ersichtlich. Die Vorladungstransistoren M6_E der geradzahligen Seitenpuffer PB2, PB4, PB6 usw. werden in Abhängigkeit vom niedrigem Pegel des Vorladungssteuersignals nSOSHLD_E ausreichend leitend geschaltet. Dies bedeutet, dass die Abtastknoten SO2, SO4, SO6 usw. in den geradzahligen Seitenpuffern während der ersten Abtastperiode auf einer spezifischen Spannung, z.B. der Speisespannung, gehalten werden. Mit anderen Worten wird im Unterschied zum oben erwähnten Stand der Technik ein floatender Abtastknoten, der zu einer mit einer AUS-Zelle verbundenen Bitleitung gehört, nicht durch Spannungschwankungen eines zu einer „EIN"-Zelle gehörigen Abtastknotens beeinflusst, wenn benachbarte Seitenpuffer ihre Abtastvorgänge durchführen. Dies liegt daran, dass Abtastknoten, die dem floatenden Abtastknoten benachbart sind, auf der spezifischen Spannung, z.B. der Speisespannung, festgehalten werden.
Zu einem Zeitpunkt t9 gibt der Abtast- und Zwischenspeicher-Zeitplaner 162' ein Impulssignal SLE_SOSHIELD_dis ab, und das Ausgangssignal nSOSHLD_E des S-R-Flip-Flop FF5 im Vorladungssteuersignalgenerator 166' geht in Abhängigkeit vom Impulssignal SLE_SOSHIELD_dis mit aktiv hohem Pegel vom niedrigen auf den hohen Pegel über. Dies bewirkt, dass die Vorladungstransistoren M6_E der geradzahligen Seitenpuffer sperrend geschaltet werden.
Zu einem nächsten Zeitpunkt t10 erzeugt der Abtast- und Zwischenspeicher-Zeitplaner 162' ein Impulssignal SLE_BLSEN_en mit aktiv hohem Pegel, und das Ausgangssignal des S-R-Flip-Flop FF3 des Vorspannungssteuersignalgenerators 164' wechselt auf hohen Pegel. Dies bewirkt, dass das Ausgangssignal BLSEN_EE des UND-Gatters G5 auf hohen Pegel geht, so dass der NMOS-Transistor M10 des Signalgenerators 164c leitend geschaltet wird. Das Vorspannungssteuersignal BLBIAS_EE liegt auf der Abtastspannung Vsen, die niedriger als die Vorladungsspannung Vpre ist. Die Spannung am Abtastknoten SO2, der zum NMOS-Transistor M4_E gehört, der mit einer Bitleitung, z.B. BL4, einer EIN-Zelle verbunden ist und durch das Vorspannungssteuersignal BLBIAS_EE gesteuert wird, wird rasch verringert. Andererseits wird die Spannung an einem Abtastknoten, z.B. SO4, der zum NMOS-Transistor M4_E gehört, welcher mit einer Bitleitung, z.B. BL8, der AUS-Zelle verbunden ist und durch das Vorspannungssteuersignal BLBIAS_EE gesteuert wird, aufrechterhalten, z.B. auf der Speisespannung Vcc.
Der Zwischenspeichersteuersignalgenerator 168' erzeugt zu einem Zeitpunkt t11 einen Übergang des Zwischenspeichersteuersignals ϕLATCH_E von niedrigem auf hohen Pegel in Reaktion auf das Impulssignal SLE_LATCH_en vom Abtast- und Zwischenspeicher-Zeitplaner 162'. Die NMOS-Transistoren M8_E der geradzahligen Seitenpuffer werden in Abhängigkeit von einem hohen Pegel des Zwischenspeicher steuersignals ϕLATCH_E leitend geschaltet. Beispielsweise wird der NMOS-Transistor M7_E sperrend geschaltet, da die Spannung auf einem Abtastknoten, z.B. SO2, der zur „EIN"-Zelle gehört, unter die Schwellenspannung des NMOS-Transistors M7_E abfällt. Dadurch wird ein Anfangswert Q2=0 eines aus den Invertern INV1_E und INV2_E aufgebauten Zwischenspeichers beibehalten. Andererseits wird der NMOS-Transistor M7_E leitend geschaltet, da die Spannung auf einem zur AUS-Zelle gehörigen Abtastknoten, z.B. SO4, auf der gegenüber einer Auslösespannung des NMOS-Transistors M7_E höheren Speisespannung gehalten wird. Dadurch wird ein Anfangswert Q4 eines aus den Invertern INV1_E und INV2_E bestehenden Zwischenspeichers von „0" auf „1" invertiert.
Zu einem Zeitpunkt t12 erzeugt der Abtast- und Zwischenspeicher-Zeitplaner 162' ein Impulssignal SLE_LATCH_dis, das bewirkt, dass das Ausgangssignal ϕLATCH_E des S-R-Flip-Flop FF7 im Zwischenspeichersteuersignalgenerator 168 auf niedrigen Pegel wechselt. Die NMOS-Transistoren M8_E der geradzahligen Seitenpuffer werden durch das Signal ϕLATCH_E auf niedrigem Pegel gleichzeitig sperrend geschaltet. Zu einem nächsten Zeitpunkt t13 erzeugt der Abtast- und Zwischenspeicher-Zeitplaner 162' ein Impulssignal SLE_BLSEN_dis, das bewirkt, dass die Ausgangssignale des S-R-Flip-Flop FF3 und des UND-Gatters G5 von 8 vom hohen auf den niedrigen Pegel übergehen. Dadurch gibt der Signalgenerator 164c das Vorspannungssteuersignal BLBIAS_EE mit der Massespannung basierend auf dem BLSEN_EE-Signal ab, das vom hohen auf den niedrigen Pegel übergeht. Die NMOS-Transistoren M4_E, die zu den geradzahligen Seitenpuffern gehören und durch das Vorspannungssteuersignal BLBIAS_EE gesteuert werden, werden sperrend geschaltet.
Zu einem Zeitpunkt t14 werden Impulssignale SLE_SOSHIELD_en, SLO_SOSHIELD_en und SLO_SLSEL_dis auf aktiv hohem Pegel vom Abtast- und Zwischenspeicher-Zeitplaner 162' erzeugt. Das Ausgangssignal SLDCH_O des Zwischenspeicherauswahlsignalgenerators 170 geht basierend auf dem Impulssignal SLO_SLSEL_dis mit aktiv hohem Pegel vom hohen auf den niedrigen Pegel über, und die NMOS-Transistoren M5_O werden sperrend geschaltet, so dass die Abtastknoten SO1, SO3 usw. von zugehörigen Zwischenspeichern isoliert werden. Gleichzeitig wechselt das Ausgangssignal nSOSHLD_E des S-R-Flip-Flop FF5 im Vorladungssteuersignalgenerator 166' in Abhängigkeit vom Impulssignal SLE_SOSHIELD_en auf niedrigen Pegel. In gleicher Weise geht das Ausgangssignal nSOSHLD_O des S-R-Flip-Flop FF6 im Vorladungssteuersignalgenerator 166' in Abhängigkeit vom Impulssignal SLO_SOSHIELD_en auf niedrigen Pegel. Dies bewirkt, dass alle Vorladungstransistoren M6_E und M6_O in den Seitenpuffern PB1 bis PBx leitend geschaltet werden. Somit werden alle Abtastknoten SO1 bis SOx auf die Speisespannung Vcc aufgeladen. Hierbei wird die Zeitspanne vom Zeitpunkt t9 bis zum Zeitpunkt t14 als „zweite Abtastperiode" bezeichnet.
Während der zweiten Abtastperiode, in der die geradzahligen Seitenpuffer PB2, PB4, PB6 usw. arbeiten, wird das Zwischenspeicherauswahlsignal SLDCH_O auf hohem Pegel gehalten, wie aus 15 ersichtlich. Die NMOS-Transistoren M5_O der ungeradzahligen Seitenpuffer werden in Abhängigkeit vom hohen Pegel des Zwischenspeicherauswahlsignals SLDCH_O leitend geschaltet. Dies bedeutet, dass die Abtastknoten SO1, SO3, SO5 usw. in den ungeradzahligen Seitenpuffern während der ersten Abtastperiode auf einer spezifischen Spannung, z.B. der Speisespannung oder der Massespannung, gehalten werden. Mit anderen Worten wird im Unterschied zum oben erwähnten Stand der Technik ein floatender Abtastknoten, der zu einer mit einer AUS-Zelle verbundenen Bitleitung gehört, durch Spannungsschwankungen eines zu einer EIN-Zelle gehörigen Abtastknotens nicht beeinflusst. Dies liegt daran, dass Abtastknoten, die dem floatenden Abtastknoten benachbart sind, bei der spezifischen Spannung festgehalten werden, z.B. der Speisespannung oder der Massespannung. Beispielsweise werden in dem Fall, in welchem ein zu der AUS-Zelle gehöriger Abtastknoten SO4 potentialschwebend gehalten wird, benachbarte Abtastknoten SO3 und SO5 auf der spezifischen Spannung festgehalten, z.B. der Speisespannung oder der Massespannung, so dass der potentialschwebende Abtastknoten SO4 nicht durch Spannungsschwankungen des mit der EIN-Zelle verbundenen Abtastknotens SO2 beeinflusst wird.
Schließlich erzeugt der Abtast- und Zwischenspeicher-Zeitplaner 162' zu einem Zeitpunkt t15 ein Impulssignal READ_REC mit aktiv hohem Pegel, wodurch ein allgemein bekannter Wiedergewinnungs- oder Entladungsvorgang ausgeführt wird. Mit Ausführung des Wiedergewinnungsvorgangs werden Spannungen auf den Bitleitungen und den Wortleitungen initialisiert.
Wie oben erläutert, werden Abtastknoten von geradzahligen Seitenpuffern während einer ersten Abtastperiode, in welcher ungeradzahlige Seitenpuffer arbeiten, bei einer spezifischen Spannung festgehalten. Während einer zweiten Abtastperiode, in welcher geradzahlige Seitenpuffer arbeiten, werden Abtastknoten von ungeradzahligen Seitenpuffern bei einer spezifischen Spannung festgehalten. Durch dieses Steuerungsschema wird erreicht, dass die Spannung auf einem zu einer AUS-Zelle gehörigen Abtastknoten nicht durch eine Spannungsschwankung auf einem zu einer EIN-Zelle gehörigen Abtastknoten beeinflusst werden kann.

Claims

Verfahren zur Abtastung von Daten, die in einem Feld von Speicherzellen gespeichert sind, welche an Kreuzungspunkten mehrerer Zeilen und Spalten angeordnet sind, gekennzeichnet durch folgende Schritte: – Zuführen einer Vorladungsspannung (Vpre) zu den Zellenspalten, – Unterbrechen der Vorladungsspannung, um das Entwickeln von Spannungen der Zellenspalten zu bewirken, und – Zuführen einer Abtastspannung (Vsen) zu ersten von den Zellenspalten zum Abtasten von Spannungen an ersten Abtastknoten während einer ersten Abtastperiode, wobei während der ersten Abtastperiode zweiten Abtastknoten, die zu zweiten von den Zellenspalten gehören und jeweils benachbart oder alternierend zu den ersten Abtastknoten angeordnet sind, eine vorgegebene Vorspannung zugeführt wird.
Verfahren nach Anspruch 1, weiter gekennzeichnet durch einen Schritt zur Zuführung der Abtastspannung zu den zweiten Spalten zwecks Abtastung von Spannungen auf den zweiten Abtastknoten während einer zweiten Abtastperiode, wobei während der zweiten Abtastperiode den ersten Abtastknoten die Vorspannung zugeführt wird.
Verfahren nach Anspruch 2, weiter dadurch gekennzeichnet, dass die zweiten Abtastknoten während der zweiten Abtastperiode basierend auf dem Zustand der zu den zweiten Zellenspalten gehörigen Speicherzellen mit den zweiten Zellenspalten verbunden oder gegenüber diesen potentialschwebend gehalten werden.
Verfahren nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Vorspannung eine Versorgungsspannung oder eine Massespannung ist.
Verfahren nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass – es als Leseverfahren in einem Halbleiterspeicherbauelement verwendet wird, welches das Speicherzellenfeld sowie einen Seitenpufferschaltkreis mit zu einer jeweiligen Zellenspalte gehörigen Seitenpuffern beinhaltet, wobei jeder Seitenpuffer einen Vorspannungstransistor, der zwischen eine zugehörige Zellenspalte und einen Abtastknoten eingeschleift ist, einen Stromzufuhrtransistor, der zwischen eine Speisespannung und den Abtastknoten eingeschleift ist, und einen mit dem Abtastknoten verbundenen Zwischenspeicher umfasst, und – während der ersten Abtastperiode die ersten Abtastknoten mit geradzahligen der Zellenspalten basierend auf dem Zustand der zu den ersten Zellenspalten gehörigen Speicherzellen verbunden oder gegenüber diesen potentialschwebend gehalten werden.
Verfahren nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass jede der Zellenspalten zwei Bitleitungen beinhaltet.
Verfahren nach Anspruch 6, weiter dadurch gekennzeichnet, dass eine erste der Bitleitungen jeder Spalte während der ersten und der zweiten Abtastperiode ausgewählt wird und die zweite der beiden Bitleitungen während der ersten und der zweiten Abtastperiode nicht ausgewählt wird.
Verfahren nach Anspruch 7, weiter dadurch gekennzeichnet, dass geradzahlige der ersten Bitleitungen der Zellenspalten während der ersten Abtastperiode und ungeradzahlige der ersten Bitleitungen während der zweiten Abtastperiode ausgewählt werden.
Nichtflüchtiges Speicherbauelement mit – einem Feld (100) von in Zeilen und Spalten angeordneten Speicherzellen, – mehreren mit den Zellenspalten verbundenen Seitenpuffern (PB1 bis PBx) und – einer Steuerlogik (160) zur Steuerung der Seitenpuffer während eines Lesebetriebsmodus, dadurch gekennzeichnet, dass – jeder Seitenpuffer (PB1 bis PBx) einen zwischen eine zugehörige Zellenspalte und einen zugehörigen Abtastknoten eingeschleiften Vorspannungstransistor (M3_O, M4_O, M3_E, M4_E), einen mit dem zugehörigen Abtastknoten (SO1, SO2, SO3, SO4) verbundenen Zwischenspeicher (INV1_O, INV2_O, INV1_E, INV2_E) und einen zwischen eine Speisespannung (Vcc) und den zugehörigen Abtastknoten eingeschleiften Vorladungstransistor (M6_O) aufweist und – die Seitenpuffersteuerlogik (160) darauf ausgelegt ist, die Vorspannungs- und Vorladungstransistoren der jeweiligen Seitenpuffer so zu steuern, dass zweite Abtastknoten während einer ersten Abtastperiode auf einer vorgegebenen Vorspannung gehalten werden, wenn Spannungen an ersten Abtastknoten abgetastet werden, die jeweils benachbart oder alternierend zu den zweiten Abtastknoten angeordnet sind.
Nichtflüchtiges Speicherbauelement nach Anspruch 9, weiter dadurch gekennzeichnet, dass die Seitenpuffersteuerlogik darauf ausgelegt ist, die Vorspannungs- und Vorladungstransistoren der jeweiligen Seitenpuffer so zu steuern, dass die ersten Abtastknoten während einer zweiten Abtastperiode auf einer vorgegebenen Vorspannung gehalten werden, wenn Spannungen an den zweiten Abtastknoten abgetastet werden.
Nichtflüchtiges Speicherbauelement nach Anspruch 9 oder 10, weiter dadurch gekennzeichnet, dass während der ersten Abtastperiode die ersten Abtastknoten basierend auf dem Zustand der Speicherzellen der jeweils zugehörigen Zellenspalten mit den zugehörigen Zellenspalten verbunden oder gegenüber diesen potentialschwebend gehalten werden, während die zweiten Abtastknoten auf der vorgegebenen Vorspannung gehalten werden.
Nichtflüchtiges Speicherbauelement nach Anspruch 10 oder 11, weiter dadurch gekennzeichnet, dass während der zweiten Abtastperiode die zweiten Abtastknoten basierend auf dem Zustand der Speicherzellen der jeweils zugehörigen Zellenspalten mit den zugehörigen Zellenspalten verbunden oder gegenüber diesen potentialschwebend gehalten werden, während die ersten Abtastknoten auf der vorgegebenen Vorspannung gehalten werden.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 9 bis 12, weiter dadurch gekennzeichnet, dass jede Zellenspalte zwei Bitleitungen beinhaltet.
Nichtflüchtiges Speicherbauelement nach Anspruch 13, weiter dadurch gekennzeichnet, dass die eine der beiden Bitleitungen jeder Zellenspalte während der ersten oder der zweiten Abtastperiode ausgewählt wird und die andere Bitleitung dabei jeweils nicht ausgewählt wird.
Nichtflüchtiges Speicherbauelement nach Anspruch 14, weiter dadurch gekennzeichnet, dass geradzahlige der Bitleitungen der Zellenspalten während der ersten Abtastperiode und ungeradzahlige Bitleitungen derselben während der zweiten Abtastperiode ausgewählt werden.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 9 bis 15, weiter dadurch gekennzeichnet, dass die vorgegebene Spannung die Speisespannung oder eine Massespannung ist.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 9 bis 16, weiter dadurch gekennzeichnet, dass jeder Seitenpuffer einen zwischen dem Zwischenspeicher und dem zugehörigen Abtastknoten eingeschleiften Schalttransistor (M5_O, M5_E) umfasst, der zusammen mit dem Vorspannungstransistor und dem Vorladungstransistor von der Seitenpuffersteuerlogik so gesteuert wird, dass während der ersten Abtastperiode die zweiten Abtastknoten auf der vorgegebenen Vorspannung gehalten werden, wenn die Spannungen an den ersten Abtastknoten abgetastet werden.
Nichtflüchtiges Speicherbauelement nach Anspruch 17, weiter dadurch gekennzeichnet, dass die Seitenpuffersteuerlogik darauf ausgelegt ist, zusätzlich zu den Vorspannungs- und Vorladungstransistoren während der zweiten Abtastperiode auch den Schalttransistor so zu steuern, dass die ersten Abtastknoten auf der vorgegebenen Vorspannung gehalten werden, wenn die Spannungen an den zweiten Abtastknoten abgetastet werden.
Elektrisch lösch- und programmierbares Flash-Festwertspeicherbauelement mit – einem Feld (100) mit mehreren Zellenreihen, von denen jede mehrere Speicherzellen umfasst, die seriell zwischen einen ersten Reihenauswahltransistor (SST) und einen zweiten Reihenauswahltransistor (GST) eingeschleift sind, – einer mit den Zellenreihen verbundenen Mehrzahl von Bitleitungen (BL1 bis BLn), die in mehrere Bitleitungssegmente mit je zwei Bitleitungen unterteilt sind, und – mehreren Seitenpuffern (PB1 bis PBx), von denen jeder einem Bitleitungssegment zugeordnet ist, dadurch gekennzeichnet, dass – jeder Seitenpuffer folgende Elemente enthält: – eine Bitleitungsauswahlstufe (M1_O bis M4_O, M1_E bis M4_E) zum Auswählen einer jeweiligen Bitleitung jedes Bitleitungssegments, – eine Vorladungsstufe (M6_O) zur Zuführung eines variablen Stroms zu einem Abtastknoten, der mit einem zugehörigen Bitleitungssegment über die Bitleitungsvorspannungs- und Bitleitungsauswahlstufe verbunden ist, – eine Zwischenspeicherstufe (INV1_O, INV2_O, INV1_E, INV2_E) zum Zwischenspeichern von Daten, die in Abhängigkeit von der Spannung am Abtastknoten festgestellt werden, und – eine Schaltstufe (M5_O, M5_E), die zwischen den Abtastknoten und die Zwischenspeicherstufe eingeschleift ist, und – eine Seitenpuffersteuerlogik (160) vorgesehen ist, welche die Vorladungsstufe jedes Seitenpuffers derart steuert, dass während einer ersten Abtastperiode, wenn Daten aus Speicherzellen in einer ausgewählten Seite über erste der Bitleitungen erster Bitleitungssegmente ausgelesen werden, mit denen erste der Abtastknoten korrespondieren, zu zweiten Bitleitungssegmenten gehörige zweite der Abtastknoten, die jeweils benachbart oder alternierend zu den ersten Abtastknoten angeordnet sind, bei einer vorgegebenen Vorspannung gehalten werden.
Elektrisch lösch- und programmierbares Flash-Festwertspeicherbauelement nach Anspruch 19, weiter dadurch gekennzeichnet, dass die Seitenpuffersteuerlogik darauf ausgelegt ist, die Vorladungsstufe jedes Seitenpuffers so zu steuern, dass zu den ersten Bitleitungssegmenten gehörige Abtastknoten während einer zweiten Abtastperiode auf der vorgegebenen Vorspannung gehalten werden, wenn Daten aus Speicherzellen in der ausgewählten Seite über erste der Bitleitungen der zweiten Bitleitungssegmente ausgelesen werden.
Elektrisch lösch- und programmierbares Flash-Festwertspeicherbauelement nach Anspruch 19 oder 20, weiter dadurch gekennzeichnet, dass die Vorspannung eine Speisespannung oder eine Massespannung ist.
Elektrisch lösch- und programmierbares Flash-Festwertspeicherbauelement nach einem der Ansprüche 19 bis 21, weiter dadurch gekennzeichnet, dass die Seitenpuffersteuerlogik während der ersten Abtastperiode auch die Schaltstufe steuert.
Elektrisch lösch- und programmierbares Flash-Festwertspeicherbauelement nach einem der Ansprüche 20 bis 22, weiter dadurch gekennzeichnet, dass die Seitenpuffersteuerlogik während der zweiten Abtastperiode auch die Schaltstufe steuert.