DE602006001026T2 - Integriertes Schaltgerät, Flash-Speicherarray, nichtflüchtige Speichervorrichtung und Betriebsverfahren - Google Patents

Integriertes Schaltgerät, Flash-Speicherarray, nichtflüchtige Speichervorrichtung und Betriebsverfahren Download PDF

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Description

  • Die Erfindung bezieht sich auf ein nichtflüchtiges Speicherbauelement und ein Verfahren zum Betreiben desselben. Diese Anmeldung beansprucht die Priorität der am 27. April 2005 eingereichten koreanischen Anmeldung Nr. 2005-34825 .
  • Eine Klasse nichtflüchtiger Speicherbauelemente beinhaltet elektrisch löschbare, programmierbare Festwertspeicher (EEPROM), die in vielen Anwendungen einschließlich eingebetteten Anwendungen und Massenspeicheranwendungen verwendet werden können. In typischen eingebetteten Anwendungen kann ein EEPROM-Bauelement dazu verwendet werden, eine Codespeicherung zum Beispiel in Personalcomputern oder Mobiltelephonen bereitzustellen, bei denen schnelle Lesezeiten mit wahlfreiem Zugriff erforderlich sein können. Typische Massenspeicheranwendungen beinhalten Speicherkartenanwendungen, die eine hohe Kapazität und geringe Kosten erfordern.
  • Eine Kategorie von EEPROM-Bauelementen beinhaltet Flash-Speicher vom NAND-Typ, die eine Alternative mit geringen Kosten und hoher Kapazität gegenüber anderen Formen von nichtflüchtigen Speichern be reitstellen können. 1A zeigt ein herkömmliches Flash-Speicherfeld 10 mit einer Mehrzahl von Ketten vom NAND-Typ darin. Jede dieser Ketten vom NAND-Typ beinhaltet eine Mehrzahl von EEPROM-Zellen, die mit jeweiligen geraden und ungeraden Bitleitungen BL0_e, BL0_o, BLn_e, BLn_o verknüpft sind. Diese Bitleitungen sind mit einem Seitenpuffer 12 mit einer Mehrzahl von Pufferschaltkreisen PB0, ..., PBn darin verbunden. Jede EEPROM-Zelle beinhaltet eine floatende Gateelektrode und eine Steuergateelektrode, die mit einer jeweiligen Wortleitung WL0, WL1, ..., WLn elektrisch verbunden ist. Ein Zugriff auf jede NAND-Kette wird durch Ansteuern einer Kettenauswahlleitung SSL auf eine logische 1-Spannung während Lese- und Programmiervorgängen freigegeben. Jede NAND-Kette beinhaltet außerdem einen jeweiligen Masseauswahltransistor, der mit einer Masseauswahlleitung GSL elektrisch verbunden ist.
  • Wie durch 1B dargestellt, können die EEPROM-Zellen innerhalb des Flash-Speicherfeldes 10 von 1A Zellen sein, die einen einzigen programmierten Zustand unterstützen. EEPROM-Zellen, die nur einen einzigen programmierten Zustand unterstützen, werden typischerweise als Einzelpegel-Zellen (SLC) bezeichnet. Speziell kann eine SLC einen gelöschten Zustand, der als ein logischer 1-Speicherwert behandelt werden kann, und einen programmierten Zustand unterstützen, der als ein logischer 0-Speicherwert behandelt werden kann. Die SLC kann eine negative Schwellenspannung Vth, wenn sie gelöscht ist (z. B. –3 V < Vth <-1 V), und eine positive Schwellenspannung aufweisen, wenn sie programmiert ist (z. B. 1 V < Vth < 3 V). Dieser programmierte Zustand kann durch Setzen der Bitleitung BL auf einen logischen 0-Wert (z. B. 0 Volt), Anlegen einer Programmierspannung Vpgm an eine ausgewählte EEPROM-Zelle und Anlegen einer Passierspannung Vpass an die nicht ausgewählten EEPROM-Zellen innerhalb einer Kette erreicht werden, wie durch 1C dargestellt. Außerdem kann während des Programmierens die NAND-Kette durch Anlegen einer positiven Spannung (z. B.
  • Leistungsversorgungsspannung Vdd) an die Kettenauswahlleitung SSL und einer Massespannung (z. B. 0 Volt) an die Masseauswahlleitung GSL freigegeben werden.
  • Überdies kann der programmierte Zustand oder der gelöschte Zustand einer EEPROM-Zelle mittels Durchführen eines Lesevorgangs für eine ausgewählte Zelle detektiert werden. Wie durch 1D dargestellt, arbeitet eine NAND-Kette, um eine vorgeladene Bitleitung BL zu entladen, wenn sich eine ausgewählte Zelle in einem gelöschten Zustand befindet und die ausgewählte Wortleitungsspannung (z. B. 0 Volt) größer als die Schwellenspannung der ausgewählten Zelle ist. Wenn sich jedoch eine ausgewählte Zelle in einem programmierten Zustand befindet, stellt die entsprechende NAND-Kette eine Unerbrechung für die vorgeladene Bitleitung BL bereit, da die ausgewählte Wortleitungsspannung (z. B. 0 Volt) kleiner als die Schwellenspannung der ausgewählten Zelle ist und die ausgewählte Zelle "aus" bleibt. Weitere Aspekte von Flash-Speichern vom NAND-Typ sind in einem Artikel von Jung et al. mit dem Titel "A 3.3 Volt Single Power Supply 16-Mb Nonvolatile Virtual DRAM Using a NAND Flash Memory Technology", IEEE Journal of Solid-State Circuits, Bd. 32, Nr. 11, Seiten 1748 bis 1757, November 1997 offenbart.
  • EEPROM-Zellen, die mehrere programmierte Zustände unterstützen, werden typischerweise als Mehrpegelzellen (MLC) bezeichnet. Wie durch 2 dargestellt, arbeitet eine MLC, die einen gelöschten Zustand und drei verschiedene programmierte Zustände unterstützt derart, dass sie zwei Datenbits pro Zelle speichert. Diese und weitere Aspekte einer MLC mit zwei Datenbits pro Zelle sind in einem Artikel von Takeuchi et al. mit dem Titel "A Multipage Cell Architecture for High-Speed Programming Multilevel NAND Flash Memories", IEEE Journal of Solid-State Circuits, Bd. 33, Nr. 8, Seiten 1228 bis 1238, August 1998 offenbart. Die gemeinsam übertragenen US-Patente Nr. 5.862.074 und 5.768.188 offenbaren ebenfalls Aspekte von Mehrpegel-EEPROM-Zellen, die in einer Konfiguration vom NAND-Typ angeordnet sind.
  • Die 3A bis 3B stellen dar, wie ein Paar von Dreizustands-EEPROM-Zellen eine 3-Bit-Programmierung unterstützen kann. In 3A ist eine MLC so dargestellt, dass sie einen gelöschten Zustand und zwei mögliche programmierte Zustände unterstützt. Für den Fachmann versteht es sich, dass der gelöschte Zustand von den zwei möglichen programmierten Zuständen durch Anlegen einer ersten Referenzspannung VR1 an eine Steuerelektrode einer ausgewählten EEPROM-Zelle während eines Lesevorgangs unterschieden werden kann. Diese erste Referenzspannung VR1 sollte auf einen Pegel zwischen der maximal akzeptablen Schwellenspannung einer gelöschten Zelle (als V0 gezeigt) und der minimal akzeptablen Schwellenspannung einer in den Zustand 1 programmierten Zelle (als V1 gezeigt) gesetzt werden. In ähnlicher Weise kann der zweite programmierte Zustand (Zustand 2) von dem gelöschten und dem ersten programmierten Zustand durch Anlegen einer zweiten Referenzspannung VR2 an eine ausgewählte EEPROM-Zelle während eines Lesevorgangs unterschieden werden. Diese zweite Referenzspannung VR2 sollte auf einen Pegel zwischen der maximal akzeptablen Schwellenspannung einer in den Zustand 1 programmierten Zelle und der minimal akzeptablen Schwellenspannung einer in den Zustand 2 (als V2 gezeigt) programmierten Zelle gesetzt werden. Wie durch 3B dargestellt, können zwei benachbarte Dreipegel-EEPROM-Zellen in der gleichen physikalischen Zeile eines Speichers in einen von acht möglichen Zuständen (111), (110), ... (001), (000) programmiert werden, um 3 Bits von Daten pro Zellenpaar zu unterstützen. Weitere Aspekte von Dreizustands-EEPROM-Zellen sind in einem Artikel von Tanaka et al. mit dem Titel "A 3.4-Mbyte/sec Programming 3-Level NAND Flash Memory Syving 40% Die Size Per Bit", 1997 Symposium an VLSI Circuits Digest of Technical Papers, Abschnitt 9.3, Seiten 65 bis 66, 1997 offenbart. Unglücklicherweise kann die Verwendung von Dreizustands- EEPROM-Zellen in der Paarkonfiguration von 3B die Verwendung eines komplexen Fehlerdetektions- und Korrekturschaltungsaufbaus erfordern, da jegliches Einzelzellenversagen typischerweise zu einem entsprechenden 3-Bit-Datenfehler für beide Zellen in dem entsprechenden Paar führt.
  • US 2004/0080979 A1 offenbart ein nichtflüchtiges Flash-Speicherbauelement mit einem Speicherfeld mit einer Mehrzahl von Dreipegel-Flash-Speicherzellen, die so konfiguriert sind, dass Daten auf der Basis von Gruppen derartiger Dreipegel-Flash-Speicherzellen kodiert werden.
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines nichtflüchtigen Speicherbauelements und eines entsprechenden Betriebsverfahrens zugrunde, die in der Lage sind, die oben erwähnten Schwierigkeiten des Standes der Technik zu reduzieren oder zu vermeiden.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines nichtflüchtigen Halbleiterspeicherbauelements mit den Merkmalen des Anspruchs 1 und eines Verfahrens zum Betrieb eines Flash-Speicherbauelements mit den Merkmalen des Anspruchs 15 oder 22. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Verweis in die Beschreibung aufgenommen wird, um eine unnötige Textwiederholung zu vermeiden.
  • Vorteilhafte Ausführungsformen der Erfindung werden nachstehend beschrieben und sind in den Zeichnungen gezeigt, die außerdem die vorstehend zum leichteren Verständnis der Erfindung erläuterten herkömmlichen Ausführungsformen zeigen. In den Zeichnungen sind:
  • 1A ein elektrisches Schema eines herkömmlichen nichtflüchtigen Speicherbauelements mit EEPROM-Zellen-Ketten vom NAND-Typ darin,
  • 1B eine graphische Darstellung, welche die relativen Schwellenspannungen einer gelöschten und programmierten EEPROM-Zelle gemäß dem Stand der Technik darstellt,
  • 1C ein elektrisches Schema einer EEPROM-Zellen-Kette vom NAND-Typ, das Programmiervorspannungsbedingungen zeigt,
  • 1D ein Stromfluss in einer Kette vom NAND-Typ während des Betriebs, um Daten aus einer gelöschten EEPROM-Zelle und einer programmierten EEPROM-Zelle gemäß dem Stand der Technik zu lesen,
  • 2 eine graphische Darstellung, welche die relativen Schwellenspannungen einer Vierzustands-EEPROM-Zelle gemäß dem Stand der Technik zeigt,
  • 3A eine graphische Darstellung, welche die relativen Schwellenspannungen einer Dreizustands-EEPROM-Zelle gemäß dem Stand der Technik zeigt,
  • 3B die Schwellenspannungsverteilungen von zwei benachbarten Dreizustands-EEPROM-Zellen, die 3-Bit-Daten unterstützen, wenn sie in der gleichen Zeile eines Speichers zusammengepaart werden,
  • 4A ein elektrisches Schema von oberen und unteren EEPROM-Zellen-Ketten vom NAND-Typ gemäß der Erfindung, die eine virtuelle Seitenprogrammierung unterstützen,
  • 4B ein elektrisches Schema eines EEPROM-Bauelements vom NAND-Typ gemäß der Erfindung,
  • 4C ein Diagramm, das Operationen gemäß der Erfindung veranschaulicht, um Dreizustands-EEPROM-Zellen zu programmieren,
  • 4D ein Diagramm, das Operationen gemäß der Erfindung veranschaulicht, um Dreizustands-EEPROM-Zellen zu programmieren,
  • 4E ein Flussdiagramm, das Operationen gemäß der Erfindung veranschaulicht, um "virtuelle" Seiten von EEPROM-Zellen zu programmieren,
  • 5A Operationen gemäß der Erfindung, um eine virtuelle EEPROM-Zelle zu programmieren,
  • 5B ein Flussdiagramm, das Operationen gemäß der vorliegenden Erfindung veranschaulicht, um Daten aus Dreizustands-EEPROM-Zellen zu lesen, und
  • 5C ein Flussdiagramm, das Operationen gemäß der vorliegenden Erfindung veranschaulicht, um Daten aus Dreizustands-EEPROM-Zellen zu lesen.
  • Die Erfindung wird nunmehr hierin unter Bezugnahme auf die begleitenden Zeichnungen vollständiger beschrieben, in denen bevorzugte Aus führungsformen der Erfindung gezeigt sind. Gleiche Bezugszeichen beziehen sich überall auf gleiche Elemente und Signalleitungen und Signale darauf können durch die gleichen Bezugszeichen bezeichnet sein. Signale können auch synchronisiert sein und/oder geringfügige Boolesche Operationen (z. B. eine Inversion) erfahren, ohne als verschiedene Signale betrachtet zu werden.
  • Nunmehr bezugnehmend auf 4A ist eine einzelne Spalte 40a von EEPROM-Zellen so dargestellt, dass sie ein Paar von Ketten vom NAND-Typ beinhaltet. Dieses Paar von Ketten vom NAND-Typ beinhaltet eine obere Kette vom NAND-Typ, die zu einem oberen Block von EEPROM-Zellen gehören kann, der mehrere Seiten von Zellen beinhaltet, und eine untere Kette vom NAND-Typ, die zu einem unteren Block von EEPROM-Zellen gehören kann, der mehrere Seiten von Zellen beinhaltet. Die obere und die untere Kette vom NAND-Typ sind an eine gemeinsame Sourceleitung CSL angebunden. Die obere Kette vom NAND-Typ beinhaltet einen NMOS-Transistor mit einem Gateanschluss, der mit einer oberen Kettenauswahlleitung SSLU verbunden ist, und einen NMOS-Transistor mit einem Gateanschluss, der mit einer oberen Masseauswahlleitung GSLU verbunden ist. Die obere Kette vom NAND-Typ beinhaltet außerdem eine Mehrzahl von Dreizustands-EEPROM-Zellen. Diese Dreizustands-EEPROM-Zellen weisen Steuergates auf, die mit jeweiligen Wortleitungen verbunden sind, die mit einer Mehrzahl von Seiten eines nichtflüchtigen Speichers verknüpft sind: PAGE 1, PAGE 3, ..., PAGE 39. Außerdem wird ein Paar von SLC-EEPROM-Zellen bereitgestellt, das mit PAGES 41 und 43 verknüpft ist. Diese SLC-EEPROM-Zellen können sich außerhalb des Adressenraums von virtuellen Seitenprogrammier- und -lesevorgängen befinden. In ähnlicher Weise beinhaltet die untere Kette vom NAND-Typ einen NMOS-Transistor mit einem Gateanschluss, der mit einer unteren Kettenauswahlleitung SSLL verbunden ist, und einen NMOS-Transistor mit einem Gateanschluss, der mit einer unteren Masseauswahlleitung GSLL ver bunden ist. Die untere Kette vom NAND-Typ beinhaltet außerdem eine Mehrzahl von Dreizustands-EEPROM-Zellen. Diese Dreizustands-EEPROM-Zellen weisen Steuergates auf, die mit jeweiligen Wortleitungen verbunden sind, die mit einer Mehrzahl von Seiten eines nichtflüchtigen Speichers verknüpft sind: PAGE 0, PAGE 3, ..., PAGE 38. Es ist außerdem ein Paar von SLC-EEPROM-Zellen vorgesehen, die mit PAGES 40 und 42 verknüpft sind. Wie nachstehend unter Bezugnahme auf die 4B bis 4E und 5A bis 5C vollständiger beschrieben, können die mit den Seiten PAGE 0, PAGE 3, ..., PAGE 38 eines unteren Speicherblocks verknüpften EEPROM-Zellen und die mit den Seiten PAGE 1, PAGE 3, ..., PAGE 39 eines oberen Speicherblocks verknüpften EEPROM-Zellen zusammen eine Mehrzahl von "virtuellen" Seiten eines nichtflüchtigen Speichers bilden. Diese "virtuellen" Seiten sind als VPAGE44; VPAGE45, ..., VPAGE63 dargestellt. Demgemäß ist die Spalte 40a von EEPROM-Zellen so dargestellt, dass sie eine Spalte eines nichtflüchtigen Speichers mit 64 Seiten unterstützt. Ausführungsformen der vorliegenden Erfindung sind nicht auf irgendeine spezielle Kapazität von Speicher, Seitenbreite oder NAND-Kettenlänge beschränkt.
  • 4B stellt ein EEPROM-Bauelement 40b gemäß der Erfindung dar. Das EEPROM-Bauelement 40b beinhaltet ein nichtflüchtiges Speicherfeld mit oberen und unteren Speicherblöcken, einen Seitenpuffer und einen Dateneingabe-/-ausgabe-Schaltkreis. Speziell ist das EEPROM-Bauelement 40b als ein Bauelement mit acht Spalten dargestellt, das 2N "physikalische" Seiten (z. B. Zeilen) eines nichtflüchtigen Speichers und N "virtuelle" Seiten eines nichtflüchtigen Speichers unterstützt, aber lediglich den für die Speicherfeld-Layoutgrundfläche (d. h. den Flächenbedarf) eines herkömmlichen nichtflüchtigen Speichers benötigt, der 2N Seiten von SLC-EEPROM-Zellen unterstützt.
  • 4C veranschaulicht Operationen, um ein entsprechendes Paar von Dreizustands-EEPROM-Zellen in einer sequentiellen Weise zu programmieren, wobei die obere Zelle in dem Paar vor der unteren Zelle in dem Paar programmiert wird. Diese Programmierreihenfolge kann umgekehrt werden. Zwecks Darstellung hierin kann die obere Zelle die mit der Wortleitung WLU<0> und der Bitleitung BL<0> in 4B verknüpfte EEPROM-Zelle sein, und die untere Zelle kann die mit der Wortleitung WLL<0> und der Bitleitung BL<0> in 4B verknüpfte EEPROM-Zelle sein. Wie durch 4C dargestellt, beinhaltet das Programmieren von zwei Bits "physikalischer" Daten als 1/1 keinerlei Änderung der Schwellenspannungen der oberen und der unteren Zelle in dem Paar. So verbleiben die Schwellenspannungen in der oberen und der unteren Zelle in dem Paar auf ihren ursprünglichen "gelöschten" Pegeln (d. h. Vth < VR1, wobei VR1 eine erste Referenzspannung ist). Das Programmieren von zwei Bits "physikalischer" Daten als 1/0 beinhaltet keinerlei Änderung der Schwellenspannung der oberen Zelle, bewirkt jedoch, dass die Schwellenspannung der unteren Zelle auf einen Pegel zwischen VR1 und VR'' erhöht wird. in ähnlicher Weise bewirkt das Programmieren von zwei Bits "physikalischer" Daten als 0/1, dass die Schwellenspannung der oberen Zelle auf einen Pegel zwischen VR1 und VR2 erhöht wird, beinhaltet jedoch keinerlei Änderung der Schwellenspannung der unteren Zelle. Schließlich bewirkt das Programmieren von zwei Bits "physikalischer" Daten als 0/0, dass die Schwellenspannung der oberen und der unteren Zelle auf einen Pegel zwischen VR1 und VR2 erhöht wird, wie dargestellt. Die Programmier- und Lesevorgänge für die obere Zelle sind unabhängig von jenen der unteren Zeile und umgekehrt.
  • 4D veranschaulicht Operationen, um ein entsprechendes Paar von Dreizustands-EEPROM-Zellen mit einem dritten Bit "virtueller" Daten zu programmieren, nachdem das Paar mit zwei Bits "physikalischer" Daten gemäß 4C programmiert wurde. Diese Programmiervorgänge bein halten Fälle (a) bis (h). Im Fall (a) erfordert der "virtuelle" Programmiervorgang keinerlei Änderung der Schwellenspannungen des Paares von Zellen, um 3-Bit-Daten als 1/1/1 zu erhalten. Im Fall (b), der ein spezieller Fall (S) ist, erfordert der "virtuelle" Programmiervorgang ein Erhöhen der Schwellenspannungen sowohl der oberen als auch der unteren Zelle in dem Paar auf Pegel über VR2 hinaus (d. h. Vth > VR2, wobei VR2 eine zweite Referenzspannung ist), um 3-Bit-Daten als 1/1/0 zu erhalten. Im Fall (c) erfordert der "virtuelle" Programmiervorgang keinerlei zusätzliche Änderung der Schwellenspannungen des Paars von Zellen, um 3-Bit-Daten als 1/0/1 zu erhalten. Im Fall (d) erfordert der "virtuelle" Programmiervorgang ein Erhöhen der Schwellenspannung der unteren Zelle In dem Paar auf einen Pegel über VR2 hinaus, um 3-Bit-Daten als 1/0/0 zu erhalten. Im Fall (e) erfordert der "virtuelle" Programmiervorgang keinerlei zusätzliche Änderung der Schwellenspannungen des Paars von Zellen, um 3-Bit-Daten als 0/1/1 zu erhalten. Im Fall (f) erfordert der "virtuelle" Programmiervorgang ein Erhöhen der Schwellenspannung der oberen Zelle in dem Paar auf einen Pegel über VR2 hinaus, um 3-Bit-Daten als 0/1/0 zu erhalten. Im Fall (g) erfordert der "virtuelle" Programmiervorgang keinerlei zusätzliche Änderung der Schwellenspannungen des Paars von Zellen, um 3-Bit-Daten als 0/0/1 zu erhalten. Schließlich erfordert im Fall (h) der "virtuelle" Programmiervorgang ein Erhöhen der Schwellenspannung der oberen Zelle in dem Paar auf einen Pegel über VR2 hinaus, um 3-Bit-Daten als 0/0/0 zu erhalten.
  • Speziell beinhaltet jeder virtuelle Seitenprogrammiervorgang eine Mehrzahl von Lesevorgängen aus entsprechenden oberen und unteren physikalischen Seiten innerhalb eines Mehrseitenspeicherfeldes mit oberen und unteren Blöcken. Wie durch Block 102 dargestellt, können EEPROM-Zellen in einer oberen Seite des Speicherfeldes unter Verwendung eines normalen SLC-Lesevorgangs gelesen werden. Dieser SLC-Lesevorgang beinhaltet das Setzen einer ausgewählten Wortleitung in einem oberen Block des Speicherfelds auf die erste Referenz spannung VR1. Diese obere Seite von Lesedaten wird durch das Bezugszeichen A1 identifiziert. Danach kann eine entsprechende untere Seite von Daten unter Verwendung eines normalen SLC-Lesevorgangs gelesen werden, Block 104. Dieser SLC-Lesevorgang beinhaltet das Setzen einer ausgewählten Wortleitung in einem unteren Block des Speicherfelds auf die erste Referenzspannung VR1. Diese untere Seite von Lesedaten wird durch das Bezugszeichen A2 identifiziert.
  • Eine virtuelle Seite von Daten, hierin als eine dritte Seite von Daten A3 bezeichnet, wird dann durch Kodieren sowohl der oberen Seite "physikalischer" Daten A1 als auch der unteren Seite "physikalischer" Daten A2 mit dieser dritten Seite von Daten A3 in eine "virtuelle" Seite des Speicherfelds programmiert. Diese Kodiervorgänge resultieren in der Erzeugung von "kodierten" oberen Zellendaten A1* und "kodierten" unteren Zellendaten A2*. Wie durch 5B dargestellt, sind diese Kodiervorgänge nicht destruktiv, was bedeutet, dass A1 direkt aus A1* dekodiert werden kann und A2 direkt aus A2* dekodiert werden kann. Diese Kodiervorgänge können unter Bezugnahme auf die 4D und 5A für einen beispielhaften Fall vollständiger veranschaulicht werden, in dem eine erste Seite von Daten A1<7:0> gleich <10110001> ist, eine zweite Seite von Daten A2<7:0> gleich <01110110> ist und eine dritte Seite von Daten A3<7:0> gleich <10001010> ist:
    Figure 00120001
  • In diesem Beispiel bezeichnet die Hochzahl "P" in A1*<7:0> und A2*<7:0> ein weiteres Programmieren, um eine Schwellenspannung über VR2 anzuheben, und "S" bezeichnet den durch 4D dargestellten speziellen Fall (b), in dem sowohl die untere als auch die obere Zelle innerhalb eines Paars weiter programmiert werden, um Schwellenspannungen über VR2 hinaus aufzuweisen. So veranschaulicht das vorstehende Beispiel unter anderem, dass ein Paar von EEPROM-Zellen in Spalte sechs (6) des EEPROM-Bauelements 40b programmiert wird, um 3-Bits von Daten als 0/1/0 (d. h. A1<6> = 0, A2<6> = 1 und A3<6> = 0) zu unterstützen, was Fall (f) in 4D entspricht. Ein weiteres Paar von EEPROM-Zellen in Spalte null (0) des EEPROM-Bauelements 40b wird programmiert, um 3-Bits von Daten als 1/0/0 (d. h. A1<0> = 1, A2<0> = 0 und A3<0> = 0) zu unterstützen, was Fall (d) in 4D entspricht.
  • Wiederum bezugnehmend auf 4E und außerdem auf 5A, wird nach der Erzeugung der kodierten Daten A1* und A2* in Reaktion auf ein Lesen von der oberen und unteren Seite von Daten A1 und A2, Blöcke 102 bis 104, die mit A1 verknüpfte entsprechende obere Seite von EEPROM-Zellen mit den kodierten Daten A1* programmiert und dann bei der zweiten Referenzspannung VR2 verifiziert, Blöcke 106 und 108. Danach wird die mit A2 verknüpfte entsprechende untere Seite von EEPROM-Zellen mit den kodierten Daten A2* programmiert und dann bei der zweiten Referenzspannung VR2 verifiziert, Blöcke 110 und 112. Diese obere und untere Programmierreihenfolge kann in alternativen Ausführungsformen der Erfindung umgekehrt sein.
  • 5B stellt Operationen 200 dar, um "physikalische" Daten aus ausgewählten Seiten von EEPROM-Zellen zu lesen. Diese "physikalischen" Daten entsprechen BIT1 und BIT2 der durch 5A dargestellten 3-Bit-Daten. Diese Lesevorgänge 200 beinhalten die Leistungsfähigkeit eines Spezialfall-Lesevorgangs aus entsprechenden oberen und unteren Seiten eines nichtflüchtigen Speicherfelds. Wie durch Blöcke 202 und 204 veranschaulicht, beinhaltet dieser Spezialfall-Lesevorgang das Setzen der ausgewählten Wortleitungen für die oberen und unteren Seiten in dem oberen beziehungsweise unteren Block auf die zweite Referenzspannung VR2, während gleichzeitig die nicht ausgewählten Wortleitungen auf VREAD gesetzt werden. Wie durch Block 206 dargestellt, wird dann eine Überprüfung durchgeführt, um zu ermitteln, ob irgendwelche der entsprechenden Bitleitungen entladen sind, die mit den oberen und unteren Blöcken verbunden sind. Wenn diese Überprüfung in einer negativen Antwort resultiert, was bedeutet, dass der spezielle Fall vorliegt (d. h. BIT1/BIT2/BIT3 = 1/1/0), dann sind die Lesedaten für die entsprechende physikalische Zelle gleich einem logischen 1-Wert, Block 210. Wenn jedoch die Überprüfung in einer positiven Antwort resultiert, dann wird ein normales SLC-Lesen an der ausgewählten Zelle durchgeführt, wobei die ausgewählte Wortleitung auf die erste Referenzspannung VR1 gesetzt wird, Block 208. Die Lesedaten für eine ausgewählte physikalische Seite werden dann von einem Seitenpuffer abgegeben, Block 212. So resultiert für das vorstehende Beispiel ein Lesen der ausgewählten oberen Seite (programmiert mit A1*<7:0> = <10PSS00P01>) für den speziellen Fall in der folgenden ersten Bitleitungsbedingung: BL1<7:0> = <00110000>, was anzeigt, dass A1<5:4> = <11> ist, Block 202 bis 204. Im Gegensatz dazu resultiert ein normales SLC-Lesen der ausgewählten oberen Seite (programmiert mit A1*<7:0> = <10110001>) in der folgenden zweiten Bitleitungsbedingung: BL2<7:0> = <01111110>, Block 208. Diese erste und zweite Bitleitungsbedingung (BL1<7:0> = <00110000 und B12<7:0> = <01111110>) werden innerhalb des Seitenpuffers kombiniert, um dadurch den Wert von A1<7:0> als <10110001> zu erzeugen, Block 212. Dieser Wert von A1 wird durch Invertieren jedes mit der zweiten Bitleitungsbedingung verknüpften Bits erzeugt, wobei dies der Nebenbedingung unterworfen ist, die durch die erste Bitleitungsbedingung gesetzt ist und erfordert, dass aufgrund des Vorhandenseins des Programmierens des speziellen Falls A1<5:4> = <11> ist.
  • 5C veranschaulicht Operationen 300, um "virtuelle" Daten aus einem Paar von Seiten von EEPROM-Zellen zu lesen. Bei den Blöcken 302 und 304 werden die ausgewählten und nicht ausgewählten Wortleitungen für den oberen Block auf VR2 beziehungsweise VREAD gesetzt, um zu detektieren, ob irgendeine der Zellen in der ausgewählten oberen Seite den durch 4D identifizierten Bedingungen von Fall (b), Fall (f) oder Fall (h) genügen. So resultiert für das vorstehende Beispiel (programmiert mit A1*<7:0> = <10PSS00P01>) dieser Lesevorgang in der folgenden dritten Bitleitungsbedingung: BL3<7:0> = <01110100>, die in einem ersten Zwischenspeicher innerhalb des Seitenpuffers gespeichert wird, Bock 306. Danach werden bei den Blöcken 308 und 310 die ausgewählten und nicht ausgewählten Wortleitungen für den unteren Block auf VR2 beziehungsweise VREAD gesetzt, um zu detektieren, ob irgendeine der Zellen in der ausgewählten unteren Seite den durch 4D identifizierten Bedingungen von Fall (b) oder Fall (d) genügt. So resultiert für das vorstehende Beispiel (programmiert mit A2*<7:0> = <01SS0110P>) dieser Lesevorgang in der folgenden vierten Bitleitungsbedingung: BL4<7:0> = <00110001>, die in einem zweiten Zwischenspeicher innerhalb des Seitenpuffers gespeichert wird, Block 312.
  • Bei Block 314 werden die Daten in dem ersten und dem zweiten Zwischenspeicher auf einer Bit-um-Bit-Basis verglichen:
    BL3<7:0> = <01110100>,
    BL4<7:0> = <00110001>.
  • Dabei ist nur BL3<5:4> = BL4<5:4> = <11>, A3<5:4> = <00>, Block 316. Bei Block 318 wird eine NOR-Operation an den verbleibenden Bits durchgeführt, um A3<7:6;3:0> = <10;1010> zu ergeben. Die Daten werden dann von dem Seitenpuffer abgegeben, Block 320. In weiteren Ausführungsformen der vorliegenden Erfindung kann der Seitenpuffer alternative Operationen durchführen, um die vorstehend beschriebenen Leseoperationen zu bewältigen.
  • Die durch 4D veranschaulichten, vorstehend beschriebenen Programmieroperationen zeigen, wie Ausführungsformen der Erfindung relativ immun gegen Mehrbitfehler sind, die in Reaktion auf Schwellenspannungsprogrammierfehler verursacht werden. Wenn sich zum Beispiel der durch Fall (a) dargestellte Programmierzustand beim Lesen fehlerhaft als Zustand von Fall (c) oder Fall (e) zeigt, dann zeigt sich der richtige 3-Bit-Datenwert von 1/1/1 beim Lesen fehlerhaft als 1/0/1, was einen Einzelbitfehler in A2 oder 0/1/1 repräsentiert, der einen Einzelbitfehler in A1 widerspiegelt. Wenn sich der durch Fall (g) dargestellte Programmierzustand beim Lesen zum Beispiel fehlerhaft als ein Zustand von Fall (c), Fall (e) oder Fall (h) zeigt, dann zeigt sich der richtige 3-Bit-Datenwert von 0/0/1 in ähnlicher Weise beim Lesen fehlerhaft als 1/0/1, was einen Einzelbitfehler in A1 oder 0/1/1 repräsentiert, der einen Einzelbitfehler in A2 oder 0/0/0 widerspiegelt, der einen Einzelbitfehler in A3 widerspiegelt. Das Gleiche gilt für andere Programmierzustände, die durch 4D veranschaulicht werden.

Claims (24)

  1. Nichtflüchtiges Speicherbauelement mit – einem Speicherfeld (40B, 40A) mit wenigstens einem ersten (PAGE1, PAGE39) und einem zweiten (PAGE0, PAGE38) Block von nichtflüchtigen Dreizustands-Speicherzellen darin, die so konfiguriert sind, dass sie einzeln einen ersten beziehungsweise einen zweiten Block von Daten tragen, und die des Weiteren so konfiguriert sind, dass sie zusammen einen dritten Block (VPAGE44, ..., VPAGE63) von Daten tragen, der auf den ersten und den zweiten Block von Daten kodiert ist, oder – einem Flash-Speicherfeld (40B, 40A) vom NAND-Typ mit wenigstens einem ersten (PAGE1, PAGE3, ...) und einem zweiten (PAGE0, PAGE2, ...) Block von EEPROM-Zellen mit N Seiten darin, die so konfiguriert sind, dass sie einzeln jeweils als ein physikalischer Block von EEPROM-Zellen mit N Seiten und zusammen als ein virtueller Block (VPAGE44, VPAGE45, ...) von EEPROM-Zellen mit N Seiten arbeiten.
  2. Nichtflüchtiges Speicherbauelement nach Anspruch 1, wobei das Speicherfeld so konfiguriert ist, dass ein Programmieren des dritten Blocks von Daten oder der virtuellen Speicherzelle bei nur einer einzigen Referenzspannung für alle Datenwerte verifiziert wird, die in dem dritten Block von Daten oder in der virtuellen Speicherzelle enthalten sind.
  3. Nichtflüchtiges Speicherbauelement nach Anspruch 1 oder 2, wobei das Speicherfeld ein Flash-Speicherfeld ist, das so konfiguriert ist, dass ein Lesen der virtuellen Speicherzelle durch Evaluieren auftritt, ob irgendeine der mit der virtuellen Speicherzelle assoziierten physikalischen Speicherzellen auf eine Schwellenspannung programmiert ist, die höher als die einzelne Referenzspannung ist.
  4. Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 3, wobei das Speicherfeld ein Flash-Speicherfeld ist, das eine erste und eine zweite Speicherkette oder einen ersten oder zweiten Speicherblock aus Dreizustands-Speicherzellen beinhaltet, die so konfiguriert sind, dass sie einzeln als ein erster beziehungsweise ein zweiter Block von physikalischen Speicherzellen und zusammen als ein Block von virtuellen Speicherzellen arbeiten.
  5. Nichtflüchtiges Speicherbauelement nach Anspruch 4, wobei das Speicherzellenfeld eine Mehrzahl von Speicherblöcken beinhaltet, wobei jeder Speicherblock eine Mehrzahl von Speicherketten und eine Mehrzahl von Bitleitungen beinhaltet, die jeweils mit einer ersten Speicherkette und einer zweiten Speicherkette verbunden sind, wobei die ersten Speicherketten und die zweiten Speicherketten von Dreizustands-Speicherzellen einzeln als ein erster beziehungsweise zweiter Seitenblock und zusammen als ein dritter Seitenblock von virtuellen Speicherzellen arbeiten.
  6. Nichtflüchtiges Speicherbauelement nach Anspruch 4 oder 5, wobei der erste Block von Speicherzellen eine Mehrzahl von NAND-Ketten von EEPROM-Zellen beinhaltet.
  7. Nichtflüchtiges Speicherbauelement nach Anspruch 6, wobei jede der Mehrzahl von NAND-Ketten von EEPROM-Zellen wenigstens eine SLC-EEPROM-Zelle beinhaltet.
  8. Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 7, wobei – das Speicherzellenfeld eine Mehrzahl von Speicherketten beinhaltet, in denen elektrisch löschbare und programmierbare Speicherzellen seriell verbunden sind, wobei jede der Speicherketten wenigstens eine Speicherzelle mit ungeradzahligem Zustand aufweist, die darin eine ungerade Anzahl von Schwellenspannungszuständen speichert, – eine Mehrzahl von Bitleitungen vorgesehen ist, die mit den Ketten elektrisch verbunden sind, und – eine Mehrzahl von Wortleitungen vorgesehen ist, die mit jeweiligen Zellen in Ketten verbunden sind, wobei ein Lesen und Programmieren eines Bits von Daten von den Zellen mit ungeradzahligem Zustand dadurch durchgeführt wird, dass ein Auswählen von mehr als einer Wortleitung freigegeben wird oder eine Bitleitung aktiviert wird.
  9. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 8, wobei die wenigstens eine Speicherzelle mit ungeradzahligem Zustand eine Dreizustands-Zelle ist.
  10. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 8 oder 9, wobei die Speicherzellen mit ungeradzahligem Zustand in der Einheit von zwei Zellen betrieben werden.
  11. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 9 oder 10, wobei die Speicherzellenkette elf Dreizustands-Zellen und eine Zweizustands-Zelle beinhaltet.
  12. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 11, wobei die Zweizustands-Zelle in ein Ende von Ketten nahe der Bitleitung eingeschleift ist.
  13. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 9 oder 10, wobei die Speicherzellenkette zweiundzwanzig Dreizustands-Zellen und zwei Zweizustands-Zellen beinhaltet.
  14. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 13, wobei wenigstens eine der Zweizustands-Zellen in ein Ende von Ketten nahe der Bitleitung eingeschleift ist.
  15. Verfahren zum Betrieb eines Flash-Speicherbauelements, das ein Flash-Speicherfeld vom NAND-Typ mit wenigstens einem ersten und einem zweiten Block von EEPROM-Zellen mit N Seiten darin beinhaltet, die so konfiguriert sind, dass sie jeweils einzeln als physikalischer Block von EEPROM-Zellen mit N Seiten und zusammen als ein virtueller Block von EEPROM-Zellen mit N Seiten arbeiten, das die Schritte umfasst: – Betreiben des wenigstens einen ersten und einen zweiten Blocks mit N Seiten einzeln als physikalische Blöcke von EEPROM-Zellen mit N Seiten und zusammen als ein virtueller Block von EEPROM-Zellen mit N Seiten und – Programmieren des EEPROM-Felds vom NAND-Typ mit einer dritten Seite von Daten für den virtuellen Block durch Lesen einer ersten Seite von Daten aus einer ersten Seite von Daten des ersten Blocks und Lesen einer zweiten Seite von Daten aus einer entsprechenden ersten Seite von Daten des zweiten Blocks und anschließendes Überschreiben der ersten und der zweiten Seite von Daten mit modifizierten Daten, welche die erste, die zweite und die dritte Seite als drei Seiten von Daten darin kodieren.
  16. Verfahren nach Anspruch 15, wobei der Schritt des Lesens von drei Seiten von Daten aus den zwei Seiten der EEPROM-Zellen innerhalb des EEPROM-Felds vom NAND-Typ dem Programmierschritt folgt.
  17. Verfahren nach Anspruch 16, wobei die EEPROM-Zellen Dreizustands-EEPROM-Zellen sind.
  18. Verfahren nach einem der Ansprüche 15 bis 17, das des Weiteren die Schritte umfasst: – Kodieren einer dritten Seite von Flash-Speicherdaten in die erste und zweite Seite von Flash-Speicherdaten, um dadurch die erste und die zweite Seite von kodierten Flash-Speicherdaten zu erzeugen, – Programmieren einer ersten Seite von Flash-Speicherzellen in das Flash-Speicherbauelement mit der ersten Seite von kodierten Flash-Speicherdaten, – Programmieren einer zweiten Seite von Flash-Speicherzellen in das Flash-Speicherbauelement mit der zweiten Seite von kodierten Flash-Speicherdaten und – Erzeugen der dritten Seite von Flash-Speicherdaten in Reaktion auf das Lesen der ersten und der zweiten Seite von kodierten Flash-Speicherdaten aus der ersten beziehungsweise der zweiten Seite von Flash-Speicherzellen.
  19. Verfahren nach Anspruch 18, wobei dem Kodierschritt die Schritte des Lesens der ersten und der zweiten Seite von Flash-Speicherdaten aus der ersten beziehungsweise der zweiten Seite von Flash-Speicherzellen vorausgehen.
  20. Verfahren nach Anspruch 18 oder 19, wobei dem Schritt des Programmierens der ersten Seite von Flash-Speicherzellen mit der ersten Seite von kodierten Flash-Speicherdaten der Schritt des Erzeugens der ersten Seite von Flash-Speicherdaten in Reaktion auf das Lesen der ersten Seite von kodierten Flash-Speicherdaten aus der ersten Seite von Flash-Speicherzellen folgt.
  21. Verfahren nach einem der Ansprüche 18 bis 20, wobei dem Schritt des Programmierens der zweiten Seite von Flash-Speicherzellen mit der zweiten Seite von kodierten Flash-Speicherdaten der Schritt des Erzeugens der zweiten Seite von Flash-Speicherdaten in Reaktion auf das Lesen der zweiten Seite von kodierten Flash-Speicherdaten aus der zweiten Seite von Flash-Speicherzellen folgt.
  22. Verfahren zum Betrieb eines Flash-Speicherbauelements, das ein Flash-Speicherfeld vom NAND-Typ mit wenigstens einem ersten und einem zweiten Block von EEPROM-Zellen mit N Seiten darin beinhaltet, die so konfiguriert sind, dass sie einzeln jeweils als ein physikalischer Block von EEPROM-Zellen mit N Seiten und zusammen als ein virtueller Block von EEPROM-Zellen mit N Seiten arbeiten, das die folgenden Schritte umfasst: – Lesen einer ersten Seite von Daten aus einer ersten Seite von EEPROM-Zellen aus dem ersten Block, – Lesen einer zweiten Seite von Daten aus einer entsprechenden ersten Seite von EEPROM-Zellen aus dem zweiten Block und – Lesen einer dritten Seite von Daten aus dem virtuellen Block durch Lesen der ersten und der zweiten Seite von Daten aus dem ersten beziehungsweise dem zweiten Block in einen Seitenpuffer und Dekodieren der ersten und der zweiten Seite von Daten in dem Seitenpuffer in die dritte Seite von Daten.
  23. Verfahren nach Anspruch 22, wobei sich die erste und die zweite Seite von EEPROM-Zellen in verschiedenen Mehrseiten-Blöcken von EEPROM-Zellen befinden.
  24. Verfahren nach Anspruch 22 oder 23, wobei die dritte Seite von Daten vor dem Lesen der ersten Seite von Daten oder der zweiten Seite von Daten gelesen wird.
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