TWI310189B - Nonvolatile memory devices that support virtual page storage using odd-state memory cells and methods of programming same - Google Patents

Nonvolatile memory devices that support virtual page storage using odd-state memory cells and methods of programming same Download PDF

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TWI310189B
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Description

13101队⑽ 九、發明說明： 【發明所屬之技術領域】 本發明是關於積體電路記憶體元件，且特定言之是關 於非揮發性記憶體元件及程式化非揮發性記憶體元件之方 法。 【先前技術】 非揮發性記憶體元件之一類別包含電子可擦除可程式 化唯唄 5己憶體（electrically erasable programmable read only memory，EEPROM)，其可用於包含嵌入式應用及大量儲 存應用之許多應用中。在典型嵌入式應用令，EEpR〇M元 件可用於在個人電腦或行動電話中提供碼儲存，其中例如 需要快速隨機存取讀取時間。典型的大量儲存應用包含需 要大容量及低成本之記憶卡應用。 EEPROM元件之一種類包含NAND型快閃記憶體， 其可提供為對其他形式的非揮發性記憶體之低成本及大容 量的替代品。圖1A說明具有多個NAND型串之習知快閃 φ 記憶體陣列1〇。此等NAND型串各包含多個EEPROM胞， 該等EEPROM胞與個別偶數及奇數位元線（BL〇~e， BLG_o’…，BLn__e，BLn_o)相關。此等位元線連接至其中 具有多個緩衝電路（PB0，…，PBn)之頁缓衝器12。每一 EEPROM胞包含浮動閘電極及控制閘電極，其中控制閘電 極電連接至個別字線（WLO, WL1，…，WLn)。藉由在讀取 及程式化操作期間將串選擇線（SSL)驅動至邏輯1電壓 來啟動對每一 NAND串之存取。每一 NAND串亦包含個 I31〇l^95pifdoc 其電連接至接地選擇線（GSL)。 ，圖1A之快閃記憶體陣列10内之 單程式化狀態之胞。通常將僅支援 別接地選擇電晶體， 如圖1B所說明，圖 EEPROM胞可為支援單一 單-程式化«之EEPR⑽胞稱為單_㈤咏^ cell: SLC)。詳言之’ SLC可支援擦除狀態，其可處理為 邏輯1儲存值，及程式化狀態，其可處理為邏輯^儲存值。 當被擦除時SLC可具有負臨限電壓（vth)(例如， 3V<Vth<_lv) ’且當被程式化時可具有正臨限電壓（例 如lV<Vth<3V)。如圖ic所說明，可藉由以下諸項達 成此程式化狀態··將位元線BL設定為邏輯〇值（例如，〇 伏）’將程式化電壓（Vpgm)施加至選定卿尺⑽胞； 以及將通過電壓（Vpass)施加至_内未選定的eepr〇m 胞。另外，在程式化期間，可藉由將正電壓（例如，電源 電壓Vdd)施加至串選擇線（SSL)並將接地電壓（例如， 〇伏）施加至接地選擇線（GSL)來啟動NAND串。 此外，可藉由對選定胞執行讀取操作來偵測EEpR〇M 鲁 胞之程式化狀態或擦除狀態。如圖1D所說明，當選定胞 在擦除狀態且選定字線電壓（例如，〇伏）大於選定胞之 臨限電壓時’ NAND串將用於放電預充電的位元線bl。 然而，當選定胞在程式化狀態時，相應NAND串對於預充 電的位元線BL變成開路，因為選定字線電壓（例如，〇 伏）小於選定胞之臨限電壓且選定胞保持“斷開”。1997 年 11 月的 IEEE Journal of Solid-State Circuits 第 32 卷第 11 號第 1748-1757 頁，jung 等人的題目為 AA 3 3 v〇ltSingle 1310181§95p,doc
Power Supply 16-Mb Nonvolatile Virtual DRAM Using a NAND Flash Memory Technology 之文章中揭露 NAND 型 快閃記憶體之其他態樣，該揭露案以引用的方式倂入本文 中。 通常將支援多程式化狀態之EEPROM胞稱為多級胞 (MLC)。如圖2所說明’支援一擦除狀態及三個不同的 程式化狀態之MLC用於每胞儲存兩資料位元。1998年8
月的 IEEE Journal of Solid-State Circuits 第 33 卷第 8 號第 1228-1238 頁中，Takeuchi 等人的題目為 AA Multipage Cell
Architecture for High-Speed Programming Multilevel NAND
Flash Memories之文章中揭露每胞具有兩資料位元之MLC 之此等及其他態樣。共同讓渡的美國專利第5,862,〇74號 及第5,768，188號中亦揭露配置為NAND型組態之多級 EEPROM胞之紐，該㈣㈣則丨㈣方^入本文 中。 、 w 對二怒EEPROM胞如何可支援3位 元程式化。在圖3A中’將MLC說明為 =能的程式化狀態。如熟習該項 理:狀二 由在讀取操作期間將第一參考電塵 化狀態區糾。此帛咖式 最大可接受臨嶋(展示為v〇)與 的最小可接受臨限電塵（展示為VI)之^ 可藉由在讀取操作_將第二參考轉vR2^m I31〇m5pifdoc EEPROM胞，來將第二程式化狀態（狀態2)與擦除狀態 及第一程式化狀態區分開。此第二參考電壓VR2應設定為 在程式化為狀態1之胞的最大可接受臨限電壓與程式化為 狀態2之胞的最小可接受臨限電壓（展示為V2)之間的位 準。如圖3B所說明，可將記憶體之相同實體列中兩個鄰 近的三級EEPROM胞程式化為八個可能狀態（(in)、 (110)、…、（001)、（000))中之一者，以支援每一胞對有3 位元資料。1997 年的 1997 Symposium on VLSI Circuits Digest of Technical Papers 第 9.3 部分第 65-66 頁中，Tanaka 等人的題目為 AA 3.4-Mbyte/sec Programming 3-Level NAND Flash Memory Saving 40% Die Size Per Bit 之文章 中揭露三態EEPROM胞之額外態樣。不幸地，圖3b中成 對組態的3態EEPROM胞之使用可能需要使用複雜誤差偵 測及校正電路，因為任何單一胞錯誤通常將導致相應對中 兩胞之3位元資料的相應誤差。 【發明内容】 本發明之實施例包含使用奇數態記憶胞支援虛擬頁儲 存的非揮發性記題元件，及程式化詩發性記憶體元件 之方法。在某些此等實施例中，積體電路元件中具有非揮 發性記憶體陣列。此記憶體陣列包含至少兩個非揮發性奇 數態屺憶胞，該等奇數態記憶胞作為個別實體記憶胞進行 個別操作，以及作為單一虛擬記憶胞進行共同操作。記憶 體陣列經進-她態㈣於虛擬記憶射所含的資料之所 有值而言，虛擬記憶胞之程式化經驗證為僅在單一參考電 I3i〇i^95pifdoc 壓下。亦可將記憶體陣列組態為快閃記憶體陣列，且可藉 由估測與虛擬記憶胞相關之任一實體記憶胞是否程式化為 超過單一參考電壓之臨限電壓，以進行虛擬記憶胞之讀取。 本發明之額外實施例包含快閃記憶體陣列，其中具有 二愍έ己憶胞之至少第一及第二區塊。記憶胞之此等區塊可 各含有記憶胞之多頁。三態記憶胞之此等第一及第二區塊 分別作為實體記憶胞之第一及第二區塊進行個別操作，以 及作為虛擬記憶胞之區塊進行共同操作。記憶胞之第一區 塊可包含EEPROM胞之多個NAND串。在某些實施例中， EEPROM胞之多個NAND _各包含不支援虛擬胞程式化 之至少一 SLC EEPROM胞。 本發明之進一步實施例包含操作快閃記憶體元件之方 法。此等方法包含程式化NAND型EEpR〇M陣列，藉由 最初自NAND型EEPROM陣列讀取第一及第二頁的資 料，且接著以第三頁資料和修改的資料來覆寫第一及第二 頁資=。此在NAND型EEPROM陣列中的覆寫操作是將 三頁資料編碼為EEPROM胞之兩頁。 額外操作方法包含將快閃記憶體資料之第三頁編碼 快閃記憶體資料之第—及第二頁’以藉此產生經蝙碼的 記，體資料之第—及第二頁。接著以經編碼的快閃記憬 體資料之第一頁程式化快閃記憶體元件中快閃記憶胞之 一頁。亦以經編碼的快閃記憶體資料之第二頁程式化快閃 記憶體元件巾快閃記憶胞之第二頁。接著，可回應於分別 自快閃s己憶胞之第一及第二頁讀取經編碼的快閃記憶體資
I3101H.C 『二頁，產生快閃記憶體資料之第三頁。 =將參看_圖式於本文+更全面地贿本發明 =圖式中展示本發明之較佳實施例。_，本發明可以 例3反’料_狀經提絲__2且完實整施 露案將使本發明之料完全傳達給熟習該項技術 者:相同參考標號始終絲件，且職線及其上的 ，號可用摘參考字元來絲。喊亦可為同步的及/或經 文較小布林運算（例如’反轉）而不將其視為不同訊號。
現參看圖4A，說明EEPROM胞之單一行40a包含一 對NAND型串。此對NAND型串包含上部nand型串， 其可屬於包含多頁胞之EEPR〇M胞之上部區塊；及下部 NAND型串，其可屬於包含多頁胞之EEpR〇M胞之下部 區塊。上部及下部NAND型串系接至同源線CS；L。上部 NAND型串包含閘極端子連接至上部串選擇線SSLu的 NMOS電晶體，以及閘極端子連接至上部接地選擇線 GSLU的NMOS電晶體。上部NAND型串亦包含多個三態 EEPROM胞。此等三態EEPR〇M胞具有連接至個別字線 之控制閘極，其與非揮發性記憶體之多頁（PAGE LPAGE 3,…，PAGE 39)相關。亦提供與page 41及PAGE 43相 關之一對SLC EEPROM胞。此等SLC EEPROM胞可在虛 擬頁程式化及讀取操作之位址空間外。同樣地，下部nand 型串包含閘極端子連接至下部串選擇線SSLL的NMOS電 13101¾^ S0體，以及閘極端子連接至下部接地選擇線gSLL的 NMOS電晶體。下部NAND型串亦包含多個三態eepr〇m 胞。此等三態EEPROM胞具有連接至個別字線之控制閘 極’其與非揮發性記憶體之多頁（PAGE 0, PAGE 2,…， PAGE 38)相關。亦提供與PAGE 40及PAGE 42相關之 一對SLC EEPROM胞。下文將對於圖4B-4E及5A-5C更 全面地描述，與記憶體下部區塊之頁（PAGE 〇, pAGE 2,...， PAGE 3 8 )相關之EEPROM胞以及與記憶體上部區塊之頁 (PAGE 1，PAGE 3,…，PAGE 39 )相關之 EEPROM 胞可共 同形成非揮發性記憶體之多個“虛擬，，頁。此等“虛擬” 頁說明為 VPAGE 44, VPAGE 45,…，VPAGE 63。因此，說 明EEPROM胞之行40a 4支援64頁非揮發性記憶體之一 行的。本發明之實施例不限於記憶體之任何特定容量、頁 寬或NAND串之長度。 圖4B說明根據本發明實施例之EEpR〇M元件4沘。 EEPROM元件4Gb包含具有上部及下部記憶體區塊之非揮 • 發性記憶體陣列、頁緩衝器以及資料輸入/輸出電路。詳言 之，說明EEPROM元件働為支援非揮發性記憶體之2N 個“實體”頁（例如，列）及非揮發性記憶體個“虛 擬”頁之八行元件’但EEPR0M元件桃僅使f知非揮$ 性記憶體之記憶體陣列的佈局佔據面積（意即，面積損Χ 支援SLC EEPROM胞之2Ν頁。 、 圖4c說明以連續方式程式化三態EEpR〇M胞之相 對的操作’同時在所述對中之下部胞之前程式化所述對中 11 I3i〇l^5pifdoc 之上部胞。可顛倒此程式化次序。為達成本文說明，上部 胞可為與圖4B之字線WLU♦及位元線BL<〇>相關之 EEPROM胞’且下部胞可為與圖4B之字線及位 B|^<0>相關之EEpR〇M胞。如圖4c所說明，程式化 貝體^料之兩位元為1A不包含所述對中上部及下部 胞之臨限電壓之任何改變。@此，所述財上部及下部胞 之臨限屯壓保持在其初始的“擦除，，位準（意即 Wi<VRl ’其中vR1為第一參考電壓）。程式化“實體，， 資料之兩位元為1/〇不包含上部胞之臨限電壓之任何改 受但引起下部胞之臨限電壓增加至在VR1與VR2之間 的位準。類似地’程式化“實體”資料之兩位元為〇八引 起上部胞之臨限電壓增加至在VR1與VR2之間的位準， 但不包1下部胞之臨限電壓之任何改變。最終，如說明， 程式化f體冑料之兩位元為〇/〇引起上部及下部胞之 臨限電壓增加至在VR1與VR2之間的位準。上部胞之程 式化及讀取操作獨立於下部胞的，且反之亦然。 圖4D說明在根據圖4C以“實體”資料之兩位元程式 化所述對之後，以“虛擬”資料之第三位元程式化三態 EEPROM胞之相應對的操作。此等程式化操作包含情況 (a) - (h)。在情況（a)中，“虛擬，，程式化操作無需 所述對胞之臨限電壓有任何改變，便達成3位元資料為 _ °在為特殊情況⑻之情況⑻中，“虛擬”程式 化操作需要將所述對中上部胞與下部胞兩者之臨限電壓增 加至超過VR2 (意即，Vth>VR2，其巾VR2為第二參考電 12 了達成3位元資料為1/1/G。在情況（c)中， ，化操作無需所述對胞之臨限電壓有額外改 變丄便達成3位元資料為丽。在情況⑷中， 二=需要將所述對中下部胞之臨限觸加至ί過 “㈣，,Ϊ :以達成3位元資料為_。在情況(e)中， 改變，便達作無需所述對胞之臨限電財任何額外 擬，，程元資料為〇/ι/ι。在情況⑺中，“盧 趙肩'、作需要將所述對中上部胞之臨限電壓增加至 。:^ 之位準’以達成3位元資料為0躺。在情況 額外改含擬#=化操作無需所述對胞之臨帽有任何 中，3位元資料為_。最後，在情況⑻ 气化操作需要將所述對中上部胞之臨限電 塵1至超過VR2之位準，以達成3位元資料為麵電 舊2Ϊ百每一虛擬頁程式化操作包含在具有上部及下 二頁記憶體陣列内，自相應上部及下部實體頁進 讀取ΐ!，作。如方塊102所說明，可使用正規slc μΪΙ 記之上部頁中之eepr〇m胞。此 ιϊΐ包含將記憶體陣列之上部區塊中之選定字線 參考電壓VR1。由參考字元Αι _讀取㈣ 。此後，在方塊1G4中，可使収規μ讀取 =車列之下:區塊中之選定字線設定為 由參考子元A2識別讀取資料之此下部頁。 接著可藉由以第三資料頁A3編碼“實體，，資料之上 13 I3i〇i^doc 部頁A1與“實體”資料之下部頁A2，將本文稱為： 資料頁A3之虛擬資料頁程式化為記憶體陣列之 頁。此等編碼操作導致產生“經編碼的，，上部胞資 及經編碼的” T部胞資料A2*。如5B所說明 編碼操作為非破壞性的，其意味可自A1*直接解碼A 可自A2*直接解碼A2。可參看圖4D及5八，結合—
情況更全面地說明此等編碼操作，所述實例情況中次 料頁A1<7:〇等於<_>、第二資湘A2<7:二 <01110110〉，以及第三資料頁As<7:()>等於〈刚。咖〉;
Al<7:0> = <l〇ll〇〇〇i> ； A2<7:0> = <〇lli〇i10> ;以及 A3<7:0> = <100〇l〇i〇> □(編碼） A1*<7:0> = <10PSS00P01>;以及 A2*<7:0> = <01SS0110P>。 在此λ例中’ Α1 *<7:0>及Α2*<7:0>中之上標“ρ”表 示進一步程式化以將臨限電壓提高至VR2以上，且“s” 表示圖4D所說明之特殊情況（b)，其中進一步程式化對 中下部胞與上部胞以使其具有超過VR2之臨限電歷。因 此，其中，以上實例尤其說明，程式化EEPR〇M元件4% 之行六（6)中之一對EEPR0M胞，以支援3位元資料為 0/1/0 ’（思即 ’ Al<6>=〇，A2<6>=1 以及 A3<6>=0)，其 對應於圖4D之情況（f)。程式化EEpR〇M元件4〇b之 行零（0)中之另一對EEPROM胞，以支援3位元資料為 1310189 19395pif.d〇c 1/0/0 (意即，Alco：^，A2<〇>=〇 以及 A3<0>=〇)，其對 應於圖4D之情況（d)。 八、 再次參看圖4E以及圖5A，方塊102-104中，一旦回 應於自資料A1及A2之上部及下部頁進行的讀取而產生經 編碼的資料Ai*及A2*，則在方塊106及108中以經編ς 的資料Α1*程式化EEPR〇M胞之與A1相關之相應上部 頁，且接著以第二參考電壓VR2驗證。此後，在方塊 φ 及112中，以經編碼的資料A2*程式化EEPR0M胞之與 A2相關之減下部頁，且接著以第二參考輕VR2驗證： 在本發明之替代實施例中可顛倒此上部程式化與下部程 化次序。 ^圖5Β說明用於自EEPR0M胞之選定頁讀取“實體” 資料之操作200。此“實體”資料對應於圖5Α所說明之三 位疋= 貝料之BIT 1及BIT 2。此等讀取操作2〇()包含自非揮 ^性記憶财狀相應上部及下部頁執行的特殊情況讀取 如方塊202及204所制，此特殊情況讀取操作包 擎將上部及下部區塊中之上部及下部㈣選定字線設 =第二參考電壓VR2 ’而㈣將未選定字線設定在 。如方塊施所說明，接著進行檢查以欺連接至 $下部區塊之任-相綠元線是倾電。若此檢查導 疋回答’其思味存在特殊情況（意即，抓應T洲汀 方i21G中’相應實體胞之讀取資料等於邏 、登而’右檢查導致肯定回答，則方塊208中，對 選疋胞執行正規SLC讀取，同時將選定字線設定為第一參 15 13101¾.. 考電壓VR1。接著在方塊212中，自頁緩衝器輸出選定實 體頁之讀取資料。因此，對於以上實例而言，在方塊2〇2_2〇4 中’選定上部頁之特殊情況讀取（以 A1 * <7: 0>=< 1 〇pS S00p01 >程式化）將導致以下第一位元線 條件：BL1<7:0>=<0011〇〇〇〇> ，該情況表示 A1<5:4>=<11>。比較而言，在方塊208中，選定上部頁之 正規SLC讀取（以Al*<7:0>=<10110001>程式化）將導致 φ 以下第二位元線條件：BL2<7:0>=<0111111〇>。在方塊212 中，此等第一及第二位元線條件（BL1<7:0>=<00110000> 及BL2<7:0>=<〇liiiii〇>)組合於頁緩衝器内，藉此產生 Al<7:0>之值為<10110001>。藉由反轉與第二位元線條件 相關之每一位元來產生A1之此值，所述第二位元線條件 受第一位元線條件之約束集合的限制，所述第一位元線條 件由於特殊情況程式化之存在而要求A1<5:4>=<11>。 圖5C說明用於自EEPR〇m胞之一對頁讀取“虛擬” 資料之操作300。在方塊302及304中，將上部區塊之選 籲 定及未選定字線分別設定為VR2及VREAD，以偵測選定 上部頁中任一胞是否滿足由圖4D所識別之情況（b)、情 況（0或情況（h)之條件。因此，對於以上實例（以 A±1H!<7:0>=<i〇pssoopoi>程式化）而言，方塊 306 中，此 讀取操作將導致儲存於頁緩衝器内第一鎖存器中之以下第 二位元線條件：BL3<7:0>=<01110100>。此後，在方塊3〇8 及310中，將下部區塊之選定及未選定字線分別設定為 VR2及VREAD，以偵測選定下部頁中任一胞是否滿足由 16 13101¾5pifdoe 圖4D所識別之情況⑻或情況⑷之條件。因此，對 於以上實例（以A2*<7:0>=<〇1SS〇11〇p>程式化）而言， 方塊312中，此讀取操作將導致儲存於頁緩衝器内第二鎖 存器中之以下第四位元線條件：BL4<7:〇>=<〇〇n〇〇〇1>。 在方塊314中，逐位元地比較具有第一及第二鎖存器 之資料： BL3<7:0>=<〇111〇1〇〇> ； $ BL4<7:0>=<〇〇li〇〇〇i>。 方塊316中’由於僅既3<5:4>;=扯4<5:4> = <11>， 因此A3<5:4>=<〇〇>。在方塊318中，對剩餘位元執行n〇r 操作以得出Α3<7:6;3:0>=<1〇;ΐ〇ι〇>。接著在方塊32〇中， 自頁緩衝器輸出資料。在本發明之其他實施例中，頁緩衝 器可執行替代操作以解析上述讀取操作。 圖4D所說明的上述程式化操作說明本發明之實施例 如何相關地免除回應於臨限電壓程式化誤差而引起的多位 =誤差。舉例而言，若情況（a)所說明的程式化狀態依據 _ 讀取錯誤地反映為情況（c)或情況（e)狀態，則正確的 3位元資料值1/1八將依據讀取錯誤地反映為表示A2中單 一位元誤差之1/0/1，或反映A1中單一位元誤差之〇/1/1 ^ 同樣地，若情況（g)所說明的程式化狀態例如依據讀取錯 誤地反映為情況（c)、情況（e)或情況（}1)之狀態，則 正確的3位元資料值0/0/1將依據讀取錯誤地反映為表示 A1中單一位元誤差之1/0/1’或反映A2中單一位元誤差之 0/1/1或反映A3中早一位元誤差之〇/〇/〇。圖4D所說明 17 Ι31〇18^ 之其他程式化狀態情況亦是如此。 發:月,已以較佳實施例揭露如上’然其並非用以 丄 習此技藝者，在不脫離本發明之精神 内’ §可作些許之更動與潤飾，因此本發 範圍當視後社申請專騎界定者為準。 … 【圖式簡單說明】
圖1Α為其中具有eepr〇m胞之nand型 非揮發性記憶體元件之電路圖。 ^^知 f 為^^根據先前技術之擦除及程式化EEPR0M 胞之相關臨限電壓之曲線圖。 圖1C為展示程式化偏壓條件之eepr〇m 串之電路圖。 土 ，圖1D就明在自根據先前技術的擦除££1>尺〇馗胞 式化EEPR0M胞讀取資料之操作期間，麵 電流。 T〗〜 圖2為說雜據切技術之四態EEPRQM胞之相關臨 限電壓之曲線圖。 前技術之三態EEPROM胞之相關 圖3A為說明根據先 臨限電壓之曲線圖。 圖3B 5兄明當在記憶體之相同列令共同成對時支援3 料之__HlEEPR〇M胞之臨限電壓分佈。 圖4A為根據本發明實施例之支援虛擬頁程式化之 EPROM胞之上部及下部型串的電路圖。 圖4B為根據本發明實施例之NAND型EEPROM元件 I3i〇i^d〇c 的電路圖。 圖4C為說明根據本發明實施例之用於程式化三態 EEPROM胞之操作的圖。 圖4D為說明根據本發明實施例之用於程式化三態 EEPROM胞之操作的圖。 圖4E為說明根據本發明實施例之用於程式化 EEPROM胞^虛擬”頁之操作的流程圖。 圖5A說明根據本發明實施例之用於程式化虛擬 —EEPROM胞之操作。 圖5B為說明根據本發明實施例之自三態EEPROM胞 讀取資料之操作的流程圖。 圖5C為說明根據本發明實施例之自三態EEPROM胞 讀取資料之操作的流程圖。 【主要元件符號說明】 10 :快閃記憶體陣列 12 :頁緩衝器 φ 40a :行 40b : EEPROM 元件 BL (BL0_e，BL0_o,…，BLn一e，BLn_o):位元線(偶數 位元線’奇數位元線，…，偶數位元線，奇數位元線） WL (WLO, WL1, ..., WLn)、WLL·、WLU :字線 ΡΒ0,…，PBn :缓衝電路 SSL :串選擇線 GSL :接地選擇線 19 I3l〇i^95pifdoc SLC :單級胞 MLC :多級胞 GSLU :上部接地選擇線 GSLL :下部接地選擇線 SSLU :上部串選擇線 SSLL :下部串選擇線
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Claims (1)

  1. BlOlfcdoc BlOlfcdoc 贤年/月丨>日修正本 十、申請專利範圍： 1.一種積體電路元件，包含： 記憶體陣列，其中具有三態非揮發性記憶胞之至少第 -及第二紐，所述第-及第二區齡難組態以個別支 才爰第-及第二資料區塊’且進-步經城以共同支援編碼 於所述第一及第二資料區塊上之第三資料區塊。 2. 如申請專利範圍第J項所述之積體電路元件，豆中 所述記憶體陣列經組態以使得對於所述第三資料區塊中所 含的資料之所有值而言，所述第三資料區塊之程式化經驗 證為僅在一單一參考電廢下。 3. —種積體電路元件，包含： 兄憶體陣列’其中具有至少兩個非揮發性奇數態記慎 胞’所述奇數態記_經組態以作為烟㈣記憶胞騎 個別操作，以及作為單一虛擬記憶胞進行共同操作。 4. 如申請專利範圍第3項所述之積體電路树，其中 所述記憶料舰使得躲所述歧記憶胞中所含 的資料之財值Μ ’所述虛擬記憶胞之程式化經驗證為 僅在一單一參考電壓下。 5. 如申請專利範圍第4項所述之積體電路元件，其中 所述記憶體陣列為一快閃記憶體陣列，其經組態以藉/由估 測與所述纽記.It胞相關之任_所述實體記憶 化=過：述單一參考電壓之臨限電壓’以進行所述虛^ 記憶胞之讀取。 ； 6. —種快閃記憶體陣列，包含： 21 二態記憶胞之第一及第二區塊 實體記憶胞之第一及第二區拔推、、、心以刀別作為 弟塊進仃個別操作，以及 擬記憶胞之一區塊進行共同操作。 P如申明專利範II第6項所述之快閃記憶體陣列，其 中該記憶胞之所述第—區塊包含電子可擦除可程式化唯讀 記憶體(EEPROM)胞之多個NAND串。 8·如申請專職圍第7項所狀快閃記憶體陣列，其 中EEPROM胞之所述多個NAND _各包含至少—單級胞 (SLC) EEPROM 胞。 9·一種操作快閃記憶體元件之方法，包含以下步驟： 藉由自NAND型EEPROM陣列讀取第一及第二頁資 料’且接者以其中編碼三頁資料之經修改的資料覆寫所述 第一及第二頁資料，來以第三頁資料程式化所述]^八]^1)型 EEPROM 陣列。 10. 如申請專利範圍第9項所述之操作快閃記憶體元 件之方法，其中所述程式化步驟之後的步驟為，自所述 NAND型EEPROM陣列内之所述兩頁EEPROM胞讀取三 頁資料。 11. 如申請專利範圍第10項所述之操作快閃記憶體元 件之方法，其中所述EEPROM胞為一種三態EEPROM胞。 12. —種操作快閃記憶體元件之方法’包含以下步驟： 將快閃記憶體資料之第三頁編碼為快閃記憶體資料之 第一及第二頁，以藉此產生經編碼的快閃記憶體資料之第 一及第二頁； 22 1310189 19395pif.doc 冰門=ΐ編石馬的快閃記憶體資料之所述第一頁程式化所试 快閃錢紅件巾_賴胞ϋ; 所攻 昧η = ΐ編碼的快閃記憶體資料之所述第二頁程式化所过、 快閃錢體元件中快閃記憶胞之第二頁；以Γ4 祕=於分別自快閃記憶胞之所述第一及第二頁讀取智 憶體資料之所述第三頁。这第及弟-頁’產生快閃記 件之!^申範圍第12項所述之操作快閃記憶體元 記憶體所料步驟之前的步驟為，讀取該快閃 ==¾料，_料分別來自該快閃 件之方利乾圍第12項所述之操作快閃記憶體元 藉切此’:、中以經編碼的快閃記憶體資料之所述第-頁 於^快問胞之所述第—頁之步驟後的步驟為’回應 料之所述之一頁讀取經編碼的快閃記憶體資 第頁以產生快閃記憶體資料之所述第一頁。 件之方法_3利朗第12項所狀胁_記憶體元 r切It其中u編1的㈣記賴資料之所述第二頁 二快閃Ξ=2ί第ί頁之步驟後的步驟為，回應 料之^頁，產生快體資 I6·一種積體電路元件，包含： 至快陣列，其中具有_〇Μ胞之 弟 頁&塊，所述第一及第二Ν頁區塊經組 23 t3i〇*i^95pifdoc 態以作為EEPROM胞之N頁實體區塊進行個別操作，以 及作為EEPROM胞之N頁虛擬區塊進行共同操作。 17. —種操作快閃記憶體元件之方法，包含以下步驟： 自記憶體陣列中EEPROM胞之第一頁讀取第一頁資 ' 料； 自所述記憶體陣列之EEPROM胞之第二頁讀取第二 頁資料，以及 藉由分別自EEPROM胞之所述第一及第二頁讀取所 * 述第一及第二頁資料，將其讀入頁緩衝器中，並在所述頁 緩衝器中將所述第一及第二頁資料解碼為第三頁資料，以 自所述記憶體陣列讀取所述第三頁資料。 18. 如申請專利範圍第π項所述之操作快閃記憶體元 件之方法，其中EEPROM胞之所述第一及第二頁在 EEPROM胞之不同多頁區塊中。 19. 如申請專利範圍第17項所述之操作快閃記憶體元 件之方法，其中在讀取所述第一頁資料或所述第二^資料 # 之前讀取所述第三頁資料。 20. —種非揮發性半導體記憶體元件，包含： 記憶胞陣列，包含多個記憶體串，其中電子可擦及可 程式化記憶胞為串接式，所述記憶體串各具有至少三記憶 胞，其中儲存奇數個臨限電壓狀態； 多條位元線’其電連接至所述串；以及 媒一 m其連接至串中之個別胞’其中藉由使能選 擇一個上之子線來執行自所述奇數態胞讀取並程式化資 24 Ι3101ι_ .料位元。 21. 如申請專利範圍第項所述之非揮發性半導體記 憶體元件，其中所述奇數態記憶胞以兩胞為單位進行操作。 22. 如申請專利範圍第2丨項所述之非揮發性半導體記 憶體元件，其中所述記憶胞串包含十一個三態胞以及一個 兩態胞。 23. 如申請專利範圍第22項所述之非揮發性半導體記 憶體元件，其中所述兩態胞連接於串靠近所述位元線之一 ®端上。 24. 如申請專利範圍第21項所述之非揮發性半導體記 憶體元件，其中所述記憶胞串包含二十二個三態胞以及兩 個兩態胞。 25. 如申請專利範圍第24項所述之非揮發性半導體記 憶體元件，其中所述兩態胞中至少一者連接於串靠近所述 位元線之一端中。 26. —種非揮發性半導體記憶體元件，包含： • 記憶胞陣列，包含多個記憶體串，其中電子可擦及可 程式化記憶胞為串接式，所述記憶體串各具有至少一記憶 胞’其中儲存奇數個臨限電壓狀態； 多條位元線，其電連接至所述串；以及 一多條字線，其連接至串中之個別胞，其中藉由啟用位 70線來執行自所述奇數態胞讀取並程式化資料位元。 咅27.如申請專利範圍第26項所述之非揮發性半導體記 L體元件’其中所述記憶胞為三態胞。 25 28. 如申請專利範圍第26項所述之非揮發性半導體記 憶體元件，其中所述奇數態記憶胞以兩胞為單位進行操作。 29. 如申請專利範圍第27項所述之非揮發性半導體記 憶體元件，其中所述記憶胞串包含十一個三態胞以及一個 兩態胞。 30. 如申請專利範圍第29項所述之非揮發性半導體記 憶體元件，其中所述兩態胞連接至串靠近所述位元線之一 端。 31. 如申請專利範圍第27項所述之非揮發性半導體記 憶體元件，其中所述記憶胞串包含二十二個三態胞以及兩 個兩態胞。 32. 如申請專利範圍第31項所述之非揮發性半導體記 憶體元件，其中所述兩態胞中至少一者連接至串靠近所述 位元線之一端。 33. —種快閃記憶體陣列，包含： 記憶胞陣列，包含多個記憶體區塊，每一記憶體區塊 包含多個記憶體串以及多條位元線，各連接至第一記憶體 串以及第二記憶體串； 其中三態記憶胞之所述第一記憶體串以及所述第二記 憶體串分別作為第一及第二頁區塊進行個別操作，以及作 為虛擬記憶胞之第三頁區塊進行共同操作。 34. 如申請專利範圍第33項所述之快閃記憶體陣列， 其中記憶胞之所述第一頁區塊包含EEPROM胞之多個 NAND 串。 26 I3l〇i^95pifdoc 35.如申請專利範圍第34項所述之快閃記憶體陣列， 其中該EEPROM胞之所述多個NAND串各包含至少一 SLC EEPROM 胞。
    27 95pif.doc 七、 指定代表圖： (一) 本案指定代表圖為：圖（4A)。 (二) 本代表圖之元件符號簡單說明： 40a :行 SLC :單級胞 SSLU :上部串選擇線 SSLL :下部串選擇線 GSLU :上部接地選擇線 GSLL :下部接地選擇線 CSL :同源線 八、 本案若有化學式時，請揭示最能顯示發明特徵 的化學式： 無
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