TW201506945A - 三維記憶體的可適性操作 - Google Patents

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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals

Abstract

本發明描述當判定錯誤校正碼(ECC)不可校正來自一三維NAND記憶體陣列之一部分之資料時，判定遍及大於該部分之某個單元，ECC是否不可校正資料。若經修改之讀取條件提供ECC可校正資料，則記錄該等經修改之讀取條件用於該較大單元之後續讀取。

Description

三維記憶體的可適性操作
本申請案係關於三維可再程式化非揮發性記憶體之操作且係關於用於處置此等記憶體系統中之資料錯誤之系統及方法。
能夠尤其以封裝為一小型外觀尺寸卡之EEPROM及快閃EEPROM之形式非揮發性儲存電荷之固態記憶體最近已變為在多種行動及手持式裝置、尤其資訊器具及消費者電子產品中的儲存選擇。不同於亦係固態記憶體之隨機存取記憶體(RAM)，快閃記憶體係非揮發性的，且即使在切斷電力之後仍保存其儲存的資料。又，不同於唯讀記憶體(ROM)，快閃記憶體係類似於一磁碟儲存裝置之可再寫記憶體。儘管成本更高，大容量儲存應用中正逐漸使用快閃記憶體。
快閃EEPROM類似於電可抹除且可程式化唯讀記憶體(EEPROM)之處在於：其係可抹除且將新資料寫入或「程式化」至其記憶體胞中之一非揮發性記憶體。其等皆在一場效電晶體結構中利用一浮動(未連接)導電閘極，其位於一半導體基板中之一通道區域上方、源極區域與汲極區域之間。接著在浮動閘極上方提供一控制閘極。電晶體之臨限電壓特性受控於保存在浮動閘極上之電荷量。即，對於浮動閘極上之一給定電荷位準，存在一對應電壓(臨限值)，其必須在「接通」電晶體之前施加於控制閘極以允許其源極區域與汲極區域之間之導電。諸如快閃EEPROM之快閃記憶體容許同時抹除記憶體胞之整個區塊。
浮動閘極可保存一定範圍的電荷且因此可程式化為一臨限電壓窗內之任何臨限電壓位準。臨限電壓窗之大小係由裝置之最小臨限位準及最大臨限位準界定，其繼而對應於可程式化至浮動閘極上之電荷範圍。臨限窗大體上取決於記憶體裝置的特性、操作條件及歷史。窗內之各相異可解析臨限電壓位準範圍原則上可用以指定記憶體胞之一明確記憶體狀態。
為改良讀取及程式化效能，並行讀取或程式化一陣列中之多個電荷儲存元件或記憶體電晶體。因此，一起讀取或程式化一「頁」記憶體元件。在現有記憶體架構中，一列或字線通常含有若干交錯頁或其可構成一頁。一起讀取或程式化一頁之所有記憶體元件。
非揮發性記憶體裝置亦係由具有用於儲存電荷之一介電層之記憶體胞製成。使用一介電層來代替早先描述之導電浮動閘極元件。Eitan等人發表在IEEE Electron Device Letters第21卷第11版(2000年11月)第543頁至第545頁的「NROM：A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell」已描述利用介電儲存元件之此等記憶體裝置。一ONO介電層跨源極擴散與汲極擴散之間的通道延伸。一資料位元之電荷位於介電層中與汲極相鄰，且其他資料位元之電荷位於介電層中與源極相鄰。例如，美國專利第5,768,192號及第6,011,725號揭示將一捕獲介電質夾置在兩個二氧化矽層之間之一非揮發性記憶體胞。藉由單獨讀取該介電質內之空間分離的電荷儲存區域之二進位狀態來實施多狀態資料儲存。
三維非揮發性記憶體具有可導致資料不可由錯誤校正碼校正(UECC)之某些可識別故障模式。由於一3-D非揮發性記憶體之實體結構，某些故障模式可影響一記憶體之相對較大實體區域(大於一單個字線)。例如，遍及由一選擇線一起選擇之一字線集合，資料可為 UECC。遍及一區塊，資料可為UECC。若多對或多個群組之區塊共用區塊選擇電路，則遍及此一對或群組，資料可為UECC。當沿一特定字線遭遇UECC資料時，可判定遍及一較大單元(諸如一串集合、一區塊或一群組之區塊)，資料是否係UECC。不同讀取條件可用來嘗試讀取資料。若發現成功的讀取條件，則可儲存該等成功的讀取條件用於該單元中的未來使用。
一種操作三維非揮發性NAND記憶體之方法之一實例包含：施加一第一讀取條件集合以讀取一區塊之一第一部分以獲得第一資料；對該第一資料執行錯誤校正碼(ECC)解碼；判定ECC不可校正該第一資料；回應於判定ECC不可校正該區塊之該第一部分中之該第一資料，判定當使用該第一讀取條件集合讀取時ECC是否不可校正該三維NAND記憶體內大於該區塊之該第一部分之一較大單元，該較大單元由以下項組成：(i)共用區塊選擇電路之複數個區塊，包含該區塊，(ii)該區塊，或(iii)該區塊內由一共同選擇線一起選擇之一串集合；若遍及該較大單元，ECC不可校正該儲存資料，則施加經修改之讀取條件於該區塊之該第一部分以尋找提供可由ECC校正之第二資料之一第二讀取條件集合；及返回經校正之第二資料並記錄該第二讀取條件集合用於該較大單元之資料之後續讀取。
該第一讀取條件集合可包含施加於一選定字線之一第一讀取電壓，且該第二讀取條件集合可包含施加於該選定字線之一第二讀取電壓，該第二讀取電壓不同於該第一讀取電壓。該第一讀取條件集合可包含施加於未選定字線之一第一讀取通過電壓，且該第二讀取條件集合可包含施加於該等未選定字線之一第二讀取通過電壓，該第二讀取通過電壓不同於該第一讀取通過電壓。該第一讀取條件集合可包含施加於一選擇線之一第一選擇電壓，且該第二讀取條件集合可包含施加於該選擇線之一第二選擇電壓，該第二選擇電壓不同於該第一選擇電 壓。該第一讀取條件集合可包含施加於一未選定串集合之一選擇線之一第一未選擇電壓，且該第二讀取條件集合可包含施加於該未選定串集合之該選擇線之一第二未選擇電壓，該第二未選擇電壓不同於該第一未選擇電壓。該第一讀取條件集合可包含施加於一虛設字線之一第一讀取通過電壓，且該第二讀取條件集合可包含施加於該虛設字線之一第二讀取通過電壓。該第一讀取條件集合可包含提供給與該區塊共用區塊選擇電路之一未選定區塊之一主機資料字線、一虛設字線及/或一選擇線之一第一電壓，且該第二讀取條件集合可包含提供給該未選定區塊之該主機資料字線、該虛設字線及/或該選擇線之一第二電壓，該第二電壓不同於該第一電壓。該第一電壓及該第二電壓可被提供給該未選定區塊之字線且該第二電壓可高於該第一電壓。若臨限數目個以上經修改之讀取條件施加於該區塊之該第一部分且未發現提供可由ECC校正之第二資料之該第二讀取條件集合，則可自儲存於其他區塊中之冗餘資料恢復該區塊之該第一部分之資料。
一種操作一三維非揮發性NAND記憶體之方法之一實例，其中各區塊包含連接至各位元線之複數個串，沿一位元線之各串可由一不同選擇線選擇使得一個別選擇線選擇不同位元線之一串集合，該實例包含：施加一第一讀取條件集合以讀取一選定串集合之一選定字線以獲得第一資料；對該第一資料執行錯誤校正碼(ECC)解碼；判定ECC不可校正該第一資料；回應於判定ECC不可校正該第一資料，判定遍及該選定串集合是否不可校正儲存資料；若遍及該選定串集合不可校正該儲存資料，則施加經修改之讀取條件於該區塊之該第一部分以尋找提供可由ECC校正之第二資料之一第二讀取條件集合；及返回經校正之第二資料並記錄該第二讀取條件集合用於該第一串集合之資料之後續讀取。
判定遍及該選定串集合是否不可校正儲存資料可包含嘗試使用 該第一讀取條件集合讀取該選定串集合內之一或多個額外字線。可進一步判定在使用該第一讀取條件集合讀取時遍及含有該選定串集合之一區塊，ECC是否不可校正該區塊中之儲存資料。若在使用該第一讀取條件集合讀取時，遍及該選定串集合，ECC不可校正儲存資料且遍及該區塊，ECC並非不可校正該儲存資料，則可記錄該第二讀取條件集合用於該第一串集合中之資料之後續讀取，同時維持該第一讀取條件集合用於該區塊中之其他串集合之後續讀取。
一種操作一三維非揮發性NAND記憶體之方法之一實例，其包含：施加一第一讀取條件集合以讀取一區塊之一第一部分以獲得第一資料；對該第一資料執行錯誤校正碼(ECC)解碼；判定ECC不可校正該第一資料；回應於判定ECC不可校正該第一資料，判定遍及共用區塊選擇電路之包含該區塊之複數個區塊，ECC是否不可校正儲存資料；若遍及該複數個區塊，ECC不可校正該儲存資料，則施加經修改之讀取條件於該區塊之該第一部分以尋找提供可由ECC校正之第二資料之一第二讀取條件集合；及返回經校正之第二資料並記錄該第二讀取條件集合用於遍及共用區塊選擇電路之該複數個區塊之後續資料讀取。
該第一讀取條件集合可包含提供給該複數個區塊之一未選定區塊之一主機資料字線、一虛設字線及/或一選擇線之一第一電壓，且該第二讀取條件集合可包含提供給該未選定區塊之該主機資料字線、該虛設字線及/或該選擇線之一第二電壓，該第二電壓不同於該第一電壓。該第一電壓及該第二電壓可被提供給該未選定區塊之一字線且該第二電壓可高於該第一電壓。該第一電壓及該第二電壓可被提供給該未選定區塊之一選擇線且該第二電壓可高於該第一電壓。
一種三維非揮發性NAND記憶體系統之一實例，其包含：三維非揮發性NAND記憶體陣列；錯誤校正碼(ECC)電路，其等解碼讀取自 該非揮發性NAND記憶體陣列之一區塊之一部分之資料；判定電路，其等回應於判定當使用該第一讀取條件集合讀取時ECC不可校正讀取自該區塊之該部分之該資料，判定在使用該第一讀取條件集合讀取時ECC是否不可校正遍及該三維非揮發性NAND記憶體陣列內大於該區塊之該部分之一較大單元之資料，該較大單元由以下項組成：(i)共用區塊選擇電路之複數個區塊，包含該區塊，(ii)該區塊，或(iii)該區塊內由一共同選擇線一起選擇之一串集合；可適性讀取電路，其等經組態以施加經修改之讀取條件以尋找在使用該第一讀取條件集合讀取時遍及該較大單元ECC不可校正資料之情況下提供可由ECC校正之資料之一第二讀取條件集合；及記錄電路，其等記錄該第二讀取條件集合用於該較大單元之資料之後續讀取。
該三維非揮發性NAND記憶體陣列可位於一記憶體晶粒上且該等記錄電路可位於一單獨記憶體控制器晶粒上。該等記錄電路可使用韌體實施於該記憶體控制器晶粒上。該第一讀取條件集合可包含施加於一選定字線之一第一讀取電壓，且該第二讀取條件集合可包含施加於該選定字線之一第二讀取電壓，該第二讀取電壓不同於該第一讀取電壓。該第一讀取條件集合可包含施加於未選定字線之一第一讀取通過電壓，且該第二讀取條件集合可包含施加於該等未選定字線之一第二讀取通過電壓，該第二讀取通過電壓不同於該第一讀取通過電壓。該第一讀取條件集合可包含施加於一選擇線之一第一選擇電壓，且該第二讀取條件集合可包含施加於該選擇線之一第二選擇電壓，該第二選擇電壓不同於該第一選擇電壓。該第一讀取條件集合可包含施加於一未選定串集合之一選擇線之一第一未選擇電壓，且該第二讀取條件集合可包含施加於該未選定串集合之該選擇線之一第二未選擇電壓，該第二未選擇電壓不同於該第一未選擇電壓。該第一讀取條件集合可包含施加於一虛設字線之一第一讀取通過電壓，且該第二讀取條件集合 可包含施加於該虛設字線之一第二讀取通過電壓。該第一讀取條件集合可包含提供給與該區塊共用區塊選擇電路之一未選定區塊之一主機資料字線、一虛設字線及/或一選擇線之一第一電壓，且該第二讀取條件集合可包含提供給該未選定區塊之該主機資料字線、該虛設字線及/或該選擇線之一第二電壓，該第二電壓不同於該第一電壓。該第一電壓及該第二電壓可被提供給該未選定區塊之字線，且該第二電壓可高於該第一電壓。若臨限數目個以上經修改之讀取條件施加於該區塊之該第一部分且未發現提供可由ECC校正之第二資料之該第二讀取條件集合，則可自儲存於其他區塊中之冗餘資料恢復該區塊之該第一部分之資料。
一種三維非揮發性NAND記憶體系統之一實例包含：複數個個別可抹除區塊，一區塊包含連接至該區塊之各位元線之複數個串，沿一位元線之各串可由一不同選擇線選擇使得一個別選擇線選擇不同位元線之一串集合；錯誤校正碼(ECC)電路，其等解碼讀取自一選定區塊之一選定串集合之一部分之資料；判定電路，其等回應於判定當使用一第一讀取條件集合讀取時ECC不可校正該資料部分，進一步判定遍及該選定串集合，不可校正儲存資料；可適性讀取電路，其等施加經修改之讀取條件以尋找提供可由ECC校正之資料之一第二讀取條件集合；及記錄電路，其等記錄該第二讀取條件集合用於該選定串集合中之資料之後續讀取。
該複數個個別可抹除區塊可位於一記憶體晶粒上且該等記錄電路可位於一單獨記憶體控制器晶粒上。該等判定電路可藉由嘗試使用該第一讀取條件集合讀取該選定串集合內之一或多個部分進一步判定遍及該選定串集合ECC是否不可校正儲存資料。該等判定電路可進一步判定在使用該第一讀取條件集合讀取時，遍及含有該選定串集合之一區塊，ECC是否不可校正該區塊中之儲存資料。若在使用該第一讀 取條件集合讀取時，遍及該選定串集合，ECC不可校正儲存資料，且遍及該區塊，ECC並非不可校正該儲存資料，則可藉由該等記錄電路記錄該第二讀取條件集合用於該第一串集合中之資料之後續讀取，同時維持該第一讀取條件集合用於該區塊中之其他串集合之後續讀取。
一種三維非揮發性NAND記憶體系統之一實例包含：複數個個別可抹除區塊，其等組態於共用區塊選擇電路之兩個或更多個區塊之可選擇單元中；錯誤校正碼(ECC)電路，其等解碼讀取自一可選擇單元中之一選定區塊之一部分之資料；判定電路，其等回應於判定當使用一第一讀取條件集合讀取時ECC不可校正該資料部分，進一步判定遍及含有該選定區塊之該可選擇單元，是否不可校正儲存資料；可適性讀取電路，其等施加經修改之讀取條件以尋找提供可由ECC校正之資料之一第二讀取條件集合；及記錄電路，其等記錄該第二讀取條件集合用於含有該選定區塊之該可選擇單元中之資料之後續讀取。
該複數個個別可抹除區塊可位於一記憶體晶粒上且該等記錄電路可位於一單獨記憶體控制器晶粒上。該第一讀取條件集合可包含提供給該可選擇單元之一未選定區塊之一主機資料字線、一虛設字線及/或一選擇線之一第一電壓，且該第二讀取條件集合可包含提供給該未選定區塊之該主機資料字線、該虛設字線及/或該選擇線之一第二電壓，該第二電壓不同於該第一電壓。該第一電壓及該第二電壓可被提供給該未選定區塊之一字線，且該第二電壓可高於該第一電壓。該第一電壓及該第二電壓可被提供給該未選定區塊之一選擇線，且該第二電壓可高於該第一電壓。
本發明之各個態樣、優點、特徵及實施例包含在其例示性實例之以下描述中，該描述應結合隨附圖式而進行。本文引用之所有專利、專利申請案、文章、其他公開案、文件及事物特此出於所有目的以引用之方式全部併入本文。就所併入之公開案、文件或事物及本申 請案之任一者之間之術語之定義或使用方面的任何矛盾或衝突而言，應以本申請案為準。
10‧‧‧記憶體胞/記憶體電晶體
14‧‧‧源極
16‧‧‧汲極
20‧‧‧電荷儲存單元
30‧‧‧控制閘極
32‧‧‧控制閘極
34‧‧‧源極線
36‧‧‧位元線
42‧‧‧字線
44‧‧‧選擇線
50‧‧‧NAND串
54‧‧‧源極端子
56‧‧‧汲極端子
60‧‧‧頁
80‧‧‧主機
90‧‧‧記憶體系統
100‧‧‧控制器
102‧‧‧記憶體
110‧‧‧介面電路
120‧‧‧處理器
121‧‧‧選用核心處理器
122‧‧‧唯讀記憶體(ROM)
124‧‧‧可程式化非揮發性記憶體
130‧‧‧隨機存取記憶體(RAM)
151‧‧‧步驟
153‧‧‧步驟
155‧‧‧步驟
157‧‧‧步驟
159‧‧‧步驟
210‧‧‧NAND陣列
212‧‧‧感測放大器
214‧‧‧鎖存器
261‧‧‧步驟
263‧‧‧步驟
265‧‧‧步驟
267‧‧‧步驟
269‧‧‧步驟
471‧‧‧區塊選擇電路
473‧‧‧區塊選擇電路
475‧‧‧第一全域字線
477‧‧‧第二全域字線
581‧‧‧步驟
583‧‧‧步驟
585‧‧‧步驟
587‧‧‧步驟
589‧‧‧步驟
602‧‧‧記憶體系統
604‧‧‧記憶體晶粒
606‧‧‧控制晶粒/記憶體控制器
608‧‧‧三維(3-D)記憶體陣列
610‧‧‧讀取/寫入電路
612‧‧‧錯誤校正碼(ECC)電路
614‧‧‧偵測電路
616‧‧‧可適性讀取電路
618‧‧‧記錄電路
701‧‧‧NAND串
703‧‧‧垂直位元線
705‧‧‧選擇閘極
707‧‧‧選擇閘極
709‧‧‧外部元件
711‧‧‧外部元件
815‧‧‧NAND串
817‧‧‧局部位元線
921‧‧‧導電體
923‧‧‧導電體
925‧‧‧NAND串
927‧‧‧記憶體孔
929‧‧‧記憶體孔
BG‧‧‧背閘
BL‧‧‧位元線
BL0‧‧‧位元線
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
BL4‧‧‧位元線
BL5‧‧‧位元線
BLm‧‧‧位元線
BLm-1‧‧‧位元線
DWL‧‧‧虛設字線
ID‧‧‧源極-汲極電流
IREF‧‧‧參考電流
M1‧‧‧記憶體電晶體
M2‧‧‧記憶體電晶體
Mn‧‧‧記憶體電晶體
Q1‧‧‧電荷
Q2‧‧‧電荷
Q3‧‧‧電荷
Q4‧‧‧電荷
rV1‧‧‧臨限值
rV2‧‧‧臨限值
rV3‧‧‧臨限值
S1‧‧‧源極選擇電晶體
S2‧‧‧汲極選擇電晶體
SGD‧‧‧選擇閘極/選擇線
SGS‧‧‧選擇閘極/選擇線
SL‧‧‧源極線
VCG‧‧‧控制閘極電壓
vV1‧‧‧驗證位準/臨限電壓
vV2‧‧‧驗證位準/臨限電壓
vV3‧‧‧驗證位準/臨限電壓
WL0‧‧‧字線
WL1‧‧‧字線
WL2‧‧‧字線
WL3‧‧‧共同字線
WL31‧‧‧字線
WL32‧‧‧字線
WL33‧‧‧字線
WL61‧‧‧字線
WL62‧‧‧字線
WL63‧‧‧字線
WLn‧‧‧字線
圖1示意地繪示適用於實施本發明之一記憶體系統之主要硬體組件。
圖2示意地繪示一非揮發性記憶體胞。
圖3繪示任何一次在固定汲極電壓下浮動閘極可選擇性地儲存之四個不同電荷Q1至Q4之源極-汲極電流ID與控制閘極電壓VCG之間的關係。
圖4A示意地繪示組織為一NAND串之一串記憶體胞。
圖4B繪示由諸如圖4A中所示之NAND串50構成之記憶體胞之一NAND陣列210之一實例。
圖5繪示以NAND組態組織、並行感測或程式化之一頁記憶體胞。
圖6A至圖6C繪示程式化大量4種狀態的記憶體胞之一實例。
圖7繪示在z方向上自一基板垂直延伸之一NAND串之一實例。
圖8繪示在z方向上自一基板垂直延伸之一NAND串之另一實例。
圖9A以沿y-z平面之截面展示一3-D NAND記憶體陣列之一實例。
圖9B以沿x-y平面之截面展示圖9A之3-D NAND記憶體陣列。
圖10展示經判定遍及該串集合含有UECC資料之一個別串集合「串X」。
圖11繪示處置3-D記憶體之一區塊中之一串集合之UECC資料之一方法。
圖12繪示處置一3-D記憶體陣列中之UECC資料之一方法。
圖13繪示一區塊(區塊X)之一實例，該區塊經判定遍及該區塊含 有UECC資料。
圖14繪示複數個區塊可如何共用區塊選擇電路。
圖15繪示遍及共用區塊選擇電路之一群組之區塊處置UECC資料之一方法。
圖16展示可用以實施處置UECC資料之各種方法之硬體組件之一實例。
記憶體系統
圖1示意地繪示適用於實施本發明之一記憶體系統之主要硬體組件。記憶體系統90通常透過一主機介面使用一主機80進行操作。記憶體系統通常呈一記憶體卡或一嵌入式記憶體系統之形式。記憶體系統90包含一記憶體102，記憶體102的操作受控於一控制器100。記憶體102包括分佈在一或多個積體電路晶片上方之非揮發性記憶體胞之一或多個陣列。控制器100可包含介面電路110、一處理器120、唯讀記憶體(ROM)122、隨機存取記憶體(RAM)130、可程式化非揮發性記憶體124及額外組件。一控制器通常形成為一特定應用積體電路(ASIC)，且包含於此一ASIC中之組件大體上取決於特定應用。
實體記憶體結構
圖2示意地繪示一非揮發性記憶體胞。記憶體胞10可由具有一電荷儲存單元20(諸如一浮動閘極或一介電層)之一場效電晶體實施。記憶體胞10亦包含一源極14、一汲極16及一控制閘極30。
當今正使用許多商業上成功的非揮發性固態記憶體裝置。此等記憶體裝置可採用不同類型的記憶體胞，各類型具有一或多個電荷儲存元件。
典型的非揮發性記憶體胞包含EEPROM及快閃EEPROM。美國專利第5,595,924號中給定EEPROM記憶體胞及其等製造方法之實例。美 國專利第5,070,032號、第5,095,344號、第5,315,541號、第5,343,063號、第5,661,053號、第5,313,421號及第6,222,762號中給定快閃EEPROM記憶體胞、其等在記憶體系統中的使用及其等製造方法之實例。特定言之，美國專利第5,570,315號、第5,903,495號、第6,046,935號中描述具有NAND記憶體胞結構之記憶體裝置之實例。又，Eitan等人發表在IEEE Electron Device Letters第21卷第11版(2000年11月)第543頁至第545頁的「NROM：A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell」及美國專利第5,768,192號及第6,011,725號中描述利用介電儲存元件之記憶體裝置之實例。
實務上，當施加一參考電壓於控制閘極時，通常藉由跨一記憶體胞之源極電極及汲極電極感測傳導電流讀取記憶體胞之記憶體狀態。因此，對於一記憶體胞之浮動閘極上之各給定電荷，可偵測關於一固定參考控制閘極電壓之一對應傳導電流。類似地，可程式化至浮動閘極上之電荷範圍定義一對應臨限電壓窗或一對應傳導電流窗。
替代地，可在控制閘極處設定受測試之一給定記憶體胞之臨限電壓且偵測傳導電流是否低於或高於一臨限電流(記憶體胞讀取參考電流)，而非偵測一分割的電流窗之間的傳導電流。在一實施方案中，藉由檢查透過位元線之電容對傳導電流放電之速率來完成傳導電流相對於一臨限電流之偵測。
圖3繪示任何一次浮動閘極可選擇性地儲存之四個不同電荷Q1至Q4之源極-汲極電流ID與控制閘極電壓VCG之間的關係。由於固定汲極電壓偏壓，四個實線ID對VCG曲線表示可程式化於一記憶體胞之一浮動閘極上之四個電荷位準，其等分別對應於八種可能記憶體狀態中的四種。作為一實例，大量記憶體胞之臨限電壓窗之範圍可係自0.5V至3.5V。七種程式化記憶體狀態「0」、「1」、「2」、「3」、「4」、「5」、「6」及一抹除狀態(未展示)分別可藉由將臨限窗分割為各自間隔0.5 V之區域而界定。例如，若如所示使用2μA之一參考電流IREF，則使用Q1程式化之記憶體胞可被視為處於一記憶體狀態「1」，這係因為其曲線在由VCG=0.5V及1.0V界定之臨限窗之區域中與IREF交叉。類似地，Q4處於一記憶體狀態「5」。
如自上文描述可知，一記憶體胞儲存的狀態愈多，其臨限窗劃分得愈精緻。例如，一記憶體裝置可具有具備範圍自-1.5V至5V之一臨限窗之記憶體胞。這提供6.5V之一最大寬度。若記憶體胞儲存16種狀態，則各狀態可在臨限窗中佔據200mV至300mV。這將要求程式化及讀取操作的精度更高以能夠達成所需解析度。
NAND結構
圖4A示意地繪示組織為一NAND串之一串記憶體胞。一NAND串50包括一系列記憶體電晶體M1、M2、......Mn(例如，n=4、8、16或更高)，其等藉由其等源極及汲極呈菊鏈。一對選擇電晶體S1、S2控制記憶體電晶體鏈分別經由NAND串的源極端子54及汲極端子56連接至外界。在一記憶體陣列中，當接通源極選擇電晶體S1時，源極端子耦合至一源極線(參見圖4B)。類似地，當接通汲極選擇電晶體S2時，NAND串之汲極端子耦合至記憶體陣列之一位元線。該鏈中之各記憶體電晶體10用作一記憶體胞。其具有一電荷儲存元件20以儲存給定電荷量以表示一所期記憶體狀態。各記憶體電晶體之一控制閘極30容許控制讀取及寫入操作。如將參見圖4B，一列NAND串之對應記憶體電晶體之控制閘極30全部連接至相同字線。類似地，選擇電晶體S1、S2之各者之一控制閘極32分別經由其源極端子54及汲極端子56對NAND串提供控制存取。同樣地，一列NAND串之對應選擇電晶體之控制閘極32全部連接至相同選擇線。
當在程式化期間讀取或驗證一NAND串內之一經定址之記憶體電晶體10時，給其控制閘極30供應一適當電壓。同時，NAND串50中之 未定址之記憶體電晶體之剩餘電晶體藉由施加足夠大的電壓於其等控制閘極上而完全接通。以此方式，有效地產生自個別記憶體電晶體之源極至NAND串之源極端子54之一導電路徑，且同樣地有效地產生自個別記憶體電晶體之汲極至記憶體胞之汲極端子56之一導電路徑。美國專利第5,570,315號、第5,903,495號、第6,046,935號中描述具有此等NAND串結構之記憶體裝置。
圖4B繪示由諸如圖4A中所示之NAND串50構成之記憶體胞之一NAND陣列210之一實例。沿各行NAND串，一位元線(諸如位元線36)耦合至各NAND串之汲極端子56。沿各排NAND串，一源極線(諸如源極線34)耦合至各NAND串之源極端子54。又，沿一排NAND串中之一列記憶體胞之控制閘極連接至一字線，諸如字線42。沿一排NAND串中之一列選擇電晶體之控制閘極連接至一選擇線，諸如選擇線44。一排NAND串中之一整列記憶體胞可藉由該排NAND串之字線及選擇線上之適當電壓而定址。
圖5繪示以NAND組態組織、並行感測或程式化之一頁記憶體胞。圖5本質上展示圖4B之記憶體陣列210中之一排NAND串50，其中各NAND串之細節如圖4A中明確所示。諸如頁60之一實體頁係經啟用以並行感測或程式化之記憶體胞之一群組。這係由感測放大器212之一對應頁完成。已感測的結果鎖存在鎖存器214之一對應集合中。各感測放大器可經由一位元線耦合至一NAND串。該頁係由該頁之共同連接至一字線42之記憶體胞之控制閘極啟用且各記憶體胞可由一感測放大器經由一位元線36存取。作為一實例，當分別感測或程式化該頁記憶體胞60時，分別施加一感測電壓或一程式化電壓於共同字線WL3且施加適當電壓於位元線上。
記憶體之實體組織
快閃記憶體與其他類型的記憶體之間的一個重要的區別在於： 必須由抹除狀態程式化一記憶體胞。即，浮動閘極必須首先被清空電荷。程式化接著將所要的電荷量添加回至浮動閘極。其並不支持自浮動閘極移除電荷之一部分以自一更多程式化狀態進入一更少程式化狀態。這意謂更新資料無法覆寫現有資料且必須被寫入至一先前未寫入位置。
抹除係清空來自浮動閘極之所有電荷且大體上消耗可觀的時間。因此，逐個或甚至逐頁抹除記憶體胞將極為麻煩且極慢。實務上，記憶體胞之陣列被劃分為記憶體胞之極多個區塊。如對於快閃EEPROM系統而言常見的是，區塊係抹除單位。即，各區塊含有一起抹除之最少數目的記憶體胞。雖然將大量記憶體胞彙總在一區塊中以並行抹除將改良抹除性能，但是一大尺寸的區塊亦必須處置大量更新及陳舊資料。
各區塊通常被劃分為多個實體頁。一邏輯頁係含有等於一實體頁中之記憶體胞的數目之大量位元之程式化或讀取之一單位。在每個記憶體胞儲存一位元之一記憶體中，一實體頁儲存資料之一邏輯頁。在每個記憶體胞儲存兩個位元之記憶體中，一實體頁儲存兩個邏輯頁。儲存於一實體頁中之邏輯頁的數目因此反映每個記憶體胞儲存之位元數目。在一實施方案中，個別頁可被劃分為多個片段，且片段可含有一次寫入作為一基本程式化操作之最少數目的記憶體胞。資料之一或多個邏輯頁通常儲存於一列記憶體胞中。一頁可儲存一或多個區段。一區段包含使用者資料及附加項資料。
所有位元、全序列MLC程式化
圖6A至圖6C繪示程式化大量4種狀態的記憶體胞之一實例。圖6A繪示可程式化為分別表示記憶體狀態「0」、「1」、「2」及「3」之臨限電壓之四個相異分佈之大量記憶體胞。圖6B繪示一抹除記憶體之「經抹除之」臨限電壓之初始分佈。圖6C繪示已程式化許多記憶 體胞之後的記憶體之一實例。本質上，一記憶體胞最初具有一「經抹除」臨限電壓且程式化將會使其移動至一更高值，進入由驗證位準vV1、vV2及vV3界定之三個區之一者中。以此方式，各記憶體胞可被程式化為三種程式化狀態「1」、「2」及「3」之一者或在「抹除」狀態中保持未程式化。隨著記憶體得到更多程式化，如圖6B中所示之「抹除」狀態之初始分佈將變得更狹窄且抹除狀態由「0」狀態表示。
具有一低位元及一高位元之一2-位元程式碼可用以表示四種記憶體狀態之各者。例如，「0」、「1」、「2」及「3」狀態分別由「11」、「01」、「00」及「10」表示。2-位元資料可藉由以「全序列」模式感測而讀取自記憶體，其中藉由相對於讀取界定分別感測三個子過程中之臨限電壓rV1、rV2及rV3一起感測該兩個位元。
3-D NAND結構
一習知二維(2-D)NAND陣列之一替代配置係三維(3-D)陣列。與沿一半導體晶圓之一平坦表面形成之2-D NAND陣列相比，3-D陣列自晶圓表面向上延伸，且大體上包含向上延伸之記憶體胞之堆疊或行。各種3-D配置係可行的。在一配置中，垂直形成一NAND串，其之一端(例如，源極)在晶圓表面處且另一端(例如，汲極)在頂部上。在另一配置中，形成一U型之一NAND串使得NAND串之兩端可存取在頂部上，因此促進此等串之間的連接。美國專利公開案第2012/0220088號及美國專利公開案第2013/0107628號中描述此等NAND串及其等形成之實例，該等案係以引用之方式併入本文。
圖7展示在一垂直方向上延伸(即，在垂直於基板之x-y平面之z方向上延伸)之一NAND串701之一第一實例。形成記憶體胞，其中一垂直位元線(局部位元線)703行進穿過一字線(例如，WL0、WL1等等)。局部位元線與字線之間之一電荷捕獲層儲存電荷，這影響由耦合至垂 直位元線(通道)之字線(閘極)形成之電晶體之臨限電壓(該字線環繞該垂直位元線)。此等記憶體胞可藉由形成字線之堆疊且接著蝕刻其中待形成記憶體胞之記憶體孔而形成。記憶體孔接著與一電荷捕獲層齊平且填充有一合適的局部位元線/通道材料(填充有合適的介電層以進行隔離)。
正如平坦NAND串，選擇閘極705、707位於該串之任一端處以容許NAND串選擇性地連接至外部元件709、711或與外部元件709、711隔離。此等外部元件大體上係導線，諸如供應極多個NAND串之共同源極線或位元線。垂直NAND串可以類似於平坦NAND串之一方式操作，且SLC及MLC操作二者皆係可行的。雖然圖7展示具有串聯連接的32個記憶體胞(0至31)之一NAND串之一實例，但是一NAND串中之記憶體胞數目可為任何合適的數字。為清楚起見並未展示全部記憶體胞。應瞭解，字線3至29(未展示)與局部垂直位元線交叉之處形成額外記憶體胞。
圖8展示在一垂直方向(z方向)上延伸之一NAND串815之一第二實例。在此情況下，NAND串815形成一U型，與位於結構頂部上之外部元件(源極線「SL」及位元線「BL」)連接。NAND串815底部處係一可控閘極(背閘「BG」)，其連接NAND串815之兩側。字線WL0至WL63與垂直局部位元線817交叉處形成總共64個記憶體胞(但是在其他實例中，可以提供其他數目的記憶體胞)。選擇閘極SGS、SGD位於NAND串815之任一端處以控制NAND串815之連接/隔離。
垂直NAND串可經配置以按各種方式形成一3-D NAND陣列。圖9A展示其中一區塊中之多個U型NAND串連接至一位元線之一實例。在此情況下，一區塊中存在連接至一位元線(「BL」)之n個串(串1至串n)。「n」值可為任何合適的數字，例如8、12、16、32或更大。串交替定向，奇數串的源極連接在左側且偶數串的源極在右側。此配置 係方便的，但是並非至關重要且其他型樣亦係可行的。
圖9A展示兩個區塊接觸之處。區塊A含有連接至位元線BL之n個串。雖然僅展示區塊A之串n及n-1，但是應瞭解重複結構繼續保留在其中串1至n-2所在的左側。區塊B含有連接至位元線BL之n個串。雖然僅展示區塊B之串1至3，但是應瞭解重複結構繼續保留在其中串4至串n所在的右側。亦應瞭解，所示截面係沿供應區塊之許多位元線之一者，且存在沿y方向延伸且沿x方向彼此分離之許多類似位元線(即，位於圖9A中所示之位元線後面)。字線沿垂直於圖9A之平面之x方向延伸以連接不同位元線之串集合。類似地，選擇線在x方向上延伸使得一串集合可選擇性地連接或隔離為一單元。在所示實例中，形成字線使得一單一導電帶狀物形成兩個相鄰串之一字線。因此，例如，在區塊B中，串1及串2具有由共同導電帶狀物形成之字線WL32至WL63。相比之下，相鄰串之間並未共用選擇線。這容許即使選定的串集合可包含不可分離於未選定串之字線控制之字線，亦單獨選擇一區塊內之一個別串集合。
圖9A展示使選擇線SGD、SGS與主機資料字線WL0至WL63分離之虛設字線「DWL」。雖然主機資料字線用以儲存主機資料(即，可自一外部源發送至記憶體之資料，期望該資料將回應於一讀取命令而返回)，但是虛設字線並不儲存主機資料。其等可不儲存任何資料，或可儲存將虛設記憶體胞置於一所要條件(例如，將其等臨限電壓置於使存取其他記憶體胞更容易或減小干擾風險之位準)之一些虛設資料。所示之虛設字線對儲存資料提供一定的保護。特定言之，最接近選擇閘極之字線由於其靠近選擇閘極而可能易受資料干擾攻擊。藉由使此字線成為一虛設字線，減小干擾主機資料之危險。在一些情況下，可在一選擇線與主機資料字線之間提供兩個或更多個虛設字線，這係因為干擾之風險使一個以上字線自選擇線延伸。虛設字線亦可位 於除所示之單個位置以外的其他位置處。例如，一或多個虛設字線可位於主機資料字線與背閘(「BG」)之間。虛設字線大體上具有與主機資料字線相同之實體結構，使得虛設字線之數目及位置可經組態用於任何給定陣列結構。
若區塊A及區塊B接觸，則該兩個區塊中(即，區塊A之串n與區塊B之串1之間)存在虛設記憶體胞。在此實例中，在各區塊中提供虛設記憶體胞之一NAND串的一半使得該兩個區塊之主機資料字線由兩個虛設字線分離。這將會減小在不同區塊之主機資料字線彼此緊鄰之情況下可能發生的干擾。在此實例中，亦在相鄰區塊接觸之處提供未連接至控制電路(將「未連接」標記為「NC」)之虛設選擇線。根據記憶體設計及操作要求，虛設字線之不同配置及區塊之間之其他虛設結構係可行的。例如，可連接選擇線，相鄰區塊之背閘可比所示更緊靠，可以不同方式連接虛設字線等等。
圖9B中進一步繪示圖9A之3-D NAND記憶體陣列，圖9B展示沿圖9A之A-A'(即，沿使WL0與WL63交叉之x-y平面)之一截面。可知，一區塊之字線係由導電材料之連接在一起的帶狀物形成。因此，一區塊之不同串中標記為WL0之所有字線電連接在一起且係由一單一導電體921形成。類似地，一區塊之不同串中標記為WL63之所有字線電連接在一起且係由一單一導電體923形成。在一給定層級上形成一區塊之字線之該兩個導電體表現為自區塊之相對側延伸之交錯指狀物。此兩個導電體可由淺溝渠隔離(STI)介電質或任何合適的絕緣體分離。在字線之各層級處可發現一類似型樣(例如，WL1及WL62如WL2及WL61般類似地交錯，以此類推)。不同區塊之字線彼此隔離。因此，區塊A之WL0與區塊B之WL0分離且電隔離。類似地，區塊A之WL63與區塊B之WL0分離且電隔離。
記憶體孔被示為圓圈(記憶體孔呈圓柱形形狀且在垂直於所示截 面之z方向上延伸)。一U型NAND串925沿兩個記憶體孔927、929延伸，其中一記憶體孔927行進穿過導電體923且另一記憶體孔929行進穿過導電體921。一串集合由沿x方向對準且共用選擇線(其等亦沿x方向延伸)之所有此等串組成。例如，一此集合係由區塊B中之「串3」指示之所有串構成，包含串925。當選擇一區塊內之一給定串集合時，可藉由施加適當的字線電壓於一選定字線及未選定字線來讀取選定字線(或字線之部分，即與字線交叉之位元線之一子集)。
字線驅動器經連接以將適當的電壓供應給一區塊之連接字線(例如，導電體923及921)使得可存取(例如，程式化或讀取)區塊之一字線。選擇線驅動器經連接以將適當的電壓供應給選擇線使得選擇一區塊中之一特定串集合。
因為存在沿一區塊內之一位元線之多個串，所以必須在存取(例如，讀取或程式化)記憶體時指定一特定串。雖然在2-D NAND中，指定一區塊及字線(或一字線之部分)大體上足以指定獨有資料，但是在諸如上文所示之一3-D結構中，一給定區塊及字線可存在儲存資料之n個不同部分(其中n係沿一區塊中之一位元線之串數)。一區塊內可一起選擇之一串集合係大小介於一單一字線與一區塊之間的中間之一單元。此一單元源於特定3-D記憶體結構，諸如圖9A及圖9B中所示之結構。
不可校正的資料
記憶體系統中通常在儲存之前使用一錯誤校正碼(ECC)方案編碼資料。當讀取此資料時，解碼此資料且至多可在一定限制上校正讀取資料中之錯誤。該限制大體上取決於所使用之ECC方案且尤其取決於所添加的冗餘量。雖然可由ECC校正少量損壞位元，但是ECC不可校正極多個損壞位元(「UECC」)使得需要某種其他手段。
在一些情況下，使用一讀取條件集合讀取自一記憶體陣列之資 料可被發現為UECC。若再次使用一不同讀取條件集合自記憶體陣列讀取該資料，則可由ECC校正該資料(即，該資料可具有處於ECC方案在一高置信度下校正之容量內之多個損壞位元)。美國專利第5,532,962號中可發現處置讀取錯誤之方式之實例。
某些讀取故障模式係為2-D記憶體及3-D記憶體所共有，而其他故障模式專用於3-D記憶體。一般而言，三維組件配置給定經設計隔離之組件之間短路或洩漏之額外可能性(例如，因為介電質缺陷)。雖然一2-D記憶體中之一特定線(諸如一字線)可具有使任一側上之相鄰字線短路之一可能性，但是一3-D記憶體中之一線亦可使上下相鄰字線短路。此外，3-D記憶體之複雜幾何形狀及有難度的程序要求可使一3-D記憶體中更加可能存在缺陷。雖然ECC可能能夠處置少量損壞位元，但是諸如由組件短路或洩漏引起的大群組之損壞位元無法由ECC校正。例如，若一字線短路至另一組件，則沿字線可存在極多個損壞位元使得沿字線之資料可為UECC。
已發現某些故障模式提供損壞資料之型樣，其等可由針對該等特定型樣之手段解決。此等型樣可為一3-D記憶體之實體結構之一結果。雖然一些缺陷可僅影響一單個記憶體胞、少量記憶體胞或一單個字線，但是其他缺陷可影響記憶體陣列之一較大單元。藉由判定UECC資料之範圍，可識別一合適的手段以處置UECC資料且不影響其他資料。
例如，在一些情況下，一缺陷可導致遍及一串集合之資料成為UECC，同時不影響其他串集合中之資料。圖10展示一實例，其中遍及串X之儲存資料係UECC，而相同區塊中之其他串集合(串X-1、串X-2......等等及串X+1、串X+2......等等)中之資料可由ECC校正。應瞭解，圖10之截面圖展示來自各集合之一單個代表性串，且一串集合(諸如串X)係由共用相同選擇線之所有串形成。術語「串X」在本文可 指在一區塊中具有編號「X」之所有串，即，指在y方向上對準且共用一選擇線或多個選擇線(例如，SGS及SGD)之一串集合。
由於影響串X但不影響其他串之某個特定故障模式，遍及串X之資料可為UECC。在其他實例中，故障模式可導致兩個相鄰串中之資料成為UECC，而相同區塊中之其他串中之資料仍可由ECC校正。例如，相鄰串之選擇線之間的短路可導致兩個串之資料成為UECC。在圖10中，串X之SGD與串X+1之SGD之間的短路可導致該兩個串X及串X+1之資料成為UECC，而該區塊中之所有其他串之資料保持不受影響。
根據一實例，當沿一特定串集合之一字線遭遇UECC資料時，判定遍及該串集合之儲存資料是否係UECC。這可藉由使用相同讀取條件讀取該串集合中之一或多個其他字線之資料且對讀取資料執行ECC解碼而達成。因此，若一特定串之WL0之資料係UECC，則(例如)相同區塊中之相同串之WL20及WL40可能經讀取以查看儲存於WL20及WL40中之資料是否亦係UECC。可隨機或根據一預定型樣選擇一合適的樣本。若臨限數目個以上字線含有係UECC之資料，則遍及該串集合之資料可被視為UECC。通常，使用某個預設讀取條件集合執行此讀取。隨後，讀取條件之一或多個修改集合可用以嘗試尋找提供ECC可校正資料之讀取條件。
可改變各種條件以尋找提供ECC可校正資料之一讀取條件集合。例如，可修改施加於一選定字線之電壓。可修改施加於一選定串集合中之一未選定字線之電壓(讀取通過電壓)。可針對一虛設字線或一主機資料字線或兩者修改此一讀取通過電壓。可修改施加於一或兩個選擇線(SGS、SGD)之電壓。可修改施加於背閘之電壓。可修改施加於共用相同區塊選擇電路之相鄰未選定區塊之電壓(下文論述)。可一起修改包含此等及其他條件之條件組合。可根據一預定型樣或基於自一 次反覆至另一次反覆之某個回饋(例如，使用ECC結果以指示一特定修改是否提供更好或更差結果)來進行修改。一般而言，此修改可至多進行至某個限制，其可為一最大時間、一最大反覆次數或某個其他限制。若該限制內未發現成功的讀取條件(導致ECC可校正資料之條件)，則可使用某種其他手段來獲得所需資料(例如，可由儲存在別處的冗餘資料恢復資料)。
若發現成功的讀取條件，則可儲存成功的讀取條件用於來自串X之資料之任何後續讀取。雖然可使用一預設讀取條件集合繼續執行自其他串之讀取，但是記憶體系統可記錄串X需要一經修改之讀取條件集合。因此，在一特定串集合內應用解決UECC之方案於該特定串集合且不影響其他串集合。
可在含有記憶體陣列(記憶體晶粒)之相同積體電路中之晶片上或在另一積體電路中之晶片外對成功的讀取條件執行記錄。例如，若一記憶體控制器或特定應用積體電路(ASIC)連接至記憶體晶粒，則只要一讀取命令定址於該串集合，成功的讀取條件即可由控制器記錄且可由控制器發送。
圖11係展示用於處置如上文描述之UECC資料之一方案之一流程圖。當資料被判定為UECC時151，判定遍及含有資料之串集合之資料是否係UECC 153。若遍及該串集合之資料並非UECC，則可尋找專用於一字線或資料之其他更小部分之一解決方案(例如，使用冗餘資料以重構該資料部分)155。若遍及該串集合之資料係UECC，則施加經修改之讀取條件以獲得UECC可校正資料157。當發現成功的讀取條件時，儲存其等用於隨後遍及該串集合使用159。
本發明之態樣可應用於惟一串集合以外之資料單元。一般而言，當發現UECC資料時，可判定遍及含有該資料之某個較大單元，資料是否係UECC。例如，可判定遍及一串集合(如上文描述)、遍及 一區塊、遍及某個區塊群組或遍及某個其他單元之資料是否係UECC。
圖12係繪示處置UECC資料之方法之某些態樣之一流程圖。當在使用某些讀取條件讀取時發現資料係UECC 261，則判定在使用該等讀取條件讀取時遍及某個較大單元之資料是否係UECC 263。若遍及一較大單元(例如，專用於一字線)之資料並非UECC，則可應用專用於係UECC(例如，專用於一個別字線)之資料之一不同解決方案265。若遍及一較大單元之資料係UECC，則施加經修改之讀取條件以尋找成功的讀取條件267。接著記錄此等成功的讀取條件用於遍及較大單元使用269。
圖13繪示一區塊(區塊X)，其含有當使用預設讀取條件讀取時遍及該區塊之資料係UECC。區塊X由含有UECC資料之n串(圖13中省略串3至串n-1)組成。因此，在此情況下，UECC資料並未被限於該區塊內之一特定串集合，而是延伸遍及該區塊之所有串1-n。因此，在此實例中，應用一解決方案於整個區塊。特定言之，當使用預設讀取條件判定遍及區塊X之資料係UECC且施加經修改之讀取條件以尋找成功的讀取條件時，記錄該等成功的讀取條件用於遍及區塊X之資料之後續讀取。可繼續使用預設讀取條件讀取其他區塊(諸如區塊X-1及區塊X+1)。
在一些情況下，兩個或更多個區塊可共用區塊選擇電路。美國專利公開案第2011/0267885號中展示此等共用區塊選擇電路之實例。例如，區塊X及區塊X+1可共用一些記憶體設計中之一區塊選擇電路且可被視為配對區塊以用於選擇目的。此等配對或分組(可係兩個以上)區塊可具有影響作為一單元之一對或一群組區塊之特定故障模式。
圖14展示配對區塊之一實例，其中各對區塊共用區塊選擇電 路。例如，區塊X及區塊X+1共用一區塊選擇電路471。區塊X+2及區塊X+3共用一區塊選擇電路473，以此類推。當存取特定資料時，選擇一特定字線、含有該字線之串集合及含有該串集合之區塊。區塊選擇電路將選定區塊(例如，區塊X)之字線連接至使用讀取電壓及讀取通過電壓適當偏壓之第一全域字線475。共用的區塊選擇電路471將未選定配對區塊(例如，區塊X+1)之字線連接至偏壓至某個低電壓之單獨第二全域字線477。在一些情況下，區塊之間之一短路或洩漏可影響兩個區塊中之讀取。例如，由圖9A可知，若區塊X與區塊X+1之間之絕緣不足，則區塊X之WL0與區塊X+1之WL0之間可發生一短路或洩漏。由於一區塊內之連接字線，此一缺陷將會影響該兩個區塊之所有串。例如，為讀取區塊X之一串之一字線，可能必須施加一讀取通過電壓於WL0。若區塊X之WL0洩漏至區塊X+1之WL0(其通常處於低於讀取通過電壓之某個電壓)，則區塊X之WL0上之有效電壓可能不足以使沿WL0之記憶體胞導電且可導致UECC資料遍及區塊X及區塊X+1。對於未配對區塊，未選定區塊之字線將大體上浮動(與全域字線隔離)且洩漏至此等字線將不會顯著影響施加於選定區塊之電壓。
用於此UECC資料之經修改之讀取條件可包含施加於共用區塊選擇電路之任何區塊之修改電壓。例如，可使用等於或更接近選定區塊之讀取通過電壓來代替施加某個低電壓於一配對區塊之字線，使得消除或減小任何洩漏。可以此方式修改施加於虛設及/或主機資料字線之電壓。雖然可總是施加較高電壓於與選定區塊共用區塊選擇電路之未選定區塊，但是這可導致大量的功率消耗且大體上並非所要。因此，僅在實際上已發現UECC資料之情況下可施加修改電壓於未選定區塊，同時施加較低電壓於與所有其他情況中之選定區塊成群組之未選定區塊。
雖然此實例係指字線，但是區塊之間之其他元件短路亦可導致 UECC資料遍及一對區塊。例如，沿一區塊邊界之一部分串中之虛設字線之間可發生短路。相鄰區塊之背閘之間可發生短路。相鄰區塊之選擇線之間可發生短路(若選擇線未連接，則短路可能不顯著，但是若其等連接，則短路可能顯著)。
圖15係繪示處置UECC資料之一實例之一流程圖。當遭遇UECC資料時581，判定遍及共用區塊選擇電路之一群組之區塊(例如，一對區塊)之資料是否係UECC 583。若遍及該群組之資料係UECC，則施加經修改之讀取條件以獲得ECC可校正資料585。儲存成功的讀取條件用於隨後遍及該群組之區塊使用587。除施加於選定區塊之不同電壓以外(或代替施加於選定區塊之不同電壓)，此等條件亦可包含施加於該群組內之該或該等未選定區塊之不同電壓。若遍及該群組之區塊之資料並非UECC，則應用一更有限的解決方案589。
可以各種方式組合上文各種方案。例如，當發現UECC資料時，可作出一系列判定：判定遍及一串集合，資料是否不可校正，且若是，則判定遍及一區塊，資料是否不可校正，且若是，則判定遍及一群組之區塊，資料是否不可校正。因此，遍及其之資料係UECC之最大單元可被修改且採取適當動作以解決遍及受影響單元之問題。
圖16展示可用以實施上文描述之一些方法之硬體之一實例。特定言之，圖16展示包含一記憶體晶粒604及一控制晶粒606之一記憶體系統602。記憶體晶粒包含一記憶體陣列608及讀取/寫入電路610。當控制器自一主機接收一讀取命令時，其使用讀取/寫入電路610以存取特定資料。記憶體控制器606包含用於解碼由讀取/寫入電路610發送之資料之ECC電路612。若ECC電路612發現來自讀取/寫入電路610之資料不可校正，則偵測電路614可將額外讀取請求發送至讀取/寫入電路610以判定遍及某個或一些較大單元之資料是否係UECC。若遍及某個較大單元之資料係UECC，則可適性讀取電路616可將一或多個額外 讀取請求及不同讀取條件集合發送至讀取/寫入電路610。可發送一系列此等讀取請求及不同讀取條件直至返回可由ECC電路612校正之資料。當發現成功的讀取條件時，將如由ECC電路612校正之資料發送至主機且將成功的讀取條件記錄在記錄電路618中。應瞭解，記憶體系統602中存在額外組件。此等額外組件可包含圖1中所示之習知組件。此處描述之各種電路可為形成於一ASIC中之專用電路、經組態用於一特定目的之可程式化邏輯電路，或可透過韌體使用經組態用於一特定目的之通用電路實施，或可為某個組合。
雖然上文描述係指特定三維非揮發性記憶體陣列內之單元之特定實例，但是應瞭解本發明之態樣可應用於不同記憶體系統中之不同單元。此外，雖然已關於上文實例論述特定讀取條件，但是可修改任何合適的讀取條件以獲得ECC可校正資料。
結論
本發明之前述詳細描述已針對繪示及描述目的而加以呈現。其不旨在詳盡本發明或將本發明限於所揭示之精確形式。鑑於上文教示，許多修改及變動係可行的。選擇所描述實施例以最佳地解釋本發明之原理及其實際應用，以藉此使熟習此項技術者能夠在各個實施例中且在如適用於所預期之特定使用之各種修改下最佳地利用本發明。希望本發明之範疇係由附屬於本發明之專利申請範圍定義。
261‧‧‧步驟
263‧‧‧步驟
265‧‧‧步驟
267‧‧‧步驟
269‧‧‧步驟

Claims (38)

  1. 一種操作一三維非揮發性NAND記憶體之方法，其包括：施加一第一讀取條件集合於一區塊之一第一部分以獲得第一資料；對該第一資料執行錯誤校正碼(ECC)解碼；判定ECC不可校正該第一資料；回應於判定ECC不可校正該區塊之該第一部分中之該第一資料，判定當使用該第一讀取條件集合讀取時ECC是否不可校正該三維NAND記憶體內大於該區塊之該第一部分之一較大單元，該較大單元由以下項組成：(i)共用區塊選擇電路之複數個區塊，包含該區塊，(ii)該區塊，或(iii)該區塊內由一共同選擇線一起選擇之一串集合；若遍及該較大單元ECC不可校正該儲存資料，則施加經修改之讀取條件於該區塊之該第一部分以尋找提供可由ECC校正之第二資料之一第二讀取條件集合；及返回經校正之第二資料並記錄該第二讀取條件集合用於該較大單元之資料之後續讀取。
  2. 如請求項1之方法，其中該第一讀取條件集合包含施加於一選定字線之一第一讀取電壓，且該第二讀取條件集合包含施加於該選定字線之一第二讀取電壓，該第二讀取電壓不同於該第一讀取電壓。
  3. 如請求項1之方法，其中該第一讀取條件集合包含施加於未選定字線之一第一讀取通過電壓，且該第二讀取條件集合包含施加於該等未選定字線之一第二讀取通過電壓，該第二讀取通過電壓不同於該第一讀取通過電壓。
  4. 如請求項1之方法，其中該第一讀取條件集合包含施加於一選擇線之一第一選擇電壓，且該第二讀取條件集合包含施加於該選擇線之一第二選擇電壓，該第二選擇電壓不同於該第一選擇電壓。
  5. 如請求項1之方法，其中該第一讀取條件集合包含施加於一未選定串集合之一選擇線之一第一未選擇電壓，且該第二讀取條件集合包含施加於該未選定串集合之該選擇線之一第二未選擇電壓，該第二未選擇電壓不同於該第一未選擇電壓。
  6. 如請求項1之方法，其中該第一讀取條件集合包含施加於一虛設字線之一第一讀取通過電壓，且該第二讀取條件集合包含施加於該虛設字線之一第二讀取通過電壓。
  7. 如請求項1之方法，其中該第一讀取條件集合包含提供給與該區塊共用區塊選擇電路之一未選定區塊之一主機資料字線、一虛設字線及/或一選擇線之一第一電壓，且該第二讀取條件集合包含提供給該未選定區塊之該主機資料字線、該虛設字線及/或該選擇線之一第二電壓，該第二電壓不同於該第一電壓。
  8. 如請求項7之方法，其中該第一電壓及該第二電壓被提供給該未選定區塊之字線且該第二電壓高於該第一電壓。
  9. 如請求項1之方法，其中若臨限數目個以上經修改之讀取條件施加於該區塊之該第一部分且未發現提供可由ECC校正之第二資料之該第二讀取條件集合，則自儲存於其他區塊中之冗餘資料恢復該區塊之該第一部分之資料。
  10. 一種操作一三維非揮發性NAND記憶體之方法，其中各區塊包含連接至各位元線之複數個串，沿一位元線之各串可由一不同選擇線選擇使得一個別選擇線選擇不同位元線之一串集合，該方法包括： 施加一第一讀取條件集合於一選定串集合之一選定字線以獲得第一資料；對該第一資料執行錯誤校正碼(ECC)解碼；判定ECC不可校正該第一資料；回應於判定ECC不可校正該第一資料，判定遍及該選定串集合，是否不可校正儲存資料；若遍及該選定串集合，不可校正該儲存資料，則施加經修改之讀取條件於該區塊之該第一部分以尋找提供可由ECC校正之第二資料之一第二讀取條件集合；及返回經校正之第二資料並記錄該第二讀取條件集合用於該第一串集合中之資料之後續讀取。
  11. 如請求項10之方法，其中該判定遍及該選定串集合是否不可校正儲存資料包含嘗試使用該第一讀取條件集合讀取該選定串集合內之一或多個額外字線。
  12. 如請求項10之方法，其進一步包括判定在使用該第一讀取條件集合讀取時遍及含有該選定串集合之一區塊ECC是否不可校正該區塊中之儲存資料。
  13. 如請求項12之方法，其中若在使用該第一讀取條件集合讀取時，遍及該選定串集合，ECC不可校正儲存資料，且遍及該區塊，ECC並非不可校正該儲存資料，則記錄該第二讀取條件集合用於該第一串集合中之資料之後續讀取，同時維持該第一讀取條件集合用於該區塊中之其他串集合之後續讀取。
  14. 一種操作一三維非揮發性NAND記憶體之方法，其包括：施加一第一讀取條件集合於一區塊之一第一部分以獲得第一資料；對該第一資料執行錯誤校正碼(ECC)解碼； 判定ECC不可校正該第一資料；回應於判定ECC不可校正該第一資料，判定遍及共用區塊選擇電路之包含該區塊之複數個區塊，ECC是否不可校正儲存資料；若遍及該複數個區塊，ECC不可校正該儲存資料，則施加經修改之讀取條件於該區塊之該第一部分以尋找提供可由ECC校正之第二資料之一第二讀取條件集合；及返回經校正之第二資料並記錄該第二讀取條件集合用於遍及共用區塊選擇電路之該複數個區塊之資料之後續讀取。
  15. 如請求項14之方法，其中該第一讀取條件集合包含提供給該複數個區塊之一未選定區塊之一主機資料字線、一虛設字線及/或一選擇線之一第一電壓，且該第二讀取條件集合包含提供給該未選定區塊之該主機資料字線、該虛設字線及/或該選擇線之一第二電壓，該第二電壓不同於該第一電壓。
  16. 如請求項15之方法，其中該第一電壓及該第二電壓被提供給該未選定區塊之一字線且該第二電壓高於該第一電壓。
  17. 如請求項15之方法，其中該第一電壓及該第二電壓被提供給該未選定區塊之一選擇線且該第二電壓高於該第一電壓。
  18. 一種三維非揮發性NAND記憶體系統，其包括：一三維非揮發性NAND記憶體陣列；錯誤校正碼(ECC)電路，其等解碼讀取自該非揮發性NAND記憶體陣列之一區塊之一部分之資料；判定電路，其等回應於判定當使用一第一讀取條件集合讀取時ECC不可校正讀取自該區塊之該部分之該資料，判定在使用該第一讀取條件集合讀取時ECC是否不可校正遍及該三維非揮發性NAND記憶體陣列內大於該區塊之該部分之一較大單元之資料，該較大單元由以下項組成：(i)共用區塊選擇電路之複數個區 塊，包含該區塊，(ii)該區塊，或(iii)該區塊內由一共同選擇線一起選擇之一串集合；可適性讀取電路，其等經組態以施加經修改之讀取條件以尋找在使用該第一讀取條件集合讀取時遍及該較大單元ECC不可校正資料之情況下提供可由ECC校正之資料之一第二讀取條件集合；及記錄電路，其等記錄該第二讀取條件集合用於該較大單元之資料之後續讀取。
  19. 如請求項18之三維非揮發性NAND記憶體系統，其中該三維非揮發性NAND記憶體陣列位於一記憶體晶粒上且該等記錄電路位於一單獨記憶體控制器晶粒上。
  20. 如請求項19之三維非揮發性NAND記憶體系統，其中該等記錄電路係使用韌體實施於該記憶體控制器晶粒上。
  21. 如請求項18之三維非揮發性NAND記憶體系統，其中該第一讀取條件集合包含施加於一選定字線之一第一讀取電壓，且該第二讀取條件集合包含施加於該選定字線之一第二讀取電壓，該第二讀取電壓不同於該第一讀取電壓。
  22. 如請求項18之三維非揮發性NAND記憶體系統，其中該第一讀取條件集合包含施加於未選定字線之一第一讀取通過電壓，且該第二讀取條件集合包含施加於該等未選定字線之一第二讀取通過電壓，該第二讀取通過電壓不同於該第一讀取通過電壓。
  23. 如請求項18之三維非揮發性NAND記憶體系統，其中該第一讀取條件集合包含施加於一選擇線之一第一選擇電壓，且該第二讀取條件集合包含施加於該選擇線之一第二選擇電壓，該第二選擇電壓不同於該第一選擇電壓。
  24. 如請求項18之三維非揮發性NAND記憶體系統，其中該第一讀取 條件集合包含施加於一未選定串集合之一選擇線之一第一未選擇電壓，且該第二讀取條件集合包含施加於該未選定串集合之該選擇線之一第二未選擇電壓，該第二未選擇電壓不同於該第一未選擇電壓。
  25. 如請求項18之三維非揮發性NAND記憶體系統，其中該第一讀取條件集合包含施加於一虛設字線之一第一讀取通過電壓，且該第二讀取條件集合包含施加於該虛設字線之一第二讀取通過電壓。
  26. 如請求項18之三維非揮發性NAND記憶體系統，其中該第一讀取條件集合包含提供給與該區塊共用區塊選擇電路之一未選定區塊之一主機資料字線、一虛設字線及/或一選擇線之一第一電壓，且該第二讀取條件集合包含提供給該未選定區塊之該主機資料字線、該虛設字線及/或該選擇線之一第二電壓，該第二電壓不同於該第一電壓。
  27. 如請求項26之三維非揮發性NAND記憶體系統，其中該第一電壓及該第二電壓被提供給該未選定區塊之字線，且該第二電壓高於該第一電壓。
  28. 如請求項18之三維非揮發性NAND記憶體系統，其中若臨限數目個以上經修改之讀取條件施加於該區塊之該第一部分且未發現提供可由ECC校正之第二資料之該第二讀取條件集合，則自儲存於其他區塊中之冗餘資料恢復該區塊之該第一部分之資料。
  29. 一種三維非揮發性NAND記憶體系統，其包括：複數個個別可抹除區塊，一區塊包含連接至該區塊之各位元線之複數個串，沿一位元線之各串可由一不同選擇線選擇使得一個別選擇線選擇不同位元線之一串集合；錯誤校正碼(ECC)電路，其等解碼讀取自一選定區塊之一選定 串集合之一部分之資料；判定電路，其等回應於判定當使用一第一讀取條件集合讀取時ECC不可校正該資料部分，進一步判定遍及該選定串集合是否不可校正儲存資料；可適性讀取電路，其等施加經修改之讀取條件以尋找提供可由ECC校正之資料之一第二讀取條件集合；及記錄電路，其等記錄該第二讀取條件集合用於該選定串集合中之資料之後續讀取。
  30. 如請求項29之三維非揮發性NAND記憶體系統，其中該複數個個別可抹除區塊位於一記憶體晶粒上且該等記錄電路位於一單獨記憶體控制器晶粒上。
  31. 如請求項29之三維非揮發性NAND記憶體系統，其中該等判定電路藉由嘗試使用該第一讀取條件集合讀取該選定串集合內之一或多個部分進一步判定遍及該選定串集合ECC是否不可校正儲存資料。
  32. 如請求項29之三維非揮發性NAND記憶體系統，其中該等判定電路進一步判定在使用該第一讀取條件集合讀取時遍及含有該選定串集合之一區塊，ECC是否不可校正該區塊中之儲存資料。
  33. 如請求項32之三維非揮發性NAND記憶體系統，其中若在使用該第一讀取條件集合讀取時，遍及該選定串集合，ECC不可校正儲存資料，且遍及該區塊，ECC並非不可校正該儲存資料，則藉由該等記錄電路記錄該第二讀取條件集合用於該第一串集合中之資料之後續讀取，同時維持該第一讀取條件集合用於該區塊中之其他串集合之後續讀取。
  34. 一種三維非揮發性NAND記憶體系統，其包括：複數個個別可抹除區塊，其等組態於共用區塊選擇電路之兩 個或更多個區塊之可選擇單元中；錯誤校正碼(ECC)電路，其等解碼讀取自一可選擇單元中之一選定區塊之一部分之資料；判定電路，其等回應於判定當使用一第一讀取條件集合讀取時ECC不可校正該資料部分，進一步判定遍及含有該選定區塊之該可選擇單元，是否不可校正儲存資料；可適性讀取電路，其等施加經修改之讀取條件以尋找提供可由ECC校正之資料之一第二讀取條件集合；及記錄電路，其等記錄該第二讀取條件集合用於含有該選定區塊之該可選擇單元中之資料之後續讀取。
  35. 如請求項34之三維非揮發性NAND記憶體系統，其中該複數個個別可抹除區塊位於一記憶體晶粒上且該等記錄電路位於一單獨記憶體控制器晶粒上。
  36. 如請求項34之三維非揮發性NAND記憶體系統，其中該第一讀取條件集合包含提供給該可選擇單元之一未選定區塊之一主機資料字線、一虛設字線及/或一選擇線之一第一電壓，且該第二讀取條件集合包含提供給該未選定區塊之該主機資料字線、該虛設字線及/或該選擇線之一第二電壓，該第二電壓不同於該第一電壓。
  37. 如請求項36之三維非揮發性NAND記憶體系統，其中該第一電壓及該第二電壓被提供給該未選定區塊之一字線，且該第二電壓高於該第一電壓。
  38. 如請求項36之三維非揮發性NAND記憶體系統，其中該第一電壓及該第二電壓被提供給該未選定區塊之一選擇線，且該第二電壓高於該第一電壓。
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