KR20160026832A - 3차원 메모리의 적응형 동작 - Google Patents

Abstract

3차원 낸드 메모리 어레이의 일부분으로부터의 데이터가 에러 정정 코드(ECC)에 의해서 정정불가능한 것으로 판별되는 경우, 상기 일부분 보다 큰 소정 단위 전체에 대하여 데이터가 ECC에 의해서 정정불가능한지의 여부가 판별된다. 만일, 수정된 판독 조건들이 ECC 정정가능한 데이터를 제공한다면, 상기 더 큰 단위의 후속 판독을 위해 상기 수정된 판독 조건들이 저장된다.

Description

3차원 메모리의 적응형 동작{ADAPTIVE OPERATION OF THREE DIMENSIONAL MEMORY}

본 발명은 재-프로그래밍가능한 비휘발성 3차원 메모리 시스템의 동작에 관한 것이며, 그리고 이러한 메모리 시스템에서 데이터 에러를 처리하는 방법 및 시스템에 관한 발명이다.

전하를 비휘발성으로 저장할 수 있는 솔리드-스테이트 메모리, 특히 스몰 폼 팩터 카드(small form factor card)로 패키지된 EEPROM 및 플래시 EEPROM 형태의 솔리드-스테이트 메모리는 다양한 모바일 및 휴대용 디바이스들 즉, 인포메이션 어플라이언스 및 소비자 전자 제품들에서 정보를 저장하는데 이용되고 있다. 동일한 솔리드-스테이트 메모리인 RAM(랜덤 액세스 메모리)과 달리, 플래시 메모리는 비휘발성이며, 그리고 전원이 턴 오프된 이후에도 저장된 데이터를 유지한다. 또한, ROM(판독 전용 메모리)과 달리, 플래시 메모리는 디스크 저장 디바이스와 유사하게 재기입이 가능하다. 높은 가격에도 불구하고, 플래시 메모리는 대용량 저장 어플리케이션들에서 점점 더 많이 이용되고 있다.

플래시 EEPROM은, 소거될 수 있으며 그리고 새로운 데이터가 메모리 셀들에 기입 혹은 "프로그래밍"될 수 있는 비휘발성 메모리라는 점에서 EEPROM(전기적으로 소거 및 프로그램가능한 판독 전용 메모리)과 유사하다. 이들 둘다는, 전계 효과 트랜지스터 구조에서, 소스 및 드레인 영역들 사이의 반도체 기판 내의 채널 영역 위에 위치하는 플로팅(연결되지 않은) 전도성 게이트를 사용한다. 플로팅 게이트 위에 제어 게이트가 제공된다. 트랜지스터의 임계 전압 특성은 플로팅 게이트 상에 보유된 전하의 양에 의해서 제어된다. 즉, 플로팅 게이트 상의 전하의 소정 레벨에 대하여, 소스 및 드레인 영역 사이에서 전도를 허용하도록 트랜지스터가 턴 "온" 되기 전에 제어 게이트에 인가되어야만 하는 대응 전압(임계값)이 존재한다. 플래시 EEPROM 등과 같은 플래시 메모리는 메모리 셀들의 전체 블록이 동시에 소거될 수 있게 한다.

플로팅 게이트는 전하들의 범위를 보유할 수 있으며, 따라서 임계 전압 윈도우 내의 임의의 임계 전압 레벨로 프로그래밍될 수 있다. 임계 전압 윈도우의 사이즈는 디바이스의 최소 및 최대 임계 레벨들에 의해서 정해지며, 이는 플로팅 게이트 상에 프로그래밍될 수 있는 전하들의 범위에 해당한다. 일반적으로, 임계전압 윈도우는 메모리 디바이스의 특징, 동작 조건 및 히스토리에 의존한다. 상기 윈도우 내의 각각의 구별되는 분리가능한 임계전압 레벨 범위는 이론적으로는 셀의 명확한 메모리 상태를 지정하는데 이용될 수 있다.

판독 및 프로그래밍 성능을 개선하기 위하여, 어레이 내의 다수의 전하 저장소자들 혹은 메모리 트랜지스터들이 병렬로 판독 혹은 프로그래밍된다. 따라서, 메모리 소자들의 "페이지"가 함께 판독 혹은 프로그래밍된다. 기존의 메모리 아키텍처에서, 로우(row) 혹은 워드라인은 여러 개의 인터리빙된 페이지들을 포함하는 것이 통상적이며 또는 워드라인은 하나의 페이지를 구성할 수도 있다. 페이지 내의 모든 메모리 소자들은 함께 판독 혹은 프로그래밍된다.

또한, 비휘발성 메모리 디바이스들은 전하를 저장하기 위한 유전체 층을 구비한 메모리 셀들로부터 제조된다. 앞서 설명된 전도성 플로팅 게이트들 대신에, 유전체 층이 이용된다. 유전체 저장 소자를 활용하는 이러한 메모리 디바이스들은, 에이탄(Eitan) 등의 논문, "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545 에 서술되어 있다. ONO 유전체 층은 소스 및 드레인 확산 영역들 사이의 채널에 걸쳐 연장된다. 하나의 데이터 비트를 위한 전하는 드레인에 인접한 유전체 층 내에 국한되며, 다른 하나의 데이터 비트를 위한 전하는 소스에 인접한 유전체 층 내에 국한된다. 예를 들면, 미국등록특허들 US 5,768,192 및 US 6,011,725 는, 2개의 실리콘 이산화물 층들 사이에 샌드위치된 트랩핑 유전체를 갖는 비휘발성 메모리 셀을 개시하고 있다. 유전체 내의 공간적으로 분리된 전하 저장 영역들의 이진 상태들을 개별적으로 판독함으로써, 다중-상태 데이터 저장이 구현될 수 있다.

3차원 비휘발성 메모리는 데이터가 에러 정정 코드에 의해서 정정될 수 없게(uncorrectable by Error Correction Code: UECC)하는 소정의 식별가능한 고장(failure) 모드들을 갖는다. 3-D 비휘발성 메모리의 물리적 구조 때문에, 소정의 고장 모드들은, 메모리의 상대적으로 큰 물리적 영역(하나의 워드라인 보다 큰)에 영향을 미칠 수 있다. 예를 들면, 선택 라인에 의해서 함께 선택되는 워드라인들의 세트 전체(throughout)에 대해서 데이터가 UECC(에러 정정 코드에 의해서 정정될 수 없음) 될 수도 있다. 데이터는 블록 전체에 대해서 UECC 될 수도 있다. 블록들의 쌍들 혹은 그룹들이 블록 선택 회로를 공유하는 경우, 데이터는 이러한 쌍 혹은 그룹 전체에 대해서 UECC 될 수도 있다. UECC 데이터가 특정 워드라인을 따라 조우되는 경우, 가령, 스트링들의 세트, 블록, 혹은 블록들의 그룹 등과 같은 보다 큰 단위의 전체에 대해서 데이터가 UECC 되는지의 여부에 대한 결정이 이루어질 수도 있다. 데이터에 대한 판독을 시도하는데 서로 다른 판독 조건들이 사용될 수도 있다. 성공적인 판독 조건들이 발견된다면, 상기 성공적인 판독 조건들은 유닛에서 향후의 사용을 위해 저장될 수 있다.

3차원 비휘발성 낸드 메모리의 동작 방법에 대한 일례들은 다음을 포함한다: 제 1 데이터를 획득하도록 제 1 세트의 판독 조건들을 블록의 제 1 부분에 인가하는 단계; 상기 제 1 데이터에 대한 에러 정정 코드(ECC) 디코딩을 수행하는 단계; 상기 제 1 데이터가 ECC에 의해서 정정불가능한지를 판별하는 단계; 상기 블록의 상기 제 1 부분의 상기 제 1 데이터가 ECC에 의해서 정정불가능하다고 판별하는 것에 응답하여, 상기 블록의 상기 제 1 부분보다 큰, 상기 3차원 낸드 메모리 내의 더 큰 단위가, 상기 제 1 세트의 판독 조건들을 이용하여 판독하는 때에 ECC에 의해서 정정불가능한지의 여부를 판별하는 단계, 상기 더 큰 단위는 (i) 상기 블록을 포함하는, 블록 선택 회로를 공유하는 복수의 블록들, (ii) 상기 블록, 또는 (iii) 공통 선택 라인에 의해서 함께 선택되는 상기 블록 내의 스트링들의 세트로 구성되며; 저장된 데이터가 상기 더 큰 단위 전체에 대하여 ECC에 의해서 정정불가능하다면, ECC에 의해서 정정가능한 제 2 데이터를 제공하는 제 2 세트의 판독 조건들을 찾아내도록, 수정된 판독 조건들을 상기 블록의 상기 제 1 부분에 인가하는 단계; 및 정정된 제 2 데이터를 반환하고 그리고 상기 더 큰 단위의 데이터에 대한 후속 판독들을 위해 상기 제 2 세트의 판독 조건들을 기록하는 단계를 포함한다.

제 1 세트의 판독 조건들은 선택(selected) 워드라인에 인가되는 제 1 판독 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 선택 워드라인에 인가되는 제 2 판독 전압을 포함할 수 있다. 제 1 세트의 판독 조건들은 비선택 워드라인들에 인가되는 제 1 판독-패스(pass) 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 비선택 워드라인들에 인가되는 제 2 판독-패스 전압을 포함할 수 있으며, 상기 제 2 판독-패스 전압은 상기 제 1 판독-패스 전압과 다르다. 제 1 세트의 판독 조건들은 선택 라인에 인가되는 제 1 선택 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 선택 라인에 인가되는 제 2 선택 전압을 포함하며, 상기 제 2 선택 전압은 상기 제 1 선택 전압과 다르다. 제 1 세트의 판독 조건들은 스트링들의 비선택(unselected) 세트의 선택 라인에 인가되는 제 1 비선택 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 스트링들의 상기 비선택 세트의 상기 선택 라인에 인가되는 제 2 비선택 전압을 포함하며, 상기 제 2 비선택 전압은 상기 제 1 비선택 전압과 다르다. 제 1 세트의 판독 조건들은 더미 워드라인에 인가되는 제 1 판독-패스 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 더미 워드라인에 인가되는 제 2 판독-패스 전압을 포함한다. 제 1 세트의 판독 조건들은 호스트 데이터 워드라인, 더미 워드라인, 및/또는 블록 선택 회로를 상기 블록과 공유하는 비선택 블록의 선택 라인에 제공되는 제 1 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 호스트 데이터 워드라인, 상기 더미 워드라인, 및/또는 상기 비선택 블록의 상기 선택 라인에 제공되는 제 2 전압을 포함하며, 상기 제 2 전압은 상기 제 1 전압과 다르다. 제 1 전압과 상기 제 2 전압은 상기 비선택 블록의 워드라인들에 제공되며, 상기 제 2 전압은 상기 제 1 전압보다 높다. ECC에 의해서 정정가능한 제 2 데이터를 제공하는 상기 제 2 세트의 판독 조건들을 찾아냄이 없이, 임계 개수 이상의 수정된 판독 조건들이 상기 블록의 제 1 부분에 인가된다면, 다른 블록들에 저장된 리던던시 데이터로부터 상기 블록의 제 1 부분의 데이터가 복원될 수 있다.

3차원 비휘발성 낸드 메모리의 동작 방법의 일례를 다음을 포함한다: 각각의 비트라인에 연결된 복수의 스트링들을 각각의 블록이 포함하고 있는 3차원 비휘발성 낸드 메모리의 동작 방법으로서, 서로 다른 비트라인들의 스트링들의 세트를 개별 선택 라인이 선택할 수 있도록 비트라인을 따르는 각각의 스트링은 서로 다른 선택 라인에 의해서 선택될 수 있으며, 상기 방법은, 제 1 데이터를 획득하도록 스트링들의 선택된 세트의 선택 워드라인에 제 1 세트의 판독 조건들을 인가하는 단계; 상기 제 1 데이터에 대한 에러 정정 코드(ECC) 디코딩을 수행하는 단계; 상기 제 1 데이터가 ECC에 의해서 정정불가능한지를 판별하는 단계; 상기 제 1 데이터가 ECC에 의해서 정정불가능하다고 판별하는 것에 응답하여, 저장된 데이터가 스트링들의 상기 선택된 세트 전체에 대하여 정정불가능한지의 여부를 판별하는 단계; 상기 저장된 데이터가 스트링들의 상기 선택된 세트 전체에 대하여 정정불가능하다면, ECC에 의해서 정정가능한 제 2 데이터를 제공하는 제 2 세트의 판독 조건들을 찾아내도록, 수정된 판독 조건들을 상기 블록의 상기 제 1 부분에 인가하는 단계; 및 정정된 제 2 데이터를 반환하고 그리고 스트링들의 제 1 세트 내의 데이터에 대한 후속 판독들을 위해 상기 제 2 세트의 판독 조건들을 기록하는 단계를 포함한다.

상기 방법은 저장된 데이터가 스트링들의 상기 선택된 세트 전체에 대하여 정정불가능한지의 여부를 판별하는 단계는, 상기 제 1 세트의 판독 조건들을 이용하여 스트링들의 상기 선택된 세트 내의 하나 이상의 추가 워드라인들을 판독하기를 시도하는 단계를 포함한다. 상기 방법은 제 1 세트의 판독 조건들을 이용하여 판독할 때에, 스트링들의 상기 선택된 세트를 포함하고 있는 블록에 저장된 데이터가 상기 블록 전체에 대하여 ECC에 의해서 정정불가능한지의 여부를 판별하는 단계를 더 포함할 수 있다. 상기 방법에서 제 1 세트의 판독 조건들을 이용하여 판독할 때에, 저장된 데이터가 스트링들의 상기 선택된 세트 전체에 대해서는 ECC에 의해서 정정불가능하지만 상기 블록 전체에 대해서는 ECC에 의해서 정정불가능하지 않다면, 상기 블록 내의 스트링들의 다른 세트들에 대한 후속 판독들에 대해서는 상기 제 1 세트의 판독 조건들을 유지하면서, 제 1 세트의 스트링들의 데이터에 대한 후속 판독들을 위해 상기 제 2 세트의 판독 조건들을 기록할 수 있다.

3차원 비휘발성 낸드 메모리의 동작 방법의 일례를 다음을 포함한다: 제 1 데이터를 획득하도록 블록의 제 1 부분에 제 1 세트의 판독 조건들을 인가하는 단계; 상기 제 1 데이터에 대한 에러 정정 코드(ECC) 디코딩을 수행하는 단계; 상기 제 1 데이터가 ECC에 의해서 정정불가능한지를 판별하는 단계; 상기 제 1 데이터가 ECC에 의해서 정정불가능하다고 판별하는 것에 응답하여, 저장된 데이터가 상기 블록을 포함하는, 블록 선택 회로를 공유하는 복수의 블록들 전체에 대하여 ECC에 의해서 정정불가능한지의 여부를 판별하는 단계; 상기 저장된 데이터가 상기 복수의 블록들 전체에 대하여 ECC에 의해서 정정불가능하다면, ECC에 의해서 정정가능한 제 2 데이터를 제공하는 제 2 세트의 판독 조건들을 찾아내도록, 수정된 판독 조건들을 상기 블록의 상기 제 1 부분에 인가하는 단계; 및 정정된 제 2 데이터를 반환하고 그리고 블록 선택 회로를 공유하는 상기 복수의 블록들 전체에 대한 후속 데이터 판독들을 위해 상기 제 2 세트의 판독 조건들을 기록하는 단계를 포함한다.

상기 제 1 세트의 판독 조건들은 호스트 데이터 워드라인, 더미 워드라인, 및/또는 상기 복수의 블록들 중 비선택 블록의 선택 라인에 제공되는 제 1 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 호스트 데이터 워드라인, 상기 더미 워드라인, 및/또는 상기 비선택 블록의 상기 선택 라인에 제공되는 제 2 전압을 포함하며, 상기 제 2 전압은 상기 제 1 전압과 다르다. 상기 제 1 전압과 상기 제 2 전압은 상기 비선택 블록의 워드라인에 제공되며, 상기 제 2 전압은 상기 제 1 전압보다 높을 수 있다. 상기 제 1 전압과 상기 제 2 전압은 상기 비선택 블록의 선택 라인에 제공되며, 상기 제 2 전압은 상기 제 1 전압보다 높을 수 있다.

3차원 비휘발성 낸드 메모리 시스템의 일례는 다음을 포함한다. 3차원 비휘발성 낸드 메모리 어레이; 상기 비휘발성 낸드 메모리 어레이의 블록의 일부분으로부터 판독된 데이터를 디코딩하는 에러 정정 코드(ECC) 회로; 제 1 세트의 판독 조건들을 이용하여 판독할 때 상기 블록의 상기 일부분으로부터 판독된 데이터가 ECC에 의해서 정정불가능하다고 판별하는 것에 응답하여, 상기 제 1 세트의 판독 조건들을 이용하여 판독할 때 상기 블록의 상기 일부분보다 큰, 상기 3차원 낸드 메모리 내의 더 큰 단위 전체에 대하여 데이터가 ECC에 의해서 정정불가능한지의 여부를 판별하는 판별 회로, 상기 더 큰 단위는 (i) 상기 블록을 포함하는, 블록 선택 회로를 공유하는 복수의 블록들, (ii) 상기 블록, 또는 (iii) 공통 선택 라인에 의해서 함께 선택되는 상기 블록 내의 스트링들의 세트로 구성되며; 상기 제 1 세트의 판독 조건들을 이용하여 판독할 때 상기 더 큰 단위 전체에 대하여 데이터가 ECC에 의해서 정정불가능하다면 ECC에 의해서 정정가능한 데이터를 제공하는 제 2 세트의 판독 조건들을 찾아내도록 수정된 판독 조건들을 인가하는 적응형(adaptive) 판독 회로; 및 상기 더 큰 단위의 데이터에 대한 후속 판독들을 위해 상기 제 2 세트의 판독 조건들을 기록하는 기록 회로를 포함한다.

상기 3차원 비휘발성 낸드 메모리 어레이는 메모리 다이 상에 배치되며 그리고 상기 기록 회로는 별도의 메모리 콘트롤러 다이 상에 배치될 수 있다. 상기 기록 회로는 펌웨어(firmware)를 이용하여 상기 메모리 콘트롤러 다이 상에 구현될 수 있다. 상기 제 1 세트의 판독 조건들은 선택 워드라인에 인가되는 제 1 판독 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 선택 워드라인에 인가되는 제 2 판독 전압을 포함하며, 상기 제 2 판독 전압은 상기 제 1 판독 전압과 다를 수 있다. 상기 제 1 세트의 판독 조건들은 비선택 워드라인들에 인가되는 제 1 판독-패스 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 비선택 워드라인들에 인가되는 제 2 판독-패스 전압을 포함하며, 상기 제 2 판독-패스 전압은 상기 제 1 판독-패스 전압과 다를 수 있다. 상기 제 1 세트의 판독 조건들은 선택 라인에 인가되는 제 1 선택 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 선택 라인에 인가되는 제 2 선택 전압을 포함하며, 상기 제 2 선택 전압은 상기 제 1 선택 전압과 다를 수 있다. 상기 제 1 세트의 판독 조건들은 스트링들의 비선택(unselected) 세트의 선택 라인에 인가되는 제 1 비선택 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 스트링들의 상기 비선택 세트의 상기 선택 라인에 인가되는 제 2 비선택 전압을 포함하며, 상기 제 2 비선택 전압은 상기 제 1 비선택 전압과 다를 수 있다. 상기 제 1 세트의 판독 조건들은 더미 워드라인에 인가되는 제 1 판독-패스 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 더미 워드라인에 인가되는 제 2 판독-패스 전압을 포함할 수 있다. 상기 제 1 세트의 판독 조건들은 호스트 데이터 워드라인, 더미 워드라인, 및/또는 블록 선택 회로를 상기 블록과 공유하는 비선택 블록의 선택 라인에 제공되는 제 1 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 호스트 데이터 워드라인, 상기 더미 워드라인, 및/또는 상기 비선택 블록의 상기 선택 라인에 제공되는 제 2 전압을 포함하며, 상기 제 2 전압은 상기 제 1 전압과 다를 수 있다. 상기 제 1 전압과 상기 제 2 전압은 상기 비선택 블록의 워드라인들에 제공되며, 상기 제 2 전압은 상기 제 1 전압보다 높을 수 있다. ECC에 의해서 정정가능한 제 2 데이터를 제공하는 상기 제 2 세트의 판독 조건들을 찾아냄이 없이, 임계 개수 이상의 수정된 판독 조건들이 상기 블록의 제 1 부분에 인가된다면, 다른 블록들에 저장된 리던던시 데이터로부터 상기 블록의 제 1 부분의 데이터가 복원될 수 있다.

3차원 비휘발성 낸드 메모리 시스템의 일례는 다음을 포함한다: 개별적으로 소거가능한 복수의 블록들, 블록은 상기 블록의 각각의 비트라인에 연결된 복수의 스트링들을 포함하며, 서로 다른 비트라인들의 스트링들의 세트를 개별 선택 라인이 선택할 수 있도록 비트라인을 따르는 각각의 스트링은 서로 다른 선택 라인에 의해서 선택될 수 있으며; 선택된 블록의 스트링들의 선택된 세트의 일부분으로부터 판독된 데이터를 디코딩하는 에러 정정 코드(ECC) 회로; 제 1 세트의 판독 조건들을 이용하여 판독할 때 상기 일부분의 데이터가 ECC에 의해서 정정불가능하다고 판별하는 것에 응답하여, 저장된 데이터가 스트링들의 상기 선택된 세트 전체에 대하여 정정불가능한지의 여부를 판별하는 판별 회로; ECC에 의해서 정정가능한 데이터를 제공하는 제 2 세트의 판독 조건들을 찾아내도록 수정된 판독 조건들을 인가하는 적응형(adaptive) 판독 회로; 및 스트링들의 상기 선택된 세트의 데이터에 대한 후속 판독들을 위해 상기 제 2 세트의 판독 조건들을 기록하는 기록 회로를 포함할 수 있다.

개별적으로 소거가능한 상기 복수의 블록들은 메모리 다이 상에 배치되며 상기 기록 회로는 별도의 메모리 콘트롤러 다이 상에 배치될 수 있다. 상기 판별 회로는, 상기 제 1 세트의 판독 조건들을 이용하여 스트링들의 상기 선택된 세트 내의 하나 이상의 부분들을 판독하기를 시도함으로써, 저장된 데이터가 스트링들의 상기 선택된 세트 전체에 대하여 ECC에 의해서 정정불가능한지의 여부를 더 판별할 수 있다. 상기 판별 회로는, 상기 제 1 세트의 판독 조건들을 이용하여 판독할 때에, 스트링들의 상기 선택된 세트를 포함하고 있는 블록에 저장된 데이터가 상기 블록 전체에 대하여 ECC에 의해서 정정불가능한지의 여부를 더 판별할 수 있다. 상기 제 1 세트의 판독 조건들을 이용하여 판독할 때에, 저장된 데이터가 스트링들의 상기 선택된 세트 전체에 대해서는 ECC에 의해서 정정불가능하지만 상기 블록 전체에 대해서는 ECC에 의해서 정정불가능하지 않다면, 상기 블록 내의 스트링들의 다른 세트들에 대한 후속 판독들에 대해서는 상기 제 1 세트의 판독 조건들을 유지하면서, 제 1 세트의 스트링들의 데이터에 대한 후속 판독들을 위해 상기 제 2 세트의 판독 조건들은 상기 기록 회로에 의해서 기록될 수 있다.

3차원 비휘발성 낸드 메모리 시스템의 일례를 다음을 포함한다. 블록 선택 회로를 공유하는 2개의 이상의 블록들 중 선택가능한 단위로 구성되는 개별적으로 소거가능한 복수의 블록들; 선택가능한 단위의 선택된 블록의 일부분으로부터 판독된 데이터를 디코딩하는 에러 정정 코드(ECC) 회로; 제 1 세트의 판독 조건들을 이용하여 판독할 때에 상기 일부분의 데이터가 ECC에 의해서 정정불가능하다고 판별하는 것에 응답하여, 저장된 데이터가 상기 선택된 블록을 포함하고 있는 상기 선택가능한 단위 전체에 대하여 정정불가능한지의 여부를 판별하는 판별 회로; ECC에 의해서 정정가능한 데이터를 제공하는 제 2 세트의 판독 조건들을 찾아내도록 수정된 판독 조건들을 인가하는 적응형 판독 회로; 및 상기 선택된 블록을 포함하고 있는 상기 선택가능한 단위의 데이터에 대한 후속 판독들을 위해 상기 제 2 세트의 판독 조건들을 기록하는 기록 회로를 포함한다.

개별적으로 소거가능한 상기 복수의 블록들은 메모리 다이 상에 배치되며 상기 기록 회로는 별도의 메모리 콘트롤러 다이 상에 배치될 수 있다. 상기 제 1 세트의 판독 조건들은 호스트 데이터 워드라인, 더미 워드라인, 및/또는 상기 선택가능한 단위 중 비선택 블록의 선택 라인에 제공되는 제 1 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 호스트 데이터 워드라인, 상기 더미 워드라인, 및/또는 상기 비선택 블록의 상기 선택 라인에 제공되는 제 2 전압을 포함하며, 상기 제 2 전압은 상기 제 1 전압과 다를 수 있다. 상기 제 1 전압과 상기 제 2 전압은 상기 비선택 블록의 워드라인에 제공되며, 상기 제 2 전압은 상기 제 1 전압보다 높을 수 있다. 상기 제 1 전압과 상기 제 2 전압은 상기 비선택 블록의 선택 라인에 제공되며, 상기 제 2 전압은 상기 제 1 전압보다 높을 수 있다.

본 발명의 다양한 양상들, 장점들, 피처들 및 실시예들은 예시적인 일례들에 대한 다음의 설명에 포함되며, 이러한 설명은 첨부된 도면들과 함께 고려되어야만 한다. 본 명세서에 참조된 모든 특허들, 특허 출원들, 논문들, 다른 공표물들, 문서들, 및 다른 것들은 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다. 통합된 임의의 공표물들, 문서들, 다른 것들 및 본 출원 사이에서 용어들의 정의 혹은 사용에 있어서, 임의의 불일치 혹은 모순이 존재하는한, 본 출원이 우선되어야할 것이다.

도1은 본 발명을 구현하는데 적절한 메모리 시스템의 주요 하드웨어 구성요소들을 예시한다.
도2는 비휘발성 메모리 셀을 예시한다.
도3은 고정된 드레인 전압에서 플로팅 게이트가 임의의 시간에서 선택적으로 저장할 수 있는 4개의 서로 다른 전하들 Q1 - Q4에 대한, 소스-드레인 전류 I_D 및 제어 게이트 전압 V_CG 사이의 관련성을 도시한다.
도4a는 NAND 스트링을 구성하는 메모리 셀들의 스트링을 예시한다.
도4b는 도4a에 도시된 바와 같은 낸드(NAND) 스트링(50)으로 구성된 메모리 셀들의 낸드 어레이(210)의 일례를 도시한다.
도5는 병렬로 감지 혹은 프로그래밍되는, 낸드 구조를 구성하는 메모리 셀들의 페이지를 예시한다.
도6a 내지 도6c는 4-상태 메모리 셀들의 프로그래밍 일례를 예시한다.
도7은 기판으로부터 z-방향으로 수직으로 연장되는 낸드 스트링의 일례를 예시한다.
도8은 기판으로부터 z-방향으로 수직으로 연장되는 낸드 스트링의 다른 일례를 예시한다.
도9a는 y-z 평면을 따른 3-D 낸드 메모리 어레이의 단면도를 예시한다.
도9b는 x-y 평면을 따른 도9a의 3-D 낸드 메모리 어레이의 단면을 예시한다.
도10은 스트링들의 세트에 대해 UECC 데이터를 포함하는 것으로 판별된 스트링들의 개별 세트 "스트링 X" 를 도시한다.
도11은 3-D 메모리의 블록 내의 스트링들의 세트의 UECC 데이터를 처리하는 방법을 예시한다.
도12는 3-D 메모리 어레이에서 UECC 데이터를 처리하는 방법을 예시한다.
도13은 블록 전체에 대해 UECC 데이터를 포함하는 것으로 판별된 블록(블록 X)의 일례를 도시한다.
도14는 복수의 블록들이 블록 선택 회로를 어떻게 공유하는지를 예시한다.
도15는 블록 선택 회로를 공유하는 블록들의 그룹 전체에 대한 UECC 데이터를 처리하는 방법을 예시한다.
도16은 UECC 데이터를 처리하는 다양한 방법들을 구현하는데 이용될 수 있는 하드웨어 구성요소들의 일례를 예시한다.

메모리 시스템

도1은 본 발명을 구현하는데 적절한 메모리 시스템의 주요 하드웨어 구성요소들을 예시한다. 메모리 시스템(90)은 통상적으로, 호스트 인터페이스를 통해 호스트(80)와 함께 동작한다. 통상적으로, 메모리 시스템은 메모리 카드의 형태이거나 내장된 메모리 시스템이다. 메모리 시스템(90)은 메모리(102)를 포함하며 메모리(102)의 동작은 콘트롤러(100)에 의해 제어된다. 메모리(102)는 하나 이상의 집적회로 칩 상에 분산된 비휘발성 메모리 셀들의 하나 이상의 어레이를 포함한다. 콘트롤러(100)는 인터페이스 회로(110), 프로세서(120), ROM(판독 전용 메모리)(122), RAM(랜덤 액세스 메모리)(130), 프로그램가능한 비휘발성 메모리(124) 및 추가 구성요소들을 포함할 수 있다. 통상적으로, 콘트롤러는 주문형 반도체(ASIC)으로 구성되며 그리고 이러한 주문형 반도체(ASIC)에 포함된 구성요소들은 특정 어플리케이션에 따라 다른 것이 일반적이다.

물리적 메모리 구조

도2는 비휘발성 메모리 셀을 예시한다. 메모리 셀(10)은 플로팅 게이트 혹은 유전체 층 등과 같은 전하 저장 유닛(20)을 갖는 전계 효과 트랜지스터로 구현될 수 있다. 메모리 셀(10)은 또한, 소스(14), 드레인(16) 및 제어 게이트(30)를 포함한다.

오늘날 상업적으로 성공한 많은 수의 비휘발성 솔리드-스테이트 메모리 디바이스들이 이용되고 있다. 이들 메모리 디바이스들은 서로 다른 유형들의 메모리 셀들을 채용할 수 있으며, 그 각각의 유형은 하나 이상의 전하 저장소자를 갖는다.

전형적인 비휘발성 메모리 셀들은 EEPROM 및 플래시 EEPROM을 포함한다. EEPROM 셀들 및 이들을 제조하는 방법의 일례들은 미국등록특허 US 5,595,924에 개시되어 있다.

플래시 EEPROM 셀들, 메모리 시스템에서의 이들의 사용법, 및 이들을 제조하는 방법들에 대한 일례들은, 미국등록특허들(등록번호: 5,070,032, 5,095,344, 5,315,541, 5,343,063, 5,661,053, 5,313,421 및 6,222,762)에 개시되어 있다. 특히, 낸드 셀 구조를 구비한 메모리 디바이스의 일례들은 미국등록특허들(등록번호: 5,570,315, 5,903,495, 6,046,935)에 개시되어 있다. 또한, 유전체 저장소자들을 이용하는 메모리 디바이스의 일례들은 에이탄(Eitan) 등의 논문, "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545 과, 미국등록특허들(US 5,768,192 및 US 6,011,725)에 개시되어 있다.

실제적으로, 셀의 메모리 상태는, 기준 전압이 제어 게이트에 인가되는 때에 셀의 소스 및 드레인 전극을 통해 흐르는 전도 전류를 감지함으로써 판독된다. 따라서, 셀의 플로팅 게이트 상의 각각의 소정 전하에 대하여, 고정된 기준 제어 게이트 전압에 대한 대응 전도 전류가 검출될 수 있다. 이와 유사하게, 플로팅 게이트 상에 프로그래밍될 수 있는 전하의 범위는, 대응 임계전압 윈도우 혹은 대응 전도 전류 윈도우를 정의한다.

대안적으로는, 분할된 전류 윈도우 중에서 전도 전류를 검출하는 대신에, 테스트 중인 소정의 메모리 상태에 대한 임계전압을 제어 게이트에 설정하고 그리고 전도 전류가 임계전류(셀-판독 기준 전류) 보다 큰지 혹은 작은지를 검출할 수도 있다. 일 실시예에서, 임계 전류에 대한 전도 전류의 검출은, 비트라인의 캐패시턴스를 통해 방전되는 전도 전류의 비율을 검사함으로써 달성된다.

도3은 플로팅 게이트가 임의의 시간에서 선택적으로 저장할 수 있는 4개의 서로 다른 전하들 Q1 - Q4에 대한, 소스-드레인 전류 I_D 및 제어 게이트 전압 V_CG 사이의 관련성을 도시한다. 고정된 드레인 전압 바이어스의 경우, 4개의 솔리드 I_D 대 V_CG 커브는, 메모리 셀의 플로팅 게이트에 프로그래밍될 수 있는 4개의 전하 레벨을 나타내며, 그 각각은 8개의 가능한 메모리 상태들 중 4개에 해당한다. 일례로서, 셀들의 집단의 임계전압 윈도우는 0.5V ~ 3.5V 범위를 가질 수 있다. 7개의 프로그래밍된 메모리 상태들 "0" , "1" , "2" , "3" , "4" , "5" , "6" 각각과 하나의 소거 상태(미도시)는, 임계전압 윈도우를 각각 0.5V 간격의 영역들로 분할함으로써, 경계가 정해질 수 있다. 예를 들면, 도시된 바와 같이, 2 ㎂ 의 기준 전류 IREF 가 이용된다면, Q1 으로 프로그래밍된 셀은 메모리 상태 "1"에 있는 것으로 간주될 수 있는데, 왜냐하면 그것의 커브가 VCG = 0.5V 및 1.0V에 의해서 경계가 정의되는 임계 윈도우의 영역 내에서 I_REF 와 교차하기 때문이다. 이와 유사하게, Q4는 메모리 상태 "5"에 있다.

전술한 바로부터 알 수 있는 바와 같이, 메모리 셀이 더 많은 상태를 저장하는 경우, 메모리 셀의 임계 윈도우는 더 세밀하게 분할된다. 예를 들어, 메모리 디바이스는 -1.5V 에서 5V 범위의 임계 윈도우를 갖는 메모리 셀들을 가질 수도 있다. 이것은, 6.5V의 최대 폭을 제공한다. 만일, 메모리 셀이 16개의 상태들을 저장한다면, 각각의 상태는 임계 윈도우에서 200㎷ 에서 300㎷ 까지를 점유할 수 있다. 이러한 점은, 요구되는 해상도를 획득할 수 있도록, 프로그래밍 및 판독 동작에 있어서 보다 높은 정확성을 요구할 것이다.

낸드 구조

도4a는 NAND 스트링을 구성하는 메모리 셀들의 스트링을 예시한다. 낸드 스트링(50)은 일련의 메모리 트랜지스터들 M1, M2, ...Mn(예컨대, n = 4, 8, 16, 혹은 그 이상)를 포함하는바, 이들 트랜지스터들은 그들의 소스들 및 드레인들에 의해서 데이지 체인화(daisy-chained)된다. 한 쌍의 선택 트랜지스터들(S1, S2)은, 메모리 트랜지스터 체인이 낸드 스트링의 소스 단자(54) 및 드레인 단자(56) 각각을 통하여 외부 세계로 연결되는 것을 제어한다. 메모리 어레이에서, 소스 선택 트랜지스터 S1 이 턴온되는 경우, 상기 소스 단자는 소스 라인(도4b 참조)에 연결된다. 이와 유사하게, 드레인 선택 트랜지스터 S2 가 턴온되는 경우, 낸드 스트링의 드레인 단자는 메모리 어레이의 비트라인에 연결된다. 상기 체인 내의 각각의 메모리 트랜지스터(10)는 메모리 셀로 동작한다. 이것은 의도된 메모리 상태를 나타내도록 소정 분량의 전하를 저장하는 전하 저장소자(20)를 갖는다. 각각의 메모리 트랜지스터의 제어 게이트(30)는 판독 및 기입 동작들에 대한 제어를 허용한다. 도4b에서 알 수 있는 바와 같이, 낸드 스트링의 로우의 해당 메모리 트랜지스터들의 제어 게이트들(30)은 동일한 워드라인에 모두 연결된다. 이와 유사하게, 선택 트랜지스터들 S1, S2 각각의 제어 게이트(32)는 소스 단자(54) 및 드레인 단자(56) 각각을 통해 낸드 스트링에 대한 제어 액세스를 제공한다. 유사하게, 낸드 스트링의 로우의 해당 선택 트랜지스터들의 제어 게이트들(32)은 모두 동일한 선택 라인에 연결된다.

낸드 스트링 내의 어드레스된 메모리 트랜지스터(10)가 판독되거나 혹은 프로그래밍 동안 검증되는 경우, 그것의 제어 게이트(30)에는 적절한 전압이 공급된다. 이와 동시에, 낸드 스트링(50) 내의 어드레스되지 않은 나머지 메모리 트랜지스터들은 그들의 제어 게이트들 상에 충분한 전압을 인가함으로써 완전히 턴온된다. 이러한 방식으로, 개별 메모리 트랜지스터의 소스로부터 낸드 스트링의 소스 단자(54)로의 전도성 경로 그리고 유사하게는 개별 메모리 트랜지스터의 드레인의 경우 셀의 드레인 단자 56 로의 전도성 경로가 유효하게 생성된다. 이러한 낸드 스트링 구조를 갖는 메모리 디바이스들은 미국등록특허들(등록번호, 5,570,315, 5,903,495, 6,046,935)에 개시되어 있다.

도4b는 도4a에 도시된 바와 같은 낸드(NAND) 스트링(50)으로 구성된 메모리 셀들의 낸드 어레이(210)의 일례를 도시한다. 낸드 스트링들의 각각의 컬럼을 따라, 비트라인(가령, 비트라인 36)이 각각의 낸드 스트링의 드레인 단자(56)에 연결된다. 낸드 스트링들의 각각의 뱅크(bank)를 따라, 소스 라인(가령, 소스 라인 34)이 각각의 낸드 스트링의 소스 단자(54)에 연결된다. 또한, 낸드 스트링들의 뱅크 내의 메모리 셀들의 로우(row)를 따라 있는 제어 게이트들은 워드라인(가령, 워드라인 42)에 연결된다. 낸드 스트링들의 뱅크 내의 선택 트랜지스터들의 로우(row)를 따라 있는 제어 게이트들은 선택 라인(가령, 선택 라인 44)에 연결된다. 낸드 스트링들의 뱅크 내의 메모리 셀들의 전체 로우(row)는 낸드 스트링들의 뱅크의 워드라인들 및 선택 라인들 상의 적절한 전압들에 의해서 어드레스될 수 있다.

도5는 병렬로 감지 혹은 프로그래밍되는, 낸드 구조를 구성하는 메모리 셀들의 페이지를 예시한다. 도5는 본질적으로, 도4b의 메모리 어레이(210) 내의 낸드 스트링들(50)의 뱅크를 도시하며, 여기서 각각의 낸드 스트링의 세부사항은 도4a에 명확히 도시된다. 물리적인 페이지(가령, 페이지 60)는 병렬로 감지 혹은 프로그래밍될 수 있는 메모리 셀들의 그룹이다. 이러한 것은 감지 증폭기들(212)의 대응 페이지에 의해서 이루어질 수 있다. 감지된 결과들은 래치들(214)의 대응 세트에 래치된다. 각각의 감지 증폭기는 비트라인을 통해 낸드 스트링에 연결될 수 있다. 상기 페이지는 워드라인(42)에 공통으로 연결된 상기 페이지의 셀들의 제어 게이트들에 의해서 인에이블될 수 있으며 그리고 각각의 셀은 비트라인(36)을 통해 액세스될 수 있는 감지 증폭기에 의해서 액세스가능하다. 일례로서, 셀들(60)의 페이지를 각각 감지 혹은 프로그래밍하는 경우, 감지 전압 혹은 프로그래밍 전압이 공통 워드라인(WL3)에 각각 인가된다(비트라인들 상에 적절한 전압들을 인가함과 아울러).

메모리의 물리적인 구조

플래시 메모리와 다른 유형들의 메모리 간의 중요한 차이점들 중 하나는, 셀이 소거 상태로부터 프로그래밍되어야 한다는 점이다. 즉, 플로팅 게이트는 먼저 전하가 비워져야만 한다. 이후, 프로그래밍은 원하는 분량의 전하를 플로팅 게이트에 다시 부가한다. 이것은, 더 많이 프로그래밍된 상태로부터 더 적게 프로그래밍된 상태로 진행하도록 플로팅 게이트로부터 전하의 일부를 제거하는 것을 지원하지 않는다. 이러한 점은, 업데이트 데이터는, 기존의 것을 오버라이트(overwrite)할 수 없으며, 그리고 이전의 기입되지않은 위치(previous unwritten location)에 기입되어야만 함을 의미한다.

소거는 플로팅 게이트로부터 모든 전하들을 비우는 것이며 그리고 주목할만한(appreciable) 시간이 소요되는 것이 일반적이다. 이러한 이유 때문에, 소거는 번잡한(cumbersome) 것이 될 것이며 그리고 셀별로(cell by cell) 혹은 심지어 페이지별로(page by page) 소거하는 것은 매우 느리다. 실제로는, 메모리 셀들의 어레이는 메모리 셀들의 매우 많은 수의 블록들로 분할된다. 플래시 EEPROM 시스템에 있어서 통상적인 바와 같이, 블록은 소거의 단위이다. 즉, 각각의 블록은 함께 소거되는 최소 개수의 메모리 셀들을 포함한다. 병렬로 소거되는 블록 내에 매우 많은 수의 셀들을 모아놓는 것은 소거 성능을 개선시킬 것이지만, 매우 큰 사이즈의 블록은 많은 수의 업데이트 및 구형(obsolete) 데이터를 처리하는 것을 또한, 수반한다.

일반적으로, 각각의 블록은 다수의 물리적인 페이지들로 분할된다. 논리 페이지는 프로그래밍 혹은 판독의 단위이며, 물리적 페이지 내의 셀들의 개수와 같은 다수의 비트들을 포함한다. 셀당 1 비트를 저장하는 메모리에서, 하나의 물리적인 페이지는 데이터의 하나의 논리 페이지를 저장한다. 셀당 2 비트를 저장하는 메모리에서, 하나의 물리적인 페이지는 2개의 논리 페이지들을 저장한다. 따라서, 하나의 물리적 페이지에 저장되는 논리 페이지들의 개수는, 셀당 저장되는 비트들의 수를 반영한다. 일실시예에서, 개별 페이지들은 세그먼트들로 분할될 수 있으며 그리고 세그먼트들은 기본 프로그래밍 동작으로서 한번에 기입되는 가장 적은 개수의 셀들을 포함할 수 있다. 데이터의 하나 이상의 논리 페이지들은 메모리 셀들의 하나의 로우에 저장되는 것이 일반적이다. 하나의 페이지는 하나 이상의 섹터들을 저장할 수 있다. 하나의 섹터는 사용자 데이터 및 오버헤드 데이터를 포함한다.

전-비트(all-bit), 풀-시퀀스(full-sequence) MLC 프로그래밍

도6a 내지 도6c는 4-상태 메모리 셀들의 집단(population)을 프로그래밍하는 일례를 예시한다. 도6a는 그 각각이 메모리 상태 "0" , "1" , "2" 및 "3" 을 나타내는 임계전압들의 4개의 구별되는 분포들로 프로그래밍될 수 있는 메모리 셀들의 집단을 예시한다. 도6b는 소거된 메모리에 대한 "소거된" 임계 전압들의 초기 분포를 예시한다. 도6c는 많은 수의 메모리 셀들이 프로그래밍된 후의 메모리의 일례를 예시한다. 기본적으로, 셀은 처음에는 "소거된" 임계전압을 가지며 그리고 프로그래밍은 이것을 더 높은 값으로 이동시킬 것이다(검증 레벨들 vV1, vV2, 및 vV3 에 의해서 경계가 정해지는 3개의 구역들 중 하나로). 이러한 방식으로, 각각의 메모리 셀은 3개의 프로그램 상태들 "1" , "2" , "3" 중 하나의 상태로 프로그래밍될 수 있으며 또는 프로그래밍되지 않은 채로 "소거" 상태로 남아있을 수도 있다. 메모리가 점점 더 많이 프로그래밍됨에 따라, 도6b에 도시된 바와 같은 "소거" 상태의 초기 분포는 점점 더 좁아질 것이며 그리고 소거 상태는 "0" 상태로 표현된다.

각각 4개의 메모리 상태들 각각을 표현하기 위해, 하위 비트 및 상위 비트를 갖는 2-비트 코드가 이용될 수 있다. 예를 들어, "0" , "1" , "2" 및 "3" 상태들은, "11" , "01" , "00" 및 "10" 에 의해서 각각 표현될 수 있다. 풀-시퀀스(full-seqwuence) 모드에서 감지함으로써 2-비트 데이터가 메모리로부터 판독될 수 있는바, 풀-시퀀스 모드에서는 3개의 서브-패스들(sub-passes)에서 판독 경계 임계값들 rV₁, rV₂, 및 rV₃ 각각에 대하여 감지함으로써 2개의 비트들이 함께 감지된다.

3-D 낸드 구조

통상적인 2차원(2-D) 낸드 어레이에 대한 대안적인 구조는 3-차원(3-D) 어레이이다. 반도체 웨이퍼의 평탄한 표면을 따라 형성되는 2-D 낸드 어레이들과 달리, 3-D 어레이들은 웨이퍼 표면으로부터 위로 연장되며 그리고 위쪽으로 연장되는 메모리 셀들의 스택들, 혹은 컬럼들 포함하는 것이 일반적이다. 다양한 3-D 구성들이 가능하다. 일 구현예에서, 낸드 스트링은 일측 단부(예컨대, 소스)는 웨이퍼 표면에 그리고 타측 단부(예컨대, 드레인)은 꼭대기에 있도록, 수직으로 형성된다. 다른 구현예에서, 낸드 스트링은 U-형상으로 형성되며, 따라서 낸드 스트링의 양쪽 단부가 꼭대기에서 액세스가능하며, 이는 이러한 스트링들 사이의 연결들을 용이하게 한다. 이러한 낸드 스트링의 일례들 및 이들의 형성방법은 미국 특허출원공개공보(US 2012/0220088 및 US 2013/0107628)에 개시되어 있으며, 이들 문헌들은 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다.

도7은 기판의 x-y 평면에 수직인 수직 방향, 즉 z-방향으로 연장되는 낸드 스트링(701)일 제 1 일례를 도시한다. 수직 비트라인(로컬 비트라인)(703)이 워드라인(예컨대, WL0, WL1, 등등)을 통과하는 곳에서 메모리 셀들이 형성된다. 로컬 비트라인과 워드라인 사이의 전하 포획층이 전하를 저장하며, 전하 포획층은 워드라인(게이트)에 연결된 둘러싼 수직 비트라인(채널)에 의해서 형성되는 트랜지스터의 임계전압에 영향을 미친다. 이러한 메모리 셀들은, 워드라인들의 스택들을 형성한 후 메모리 셀들이 형성될 메모리 홀들(holes)을 에칭함으로써 형성될 수 있다. 메모리 홀들은 전하 포획층에 정렬되며 그리고 적절한 로컬 비트라인/채널 물질(격리를 위한 적절한 유전체 층들을 구비한)로 충전된다.

평평한 낸드 스트링들과 마찬가지로, 선택 게이트들(705, 707)이 스트링의 일측에 배치되어, 낸드 스트링이 외부 소자들(709, 711)에 선택적으로 연결되거나 혹은 외부 소자들(709, 711)로부터 절연될 수 있게 한다. 통상적으로, 이러한 외부 소자들은 매우 많은 수의 낸드 스트링들을 담당하는 공통 소스 라인들 혹은 비트라인들 등의 전도성 라인들이다. 수직 낸드 스트링들은 평평한 낸드 스트링들과 유사한 방식으로 작동될 수 있으며 그리고 SLC 및 MLC 동작들 둘다 가능하다. 비록, 도7이 직렬로 연결된 32 셀들(0-31)을 갖는 낸드 스트링의 일례를 도시하고 있지만, 낸드 스트링에 있는 셀들의 개수는 임의의 적절한 개수가 될 수 있다. 간결함으로 위해, 모든 셀들이 도시되지는 않았다. 워드라인들(3-29)(미도시)이 로컬 비트라인과 교차하는 곳에서 추가적인 셀들이 형성됨을 유의해야 한다.

도8은 수직 방향(z-방향)으로 연장되는 낸드 스트링(815)의 제 2 일례를 도시한다. 이러한 일례에서, 낸드 스트링(815)은 U-형상을 나타내며, 구조의 최상부에 위치된 외부 소자들(소스 라인 "SL" 및 비트라인 "BL")에 연결된다. 낸드 스트링(815)의 바닥에는 제어가능한 게이트(백 게이트 "BG")가 존재하며, 백 게이트는 낸드 스트링(815)의 양 측을 연결한다. 워드라인들(WL0-WL63)이 수직 로컬 비트라인(817)과 교차하는 곳에서 총 64개의 셀들이 형성된다(비록, 다른 일례에서는 다른 개수의 셀들이 제공될 수도 있지만). 선택 게이트들(SGS, SGD)이 낸드 스트링(815)의 어느 일측에 배치되어, 낸드 스트링(815)의 연결/절연을 제어한다.

3-D 낸드 어레이를 다양한 방식으로 형성하도록 수직 낸드 스트링들이 배치될 수 있다. 도9a는 블록 내의 다수의 U-형상 낸드 스트링들이 비트라인에 연결되는 일례를 도시한다. 이 경우, 비트라인(BL)에 연결된 블록 내에는 n 개의 스트링들(스트링1 - 스트링 n)이 존재한다. 상기 "n"의 값은 예컨대, 8, 12, 16, 32, 혹은 그 이상인 임의의 적절한 수가 될 수 있다. 스트링들은, 소스 연결이 좌측에 있는 홀수 스트링들과 소스 연결이 우측에 있는 짝수 스트링들로 교번된다. 이러한 구조는 편리하지만 본질적인 것은 아니며 다른 패턴들도 또한 가능하다.

도9a는 2개의 블록들이 만나는 경우를 도시한다. 블록 A는 비트라인 BL에 연결된 n 개의 스트링들을 포함한다. 비록, 블록 A에서 스트링 n 및 n-1 만이 도시되어 있지만, 반복적인 구조가 왼쪽으로 계속됨이 이해되어야만 하며, 상기 왼쪽에는 스트링 1에서 n-2 까지가 배치된다. 블록 B는 비트라인 BL에 연결된 n 개의 스트링들을 포함한다. 비록, 블록 B에서 스트링 1-3 만이 도시되어 있지만, 반복적인 구조가 오른쪽으로 계속됨이 이해되어야만 하며, 상기 오른쪽에는 스트링 4에서 n 까지가 배치된다. 다음이 또한 이해되어야 하는바, 도시된 단면도는 블록을 담당하는 많은 비트라인들 중 한 비트라인을 따른 것이며 그리고 y-방향을 따라 연장되는 많은 수의 유사한 비트라인들이 존재하고, 이들은 x-방향을 따라 서로 분리된다(예컨대, 도9a에 도시된 비트라인의 뒤편에 존재함). 도9a의 평면에 수직인 x-방향을 따라 연장되는 워드라인은 서로 다른 비트라인들의 스트링들의 세트들을 연결한다. 이와 유사하게, 선택 라인들은 x-방향으로 연장되며, 따라서 스트링들의 세트가 하나의 단위로서 선택적으로 연결 혹은 절연될 수 있다. 도시된 일례에서는, 하나의 전도성 스트립이 2개의 인접한 스트링들의 워드라인을 형성하도록, 워드라인들이 형성된다. 따라서, 예컨대, 블록 B에서, 스트링 1 및 스트링 2는 공통인 전도성 스트립들로 형성되는 워드라인 WL32 - WL63 을 갖는다. 이와 달리, 선택 라인들은 인접한 스트링들 사이에서 공유되지 않는다. 이러한 것은 블록 내의 스트링들의 각각의 세트에 대한 개별적인 선택을 허용한다(스트링들의 선택된 세트가 비선택 스트링들의 워드라인들로부터 개별적으로 제어가능하지 않은 워드라인들을 포함하는 경우라 하여도).

도9a는 호스트 데이터 워드라인 WL0 -WL63으로부터 선택 라인들(SGD, SGS)을 분리시키는 더미 워드라인 "DWL" 을 도시한다. 호스트 데이터 워드라인들은 호스트 데이터(즉, 판독 명령에 응답하여 데이터가 반환될 예정인 경우를 제외하고 외부 소스로부터 메모리로 전송될 수 있는 데이터 )를 저장하는데 이용되는 반면에, 더미 워드라인들은 호스트 데이터를 저장하지 않는다. 이들 더미 셀들은 아무것도 저장하지 않을 수 있으며 또는 더미 셀들을 원하는 상태에 있게하는(예컨대, 더미 셀들이 임계 전압이 다른 셀들에 대한 액세스를 보다 용이하게 하는 레벨 혹은 혼란의 위험을 감소시키는 레벨로 되게 하는) 소정의 더미 데이터를 저장할 수도 있다. 도시된 더미 워드라인들은 저장된 데이터에 대한 소정의 보호를 제공한다. 특히, 선택 게이트에 가장 가까운 워드라인은, 선택 게이트에 대한 근접성 때문에, 데이터 교란에 취약할 수 있다. 이러한 워드라인을 더미 워드라인으로 만듬으로써, 호스트 데이터 교란 위험이 감소된다. 몇몇 경우에 있어서, 선택 라인과 호스트 데이터 워드라인 사이에 2개 이상의 더미 워드라인들이 제공될 수 있는데 왜냐하면, 교란 위험이 선택 라인으로부터 1개 이상의 워드라인을 넘어서 확장될 수도 있기 때문이다. 더미 워드라이들은 도시된 하나의 위치 이외의 다른 위치들에 배치될 수도 있다. 하나 이상의 더미 워드라인들이 예컨대, 호스트 데이터 워드라인들과 백 게이트(BG) 사이에 배치될 수 있다. 일반적으로, 더미 워드라인들은 호스트 데이터 워드라인과 동일한 물리적 구조를 가지며, 따라서 더미 워드라인들의 개수 및 위치는 임의의 주어진 어레이 구조에 대한 설정가능하다.

블록 A와 볼륵 B가 만나는 곳에는, 두개의 블록들에 더미 메모리 셀들이 존재한다(즉, 블록 A의 스트링 n과 블록 B의 스트링 1 사이에). 본 일례에서는 더미 셀들의 낸드 스트링의 절반이 각각의 블록에 제공되며, 따라서 2개의 블록들의 호스트 데이터 워드라인은, 2개의 더미 워드라인에 의해서 분리된다. 이는, 서로 다른 블록들의 호스트 데이터 워드라인들이 서로 인접하는 경우 발생할 수도 있는 교란을 감소시키기 위한 것이다. 본 일례에서, 인접 블록들이 만나는 곳에는, 제어 회로들에 연결되지 않은(연결되지 않은(not connected)이라는 뜻의 "NC" 로 표기됨) 더미 선택 라인들이 또한 제공된다. 메모리 설계 및 동작 요건들에 따라, 다른 구성의 더미 워드라인들 및 블록들 사이의 다른 더미 구조들이 또한 가능하다. 예를 들면, 선택 라인들이 연결될 수도 있으며, 인접 블록들의 백 게이트들이 도시된 것보다 더 가까울 수도 있으며, 더미 워드라인들 서로 다른 방식으로 연결될 수도 있다.

도9a의 3-D 낸드 메모리 어레이는 도9b에 또한 예시되며, 도9b는 도9a의 A-A' 를 따른 단면(즉, WL0 및 WL63과 교차하는 x-y 평면을 따른)을 도시한다. 블록의 워드라인들은 함께 연결된 전도성 물질의 스트립들로 형성됨을 알 수 있을 것이다. 따라서, 블록의 서로다른 스트링들에서 WL0 로 표기된 모든 워드라인들은 전기적으로 서로 연결되며 그리고 하나의 전기 전도성 보디(921)로 구성된다. 이와 유사하게, 블록의 서로다른 스트링들에서 WL63 으로 표기된 모든 워드라인들은 전기적으로 서로 연결되며 그리고 하나의 전기 전도성 보디(923)로 구성된다. 소정의 레벨에서 블록의 워드라인들 형성하는 2개의 보디들은, 블록의 대향 측면들로부터 연장되는 깍지낀 손가락들 처럼 보인다. 이들 2개의 보디들은 얕은 트렌치 격리(STI) 유전체 혹은 임의의 적절한 절연체에 의해서 분리될 수 있다. 워드라인들의 각각의 레벨에서 유사한 패턴이 발견될 수 있다(예컨대, WL1 및 WL62 가 유사하게 서로 맞물릴 수 있으며, WL2 및 WL61, WL3 및 WL60 등도 마찬가지임). 서로 다른 블록들의 워드라인들은 서로 격리된다. 따라서, 블록 A의 WL0 는 블록 B의 WL0 로부터 분리되며 그리고 전기적으로 절연된다. 이와 유사하게, 블록 A의 WL63 은 블록 B의 WL63 으로부터 분리되며 그리고 전기적으로 절연된다.

메모리 홀들은 원형으로 도시된다(메모리 홀들은 실린더 형상이며 도시된 단면도에 수직인 z-방향으로 연장된다). U-형상의 낸드 스트링(925)은 2개의 메모리 홀들(927, 929)을 따라 연장되며, 여기서 하나의 메모리 홀(927)은 보디(923)를 관통하고, 다른 메모리 홀(929)은 보디(921)를 관통한다. 스트링들의 세트는, x-방향을 따라 정렬되고 그리고 선택 라인들을 공유하는(선택 라인들도 x-방향을 따라 연장됨) 이러한 모든 스트링들로 구성된다. 예를 들어, 이러한 하나의 세트는 블록 B에서 "스트링 3"으로 표시된 모든 스트링들(스트링 925를 포함하는)로 구성된다. 블록 내의 스트링들의 소정 세트가 선택되는 경우, 선택된 워드라인 및 비선택(unselected) 워드라인들에 적절한 워드라인 전압들을 인가함으로써, 상기 선택된 워드라인(혹은 워드라인의 일부 즉, 워드라인과 교차하는 비트라인들의 서브세트)이 판독될 수 있다.

블록의 연결된 워드라인들(예컨대, 보디들 923 및 921)에게 적절한 전압들을 공급하도록 워드라인 드라이버들이 연결될 수 있는바, 따라서 블록의 워드라인이 액세스될 수 있다(예컨대, 프로그래밍 혹은 판독). 블록 내의 스트링들의 특정 세트가 선택되도록, 선택 라인 드라이버들이 연결되어 선택 라인들에게 적절한 전압들이 공급된다.

블록 내의 하나의 비트라인을 따라 다수의 스트링들이 존재하므로, 액세스할 때에(예컨대, 판독 혹은 프로그래밍), 특정 스트링을 특정할 필요가 있다. 비록, 2-D 낸드에서는 블록 및 워드라인(혹은 워드라인의 일부)을 특정하는 것 만으로도 고유(unique) 데이터를 충분히 특정할 수 있었지만, 도시된 바와 같은 3-D 구조에서는, 주어진 블록 및 워드라인에 대해서, 저장된 데이터의 n 개의 서로 다른 부분들이 존재할 수 있다(여기서, n은 블록 내의 하나의 비트라인을 따라 있는 스트링들의 개수임). 블록 내에서 함께 선택가능한 스트링들의 세트는, 사이즈에 있어서, 하나의 워드라인과 블록 사이의 중간인 단위이다. 이러한 단위는 도9a 및 도9b에 도시된 바와 같은 특정한 3-D 메모리 구조들에서 발생한다.

정정할 수 없는 데이터(Uncorrectable Data)

메모리 시스템에서는, 에러 정정 코드(ECC) 체계를 이용하여 저장 전에 데이터를 인코딩하는 것이 일반적이다. 이러한 데이터가 판독되는 때, 데이터가 디코딩되며 그리고 판독 데이터 내의 에러들은 소정 한도까지 정정될 수 있다. 이러한 한도는 일반적으로 사용되는 ECC 체계에 의존하며, 추가되는 리던던시의 분량에 특히 의존한다. 적은 개수의 배드 비트(bad bit)들은 ECC에 의해서 정정될 수 있는 반면에, 많은 개수의 배드 비트들은 ECC에 의해서 정정될 수 없는바("UECC"), 따라서 다른 접근법들이 필요하다.

몇몇 경우에 있어서, 일 세트의 판독 조건들을 이용하여 메모리 어레이로부터 판독된 데이터는, 에러 정정 코드에 의해서 정정될 수 없다(UECC)라고 판별될 수 있다. 만일, 다른 세트의 판독 조건들을 이용하여 상기 데이터가 메모리 어레이로부터 다시 판독된다면, 데이터는 ECC에 의해서 정정가능할 수도 있다(즉, 이것은 높은 확률로 정정될 수 있는 ECC 체계의 능력 내에 있는 개수의 배드 비트들을 가질 수 있다). 판독 에러들을 처리하는 다양한 일례들은 미국특허 US 5,532,962 에서 찾아볼 수 있다.

소정의 판독 실패 모드들은 2-D 메모리 및 3-D 메모리 양자에 공통이지만, 다른 실패 모드들은 3-D 메모리에 특별하다. 일반적으로, 3 차원으로 구성요소들을 배치하는 것은, 단락 회로 혹은 절연되도록 설계된 구성요소들 간의 누설(예컨대, 유전체들의 결함 때문에)에 대한 가능성을 증가시킬 수 있다. 2-D 메모리에서 가령, 워드라인 등의 특정 라인은 어느 일측 상의 인접한 워드라인들과 단락될 가능성을 가질 수 있지만, 3-D 메모리의 라인은 위쪽 혹은 아래쪽의 이웃들과도 또한 단락될 수 있다. 또한, 3-D 메모리들의 복잡한 지형 및 까다로운 공정 요건들은 3-D 메모리에서 결함이 생길 가능성을 높일 수 있다. 비록, ECC가 적은 개수의 배드 비트들을 처리할 수는 있지만, 단락된 혹은 누설형 구성요소들로 인해 야기되는 대규모의 배드 비트들은 ECC에 의해서 정정되지 못할 수도 있다. 예를 들어, 워드라인이 다른 구성요소와 단락된다면, 상기 워드라인을 따라 있는 많은 수의 배드 비트들이 존재하게 될 것이며, 따라서 상기 워드라인을 따르는 데이터는 UECC 될 수도 있다.

소정의 실패 모드들은 배드 데이터의 패턴들을 제공하며, 이들 배드 데이터는 상기 특정 패턴들에 관련된 접근법에 의해서 처리될 수도 있다는 점이 발견되었다. 이러한 패턴들은 3-D 메모리의 물리적 구조로 인한 것이 될 수 있다. 비록, 몇몇 결함들은 하나의 셀, 적은 개수의 셀들, 혹은 단일 워드라인에만 영향을 미치는 반면에, 다른 결함들은 매우 큰 단위의 메모리 어레이에 영향을 미칠 수 있다. UECC 데이터의 규모(extent)를 판별함으로써, 다른 데이터에 영향을 미침이 없이 UECC 데이터를 처리할 수 있는 적절한 접근법이 식별될 수 있다.

예를 들어, 몇몇 경우에서, 결함은 스트링들의 일 세트에 걸친 데이터가 UECC 되게 할 수 있는 반면에 스트링들의 다른 세트에 있는 데이터에는 영향을 미치지 않을 수 있다. 도10은 스트링 X 전부에 저장된 데이터는 UECC 인 반면에, 동일 블록 내의 스트링들의 다른 세트(스트링 X-1, 스트링 X-2 ... 기타 등등 및 스트링 X+1, 스트링 X+2 ... 기타 등등) 내의 데이터는 ECC에 의해서 정정가능한 경우의 일례를 도시한다. 다음을 유의해야 하는바, 도10의 단면은 각각의 세트로부터의 하나의 대표 스트링을 도시하며 스트링 X와 같은 스트링들의 세트는 동일한 선택 라인들을 공유하는 모든 스트링들로 구성된다. 본 명세서에서, "스트링 X" 라는 용어는, 블록 내에서 숫자 "X" 를 갖는 모든 스트링들을 지칭하는바, 즉, 선택 라인 혹은 선택 라인들(예컨대, SGS 및 SGD)을 공유하는 y-방향으로 정렬된 스트링들의 세트를 지칭한다.

스트링 X에는 영향을 미치지만 다른 스트링들에는 영향을 미치지 않는 소정의 특정 실패 모드의 결과로서, 스트링 X 전체에 대해(throughout string X) 데이터가 UECC 될 수 있다. 다른 일례들에서, 실패 모드들은, 2개의 인접한 스트링들 내의 데이터는 UECC 되게 하는 반면에, 동일 블록 내의 다른 스트링들에 있는 데이터는 ECC에 의해서 정정될 수 있는 상태로 유지되게 할 수 있다. 예를 들어, 인접한 스트링들의 선택 라인들 간의 단락은, 2개의 스트링들의 데이터가 UECC 되게 할 수 있다. 도10에서, 스트링 X의 SGD 와 스트링 X+1의 SGD 간의 단락은, 스트링 X 및 스트링 X+1 둘다의 데이터가 UECC 되게 할 수 있는 반면에, 블록 내의 다른 모든 스트링들의 데이터에는 영향을 미치지 않을 수 있다.

일례에 따르면, UECC 데이터가 스트링들의 특정 세트의 워드라인을 따라 발견되는 경우, 저장된 데이터가 스트링들의 세트 전부에 대해(throughout) UECC 되는지에 대한 여부가 판별된다. 이러한 것은, 동일한 판독 조건들을 이용하여 스트링들의 상기 세트 내의 하나 이상의 다른 워드라인들의 데이터를 판독하고 그리고 판독 데이터에 대한 ECC 디코딩을 수행함으로써 완수될 수 있다. 따라서, 만일, 특정 스트링의 WL0 의 데이터가 UECC 인 경우, 동일 블록 내의 동일 스트링의 WL20 및 WL40 이 판독될 수 있다(상기 WL20 및 WL40에 저장된 데이터가 또한 UECC 인지를 알아보기 위하여). 랜덤하게 혹은 기결정된 패턴에 따라, 적절한 샘플이 선택될 수 있다. 임계 개수 이상의 워드라인들이 UECC 인 데이터를 포함한다면, 데이터가 스트링들의 세트 전부에 대해 UECC 된다라고 간주될 수 있다. 전형적으로는, 판독 조건들의 소정의 디폴트 세트를 이용하여 이러한 판독이 수행된다. 이에 후속하여, ECC 정정가능한 데이터를 제공하는 판독 조건들을 발견하기를 시도하기 위해, 판독 조건들의 하나 이상의 수정된 세트들이 이용될 수 있다.

ECC 정정가능한 데이터를 제공하는 판독 조건들의 세트를 찾아내기 위하여, 다양한 조건들이 변경될 수 있다. 예를 들면, 선택 워드라인에 인가되는 전압이 변경될 수도 있다. 스트링들의 선택된 세트 내의 비선택 워드라인에 인가되는 전압(판독-패스 전압)이 변경될 수도 있다. 이러한 판독-패스 전압은, 더미 워드라인 혹은 호스트 데이터 워드라인에 대해서 또는 이들 둘다에 대해서 변경될 수 있다. 하나 혹은 2개의 선택 라인들(SGS, SGD)에 인가되는 전압이 변경될 수도 있다. 백 게이트에 인가되는 전압이 변경될 수도 있다. 동일한 블록 선택 회로들을 공유하는 인접한 비선택 블록들에 인가되는 전압들이 변경될 수도 있다(다음에 후술될 것임). 이들 및 다른 조건들을 포함하는 조건들의 조합들이 함께 변경될 수도 있다. 소정의 패턴을 따라 또는 하나의 이터레이션으로부터 다른 하나의 이터레이션으로의 소정의 피드백에 기초하여(예컨대, 특정한 변경이 양호한 혹은 저조한 결과를 제공했는지를 나타내는 ECC 결과를 이용하는), 이러한 변경들이 진행될 수도 있다. 일반적으로, 이러한 변경은 소정의 한계값(limit)까지 진행될 수 있는바, 한계값은 최대 시간, 이터레이션의 최대 횟수, 혹은 다른 한정이 될 수 있다. 만일, 성공적인 판독 조건들(ECC 정정가능한 데이터를 야기하는 조건들)이 한계값 내에서 발견되지 않는다면, 요구되는 데이터를 획득하기 위하여 몇몇 다른 접근법이 이용될 수도 있다(예컨대, 어딘가에 저장된 리던던시 데이터로부터 데이터가 복원될 수 있다).

만일, 성공적인 판독 조건들이 발견된다면, 상기 성공적인 판독 조건들은, 스트링 X 로부터의 임의의 후속 데이터 판독들에서 사용되도록 저장될 수 있다. 비록, 다른 스트링들로부터의 판독들이 판독 조건들의 디폴트 세트를 이용하여 계속 수행될 수도 있지만, 메모리 시스템은, 스트링 X가 판독 조건들의 수정된 세트를 필요로한다는 것을 기록(record)할 수 있다. 따라서, 스트링들의 특정 세트 내의 UECC 에 대한 솔루션은, 스트링들의 다른 세트들에 영향을 끼침이 없이, 스트링들의 특정 세트에 적용된다.

성공적인 판독 조건들을 기록하는 것은, 메모리 어레이(메모리 다이)를 포함하는 동일 집적회로에 온-칩(on-chip)으로 수행될 수도 있으며, 혹은 다른 집적회로에 오프-칩(off-chip)으로 수행될 수도 있다. 예를 들어, 메모리 콘트롤러 또는 주문형 반도체(ASIC)가 메모리 다이에 연결되는 경우, 성공적인 판독 조건들은, 상기 콘트롤러에 의해서 기록될 수 있으며 그리고 판독 명령이 스트링들의 상기 세트로 어드레스될 때마다 상기 콘트롤러에 의해서 전송될 수 있다.

도11은 전술한 바와 같이, UECC 데이터를 처리하는 기법을 도시한 순서도이다. 데이터가 UECC 라고 판별되면(151), 상기 데이터를 포함하고 있는 스트링들의 세트 전부에 대해 데이터가 UECC 인지의 여부가 판별된다(153). 만일, 데이터가 스트링들의 세트 전부에 대해 UECC 되는 것이 아니라면, 워드라인 혹은 데이터의 다른 더 작은 부분들에 적합한 솔루션이 발견될 수 있다(155)(예컨대, 데이터의 일부를 복원하기 위해 리던던시 데이터를 이용함). 만일, 데이터가 스트링들의 세트 전부에 대해 UECC 된다면, ECC 정정가능한 데이터를 획득하기 위하여 수정된 판독 조건들이 인가된다(157). 성공적인 판독 조건들이 발견되면, 이들은 스트링들의 상기 세트에 대해 후속 사용되기 위해 저장된다(159).

본 발명의 양상들은 스트링들의 세트 이외의 데이터 단위들에 적용될 수 있다. 일반적으로, UECC 데이터가 발견되면, 상기 데이터를 포함하는 보다 큰 단위 전부에 대하여 데이터가 UECC 되는지의 여부가 판별된다. 예를 들면, 스트링들의 세트(전술한 바와 같은) 전체에 대하여(throughout), 블록 전체에 대하여, 블록들의 소정 그룹 전체에 대하여, 혹은 소정의 다른 단위 전체에 대하여 데이터가 UECC 인지의 여부가 판별된다.

도12는 UECC 데이터를 처리하는 방법들의 소정 양상을 예시한 순서도이다. 소정의 판독 조건들을 이용하여 판독하는 때에 데이터가 UECC 인 것으로 발견되면(261), 이들 판독 조건들을 이용하여 판독하는 때에 소정의 보다 큰 단위 전체에 대해서 데이터가 UECC 인지의 여부가 판별된다(263). 보다 큰 단위 전체에 대해서 데이터가 UECC 인 것이 아니라면(예컨대, 하나의 워드라인에 대해서만이라면), UECC 인 데이터에 특화된 다른 솔루션이 적용될 수 있다(예컨대, 개별 워드라인에 특화된). 만일, 보다 큰 단위 전체에 대해서 데이터가 UECC 된다면, 성공적인 판독 조건들을 찾아내도록 수정된 판독 조건들이 적용된다(267). 이들 성공적인 판독 조건들은 상기 보다 큰 단위 전체에 대한 사용을 위해 기록된다(269).

도13은 디폴트 판독 조건들을 이용하여 판독하는 때에 블록 전체에 대해서 UECC 인 데이터를 포함하는 블록(블록 X)을 예시한다. 블록 X는 UECC 데이터를 포함하는 n 개의 스트링들(스트링 3 ~ n-1 은 도13에서 생략됨)로 구성된다. 따라서, 이 경우, UECC 데이터는 블록 내의 스트링들의 특정 세트에 한정되는 것이 아니라 블록의 모든 스트링들(스트링 1 부터 스트링 n) 전체에 확장된다. 따라서, 상기 일례에 대한 솔루션은, 전체 블록에 적용된다. 특히, 디폴트 판독 조건들을 이용하여 데이터가 블록 X 전체에 대하여 UECC 라고 판별되는 경우, 성공적인 판독 조건들을 찾아내기 위하여 수정된 판독 조건들이 인가되며, 성공적인 판독 조건들은 블록 X 전체에 대한 후속 데이터 판독들을 위해 기록된다. 블록 X-1 및 블록 X+1 등과 같은 다른 블록들은 디폴트 판독 조건들을 이용하여 계속 판독될 수 있다.

몇몇 경우에 있어서, 2개 이상의 블록들은 블록 선택 회로들을 공유할 수 있다. 이러한 공유된 블록 선택 회로들의 일례들은 미국 특허출원 공개공보 US 2011/0267885 에 개시되어 있다. 예를 들어, 몇몇 메모리 설계들에서 블록 X 및 블록 X+1은 블록 선택 회로들을 공유할 수 있으며, 그리고 선택 목적을 위하여 쌍으로 된 블록들(paired block)로 간주될 수 있다. 이러한 쌍으로 된 블록 혹은 그룹화된(2개 이상일 수 있음) 블록들은, 블록들의 쌍 단위 혹은 그룹 단위에 영향을 미치는 특정한 실패 모드를 가질 수 있다.

도14는 쌍으로 된 블록들의 일례를 도시하며, 여기서 블록들의 각각의 쌍은 블록 선택 회로들을 공유한다. 예를 들어, 블록 X 및 블록 X+1은 블록 선택 회로(471)을 공유한다. 블록 X+2 및 블록 X+3은 블록 선택 회로(473)을 공유한다(기타 등등). 특정 데이터가 액세스되는 경우, 특정 워드라인, 상기 워드라인을 포함하는 스트링들의 세트, 및 스트링들의 상기 세트를 포함하는 블록이 선택된다. 블록 선택 회로들은 선택된 블록(예컨대, 블록 X)의 워드라인들을 제 1 글로벌 워드라인들(475)에 연결하며, 제 1 글로벌 워드라인들(475)은 판독 및 판독-패스 전압들로 적절히 바이어싱된다. 공유된 블록 선택 회로들(471)은 비선택된 쌍 블록(예컨대, 블록 X+1)의 워드라인들을 개별적인 제 2 글로벌 워드라인(477)에 연결하며, 제 2 글로벌 워드라인(477)은 소정의 저전압으로 바이어싱된다. 몇몇 경우에 있어서, 블록들 간의 단락 혹은 누설은 양(both) 블록들에서의 판독들에 영향을 미칠 수 있다. 예를 들어, 도9a를 참조하면 다음과 같은 점을 알 수 있는바, 블록들 간의 절연이 불충분한 경우, 블록 X의 WL0 와 블록 X+1의 WL0 사이에서 단락 혹은 누설이 발생할 수 있다. 블록 내의 연결된 워드라인들 때문에, 이러한 결함은 2개의 블록들의 모든 스트링들에 영향을 미칠 것이다. 예를 들면, 블록 X의 한 스트링의 한 워드라인을 판독하기 위하여, 판독 패스 전압을 WL0에 인가할 필요가 있을 수도 있다. 블록 X의 WL0 가 블록 X+1의 WL0 로 누설한다면(이는 판독-패스 전압 보다 낮은 소정 전압에서는 전형적임), 블록 X의 WL0 상의 유효 전압은 WL0 를 따라 있는 메모리 셀들을 전도성으로 만들기에 불충분할 수 있으며, 그리고 블록 X 및 블록 X+1 에 걸쳐서 UECC 데이터를 야기할 수 있다. 쌍이 아닌 블록들의 경우, 비선택 블록의 워드라인들은 일반적으로 플로팅될 것이며(글로벌 워드라인들로부터 절연됨) 그리고 이러한 워드라인들로의 누설은 선택 블록에 인가되는 전압들에 심각한 영향을 미치지 않을 것이다.

이러한 UECC 데이터를 위한 수정된 판독 조건들은 블록 선택 회로들을 공유하는 임의의 블록에 인가되는 수정된 전압들을 포함할 수 있다. 예를 들면, 쌍으로 된 블록의 워드라인들에게 소정의 저전압을 인가하는 대신에, 선택된 블록의 판독-패스 전압과 대등한 혹은 이에 가까운 높은 전압이 이용될 수 있는바, 따라서 임의의 누설이 제거되거나 혹은 감소될 수 있다. 더미 및/또는 호스트 데이터 워드라인들에 인가되는 전압들은, 이러한 방식으로 수정될 수 있다. 블록 선택 회로들을 공유하는 비선택 블록들에게 고전압들을 항상 인가하는 것이 가능하지만, 이는 심각한 전력 소모를 야기할 수 있으며 그리고 일반적으로 바람직한 것은 아니다. 따라서, 다른 모든 경우들에서는, 선택된 블록들과 함께 그룹화된 비선택 블록들에게 저전압들이 인가되는 동안, UECC 데이터가 실제로 발견된 경우에만, 비선택 블록들에게 수정된 전압들이 인가될 수 있다.

비록, 본 일례는 워드라인들을 참조하지만, 블록들 사이에서의 다른 요소들의 단락도 또한 블록들의 쌍 전체에 대해서 UECC 데이터를 야기할 수 있다. 예를 들어, 블록 경계를 따라 있는 일부 스트링에서 더미 워드라인들 사이에서 단락들이 발생할 수도 있다. 단락들은, 인접 블록들의 백 게이트들 사이에서 발생할 수도 있다. 단락들은, 인접 블록들의 선택 라인들 사이에서 발생할 수도 있다(선택 라인들이 연결되어 있지 않다면, 이는 심각하지 않을 수도 있다. 하지만, 선택 라인들이 연결되어 있다면, 심각할 수도 있음).

도15는 UECC 데이터를 처리하는 일례를 예시한 순서도이다. UECC 데이터가 발견되는 경우(581), 블록 선택 회로들을 공유하는 블록들의 그룹(예컨대, 한 쌍) 전체에 대해서 데이터가 UECC 인지의 여부가 판별된다(583). 만일, 데이터가 그룹 전체에 대해서 UECC 라면, ECC 정정가능한 데이터를 획득하기 위하여 수정된 판독 조건들이 인가된다(585). 성공적인 판독 조건들은, 블록들의 그룹 전체에 대한 후속 사용을 위하여 저장된다(587). 이러한 조건들은 선택 블록에 인가되는 서로 다른 전압들 이외에도(혹은 이를 대신하여) 상기 그룹 내의 비선택 블록 혹은 블록들에 인가되는 서로 다른 전압들을 포함할 수 있다. 블록들의 그룹 전체에 대하여 데이터가 UECC 인 것이 아니라면, 보다 제한된 솔루션이 적용된다(589).

전술한 다양한 기법들은 다양한 방식으로 서로 조합될 수 있다. 예를 들면, UECC 데이터가 발견되는 경우, 스트링들의 세트 전체에 대하여 데이터가 정정불가능 것인지, 만일 그렇다면 블록 전체에 대하여 데이터가 정정불가능한 것인지, 만일 그렇다면 블록들의 그룹 전체에 대하여 데이터가 정정불가능한 것인지를 판별하는 일련의 판별들이 이루어질 수 있다. 따라서, 그 전체에 대해서 데이터가 UECC 인 가장 큰 단위가 식별될 수 있으며, 그리고 영향을 받는 단위 전체에 대한 문제를 해결하도록 적절한 대응이 취해질 수 있다.

도16은 전술한 방법들 중 몇몇을 구현하는데 이용될 수 있는 하드웨어의 일례를 도시한다. 특히, 도16은 메모리 다이(604) 및 콘트롤러 다이(606)를 포함하는 메모리 시스템(602)을 도시한다. 메모리 다이는 메모리 어레이(608) 및 판독/기입 회로(610)를 포함한다. 콘트롤러가 판독 명령을 호스트로부터 수신하면, 콘트롤러는 판독/기입 회로(610)를 이용하여 특정 데이터에 액세스한다. 메모리 콘트롤러(606)는 판독/기입 회로(610)에 의해서 전송되는 데이터를 디코딩하기 위한 ECC 회로(612)를 포함한다. 판독/기입 회로(610)로부터의 데이터가 정정불가능하다고 ECC 회로(612)에 의해서 발견되는 경우, 검출 회로(614)는 보다 큰 소정의 단위 혹은 단위들 전체에 대하여 데이터가 UECC 인지를 판별하도록 추가 판독 요청들을 판독/기입 회로(610)으로 전송할 수 있다. 소정의 큰 단위 전체에 대하여 데이터가 UECC 라면, 적응형(adaptive) 판독 회로(616)는 다른 판독 조건들의 다른 세트들과 함께 하나 이상의 추가 판독 요청들을 판독/기입 회로(610)로 전송할 수 있다. ECC 회로(612)에 의해서 정정가능한 데이터가 반환될 때까지, 이러한 일련의 판독 요청들은 다른 판독 조건들과 함께 전송될 수 있다. 성공적인 판독 조건들이 발견되면, ECC 회로(612)에 의해서 정정된 바와 같은 데이터가 호스트로 전송되며 그리고 성공적인 판독 조건들은 기록 회로(618)에 기록된다. 추가적인 구성요소들이 메모리 시스템(602)에 제공될 수도 있음을 유의해야 한다. 이러한 추가적인 구성요소들은 도1에 도시된 통상적인 구성요소들을 포함할 수 있다. 본 명세서에 서술된 다양한 회로들은 ASIC 으로 구성된 전용 회로들, 특정 목적으로 구성된 프로그램가능한 논리 회로들이 될 수 있으며 또는 펌웨어를 통해 특수 목적을 위해 구성된 범용 회로들을 이용하여 혹은 이들의 조합을 통해 구현될 수도 있다.

비록, 전술한 설명들이 특정한 3 차원 비휘발성 메모리 어레이들 내의 단위들의 특정 일례들을 참조하고 있지만, 본 발명의 사상은 다른 메모리 시스템들에서의 다른 단위들에도 적용될 수 있음을 유의해야 한다. 또한, 전술한 일례들에 대해서 특정한 판독 조건들이 논의되었지만, ECC 정정가능한 데이터를 획득하기 위하여 임의의 적절한 판독 조건들이 수정될 수도 있음을 유의해야 한다.

결론

전술한 바와 같은 본 발명의 상세한 설명은 예시 및 설명을 위한 목적으로 제공되었다. 하지만 이러한 설명은 개시된 바로 그 실시예만으로 본 발명을 제한하고자 의도된 것이 아니며 혹은 개시된 내용을 속속들이 규명하고자 의도된 것도 아니다. 전술한 가르침에 비추어 볼때 수 많은 수정예들 및 변형예들이 가능하다. 본 발명의 기술적 사상과 그의 실제적인 응용을 최적으로 설명하기 위해, 본 발명의 실시예들이 선택되었다. 따라서, 해당 기술분야의 당업자들은 다양한 실시예들을 통해서 본 발명을 가장 잘 활용할 수 있을 것이며, 고려중인 특정한 용도에 적합한 다양한 변형예들을 가장 잘 활용할 수 있을 것이다. 본 발명의 범위는 첨부된 청구항들에 의해서 정의되어야 한다.

Claims (38)

1. 3차원 비휘발성 낸드 메모리의 동작 방법으로서,
   제 1 데이터를 획득하도록 제 1 세트의 판독 조건들을 블록의 제 1 부분에 인가하는 단계;
   상기 제 1 데이터에 대한 에러 정정 코드(ECC) 디코딩을 수행하는 단계;
   상기 제 1 데이터가 ECC에 의해서 정정불가능한지를 판별하는 단계;
   상기 블록의 상기 제 1 부분의 상기 제 1 데이터가 ECC에 의해서 정정불가능하다고 판별하는 것에 응답하여, 상기 블록의 상기 제 1 부분보다 큰, 상기 3차원 낸드 메모리 내의 더 큰 단위가, 상기 제 1 세트의 판독 조건들을 이용하여 판독하는 때에 ECC에 의해서 정정불가능한지의 여부를 판별하는 단계, 상기 더 큰 단위는 (i) 상기 블록을 포함하는, 블록 선택 회로를 공유하는 복수의 블록들, (ii) 상기 블록, 또는 (iii) 공통 선택 라인에 의해서 함께 선택되는 상기 블록 내의 스트링들의 세트로 구성되며;
   저장된 데이터가 상기 더 큰 단위 전체에 대하여 ECC에 의해서 정정불가능하다면, ECC에 의해서 정정가능한 제 2 데이터를 제공하는 제 2 세트의 판독 조건들을 찾아내도록, 수정된 판독 조건들을 상기 블록의 상기 제 1 부분에 인가하는 단계;
   정정된 제 2 데이터를 반환하고 그리고 상기 더 큰 단위의 데이터에 대한 후속 판독들을 위해 상기 제 2 세트의 판독 조건들을 기록하는 단계
   를 포함하는 것을 특징으로 하는 3차원 비휘발성 낸드 메모리의 동작 방법.
2. 제1항에 있어서,
   상기 제 1 세트의 판독 조건들은 선택(selected) 워드라인에 인가되는 제 1 판독 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 선택 워드라인에 인가되는 제 2 판독 전압을 포함하며, 상기 제 2 판독 전압은 상기 제 1 판독 전압과 다른 것을 특징으로 하는 3차원 비휘발성 낸드 메모리의 동작 방법.
3. 제1항에 있어서,
   상기 제 1 세트의 판독 조건들은 비선택 워드라인들에 인가되는 제 1 판독-패스(pass) 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 비선택 워드라인들에 인가되는 제 2 판독-패스 전압을 포함하며, 상기 제 2 판독-패스 전압은 상기 제 1 판독-패스 전압과 다른 것을 특징으로 하는 3차원 비휘발성 낸드 메모리의 동작 방법.
4. 제1항에 있어서,
   상기 제 1 세트의 판독 조건들은 선택 라인에 인가되는 제 1 선택 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 선택 라인에 인가되는 제 2 선택 전압을 포함하며, 상기 제 2 선택 전압은 상기 제 1 선택 전압과 다른 것을 특징으로 하는 3차원 비휘발성 낸드 메모리의 동작 방법.
5. 제1항에 있어서,
   상기 제 1 세트의 판독 조건들은 스트링들의 비선택(unselected) 세트의 선택 라인에 인가되는 제 1 비선택 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 스트링들의 상기 비선택 세트의 상기 선택 라인에 인가되는 제 2 비선택 전압을 포함하며, 상기 제 2 비선택 전압은 상기 제 1 비선택 전압과 다른 것을 특징으로 하는 3차원 비휘발성 낸드 메모리의 동작 방법.
6. 제1항에 있어서,
   상기 제 1 세트의 판독 조건들은 더미 워드라인에 인가되는 제 1 판독-패스 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 더미 워드라인에 인가되는 제 2 판독-패스 전압을 포함하는 것을 특징으로 하는 3차원 비휘발성 낸드 메모리의 동작 방법.
7. 제1항에 있어서,
   상기 제 1 세트의 판독 조건들은 호스트 데이터 워드라인, 더미 워드라인, 및/또는 블록 선택 회로를 상기 블록과 공유하는 비선택 블록의 선택 라인에 제공되는 제 1 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 호스트 데이터 워드라인, 상기 더미 워드라인, 및/또는 상기 비선택 블록의 상기 선택 라인에 제공되는 제 2 전압을 포함하며, 상기 제 2 전압은 상기 제 1 전압과 다른 것을 특징으로 하는 3차원 비휘발성 낸드 메모리의 동작 방법.
8. 제7항에 있어서,
   상기 제 1 전압과 상기 제 2 전압은 상기 비선택 블록의 워드라인들에 제공되며, 상기 제 2 전압은 상기 제 1 전압보다 높은 것을 특징으로 하는 3차원 비휘발성 낸드 메모리의 동작 방법.
9. 제1항에 있어서,
   ECC에 의해서 정정가능한 제 2 데이터를 제공하는 상기 제 2 세트의 판독 조건들을 찾아냄이 없이, 임계 개수 이상의 수정된 판독 조건들이 상기 블록의 제 1 부분에 인가된다면, 다른 블록들에 저장된 리던던시 데이터로부터 상기 블록의 제 1 부분의 데이터를 복원하는 것을 특징으로 하는 3차원 비휘발성 낸드 메모리의 동작 방법.
10. 각각의 비트라인에 연결된 복수의 스트링들을 각각의 블록이 포함하고 있는 3차원 비휘발성 낸드 메모리의 동작 방법으로서, 서로 다른 비트라인들의 스트링들의 세트를 개별 선택 라인이 선택할 수 있도록 비트라인을 따르는 각각의 스트링은 서로 다른 선택 라인에 의해서 선택될 수 있으며, 상기 방법은,
    제 1 데이터를 획득하도록 스트링들의 선택된 세트의 선택 워드라인에 제 1 세트의 판독 조건들을 인가하는 단계;
    상기 제 1 데이터에 대한 에러 정정 코드(ECC) 디코딩을 수행하는 단계;
    상기 제 1 데이터가 ECC에 의해서 정정불가능한지를 판별하는 단계;
    상기 제 1 데이터가 ECC에 의해서 정정불가능하다고 판별하는 것에 응답하여, 저장된 데이터가 스트링들의 상기 선택된 세트 전체에 대하여 정정불가능한지의 여부를 판별하는 단계;
    상기 저장된 데이터가 스트링들의 상기 선택된 세트 전체에 대하여 정정불가능하다면, ECC에 의해서 정정가능한 제 2 데이터를 제공하는 제 2 세트의 판독 조건들을 찾아내도록, 수정된 판독 조건들을 상기 블록의 상기 제 1 부분에 인가하는 단계; 및
    정정된 제 2 데이터를 반환하고 그리고 스트링들의 제 1 세트 내의 데이터에 대한 후속 판독들을 위해 상기 제 2 세트의 판독 조건들을 기록하는 단계
    를 포함하는 것을 특징으로 하는 3차원 비휘발성 낸드 메모리의 동작 방법.
11. 제10항에 있어서,
    저장된 데이터가 스트링들의 상기 선택된 세트 전체에 대하여 정정불가능한지의 여부를 판별하는 단계는, 상기 제 1 세트의 판독 조건들을 이용하여 스트링들의 상기 선택된 세트 내의 하나 이상의 추가 워드라인들을 판독하기를 시도하는 단계를 포함하는 것을 특징으로 하는 3차원 비휘발성 낸드 메모리의 동작 방법.
12. 제10항에 있어서,
    상기 제 1 세트의 판독 조건들을 이용하여 판독할 때에, 스트링들의 상기 선택된 세트를 포함하고 있는 블록에 저장된 데이터가 상기 블록 전체에 대하여 ECC에 의해서 정정불가능한지의 여부를 판별하는 단계
    를 더 포함하는 것을 특징으로 하는 3차원 비휘발성 낸드 메모리의 동작 방법.
13. 제12항에 있어서,
    상기 제 1 세트의 판독 조건들을 이용하여 판독할 때에, 저장된 데이터가 스트링들의 상기 선택된 세트 전체에 대해서는 ECC에 의해서 정정불가능하지만 상기 블록 전체에 대해서는 ECC에 의해서 정정불가능하지 않다면, 상기 블록 내의 스트링들의 다른 세트들에 대한 후속 판독들에 대해서는 상기 제 1 세트의 판독 조건들을 유지하면서, 제 1 세트의 스트링들의 데이터에 대한 후속 판독들을 위해 상기 제 2 세트의 판독 조건들을 기록하는 것을 특징으로 하는 3차원 비휘발성 낸드 메모리의 동작 방법.
14. 3차원 비휘발성 낸드 메모리의 동작 방법으로서,
    제 1 데이터를 획득하도록 블록의 제 1 부분에 제 1 세트의 판독 조건들을 인가하는 단계;
    상기 제 1 데이터에 대한 에러 정정 코드(ECC) 디코딩을 수행하는 단계;
    상기 제 1 데이터가 ECC에 의해서 정정불가능한지를 판별하는 단계;
    상기 제 1 데이터가 ECC에 의해서 정정불가능하다고 판별하는 것에 응답하여, 저장된 데이터가 상기 블록을 포함하는, 블록 선택 회로를 공유하는 복수의 블록들 전체에 대하여 ECC에 의해서 정정불가능한지의 여부를 판별하는 단계;
    상기 저장된 데이터가 상기 복수의 블록들 전체에 대하여 ECC에 의해서 정정불가능하다면, ECC에 의해서 정정가능한 제 2 데이터를 제공하는 제 2 세트의 판독 조건들을 찾아내도록, 수정된 판독 조건들을 상기 블록의 상기 제 1 부분에 인가하는 단계; 및
    정정된 제 2 데이터를 반환하고 그리고 블록 선택 회로를 공유하는 상기 복수의 블록들 전체에 대한 후속 데이터 판독들을 위해 상기 제 2 세트의 판독 조건들을 기록하는 단계
    를 포함하는 것을 특징으로 하는 3차원 비휘발성 낸드 메모리의 동작 방법.
15. 제14항에 있어서,
    상기 제 1 세트의 판독 조건들은 호스트 데이터 워드라인, 더미 워드라인, 및/또는 상기 복수의 블록들 중 비선택 블록의 선택 라인에 제공되는 제 1 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 호스트 데이터 워드라인, 상기 더미 워드라인, 및/또는 상기 비선택 블록의 상기 선택 라인에 제공되는 제 2 전압을 포함하며, 상기 제 2 전압은 상기 제 1 전압과 다른 것을 특징으로 하는 3차원 비휘발성 낸드 메모리의 동작 방법.
16. 제15항에 있어서,
    상기 제 1 전압과 상기 제 2 전압은 상기 비선택 블록의 워드라인에 제공되며, 상기 제 2 전압은 상기 제 1 전압보다 높은 것을 특징으로 하는 3차원 비휘발성 낸드 메모리의 동작 방법.
17. 제15항에 있어서,
    상기 제 1 전압과 상기 제 2 전압은 상기 비선택 블록의 선택 라인에 제공되며, 상기 제 2 전압은 상기 제 1 전압보다 높은 것을 특징으로 하는 3차원 비휘발성 낸드 메모리의 동작 방법.
18. 3차원 비휘발성 낸드 메모리 시스템으로서,
    3차원 비휘발성 낸드 메모리 어레이;
    상기 비휘발성 낸드 메모리 어레이의 블록의 일부분으로부터 판독된 데이터를 디코딩하는 에러 정정 코드(ECC) 회로;
    제 1 세트의 판독 조건들을 이용하여 판독할 때 상기 블록의 상기 일부분으로부터 판독된 데이터가 ECC에 의해서 정정불가능하다고 판별하는 것에 응답하여, 상기 제 1 세트의 판독 조건들을 이용하여 판독할 때 상기 블록의 상기 일부분보다 큰, 상기 3차원 낸드 메모리 내의 더 큰 단위 전체에 대하여 데이터가 ECC에 의해서 정정불가능한지의 여부를 판별하는 판별 회로, 상기 더 큰 단위는 (i) 상기 블록을 포함하는, 블록 선택 회로를 공유하는 복수의 블록들, (ii) 상기 블록, 또는 (iii) 공통 선택 라인에 의해서 함께 선택되는 상기 블록 내의 스트링들의 세트로 구성되며;
    상기 제 1 세트의 판독 조건들을 이용하여 판독할 때 상기 더 큰 단위 전체에 대하여 데이터가 ECC에 의해서 정정불가능하다면 ECC에 의해서 정정가능한 데이터를 제공하는 제 2 세트의 판독 조건들을 찾아내도록 수정된 판독 조건들을 인가하는 적응형(adaptive) 판독 회로; 및
    상기 더 큰 단위의 데이터에 대한 후속 판독들을 위해 상기 제 2 세트의 판독 조건들을 기록하는 기록 회로
    를 포함하는 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.
19. 제18항에 있어서,
    상기 3차원 비휘발성 낸드 메모리 어레이는 메모리 다이 상에 배치되며 그리고 상기 기록 회로는 별도의 메모리 콘트롤러 다이 상에 배치되는 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.
20. 제19항에 있어서,
    상기 기록 회로는 펌웨어(firmware)를 이용하여 상기 메모리 콘트롤러 다이 상에 구현되는 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.
21. 제18항에 있어서,
    상기 제 1 세트의 판독 조건들은 선택 워드라인에 인가되는 제 1 판독 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 선택 워드라인에 인가되는 제 2 판독 전압을 포함하며, 상기 제 2 판독 전압은 상기 제 1 판독 전압과 다른 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.
22. 제18항에 있어서,
    상기 제 1 세트의 판독 조건들은 비선택 워드라인들에 인가되는 제 1 판독-패스 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 비선택 워드라인들에 인가되는 제 2 판독-패스 전압을 포함하며, 상기 제 2 판독-패스 전압은 상기 제 1 판독-패스 전압과 다른 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.
23. 제18항에 있어서,
    상기 제 1 세트의 판독 조건들은 선택 라인에 인가되는 제 1 선택 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 선택 라인에 인가되는 제 2 선택 전압을 포함하며, 상기 제 2 선택 전압은 상기 제 1 선택 전압과 다른 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.
24. 제18항에 있어서,
    상기 제 1 세트의 판독 조건들은 스트링들의 비선택(unselected) 세트의 선택 라인에 인가되는 제 1 비선택 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 스트링들의 상기 비선택 세트의 상기 선택 라인에 인가되는 제 2 비선택 전압을 포함하며, 상기 제 2 비선택 전압은 상기 제 1 비선택 전압과 다른 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.
25. 제18항에 있어서,
    상기 제 1 세트의 판독 조건들은 더미 워드라인에 인가되는 제 1 판독-패스 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 더미 워드라인에 인가되는 제 2 판독-패스 전압을 포함하는 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.
26. 제18항에 있어서,
    상기 제 1 세트의 판독 조건들은 호스트 데이터 워드라인, 더미 워드라인, 및/또는 블록 선택 회로를 상기 블록과 공유하는 비선택 블록의 선택 라인에 제공되는 제 1 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 호스트 데이터 워드라인, 상기 더미 워드라인, 및/또는 상기 비선택 블록의 상기 선택 라인에 제공되는 제 2 전압을 포함하며, 상기 제 2 전압은 상기 제 1 전압과 다른 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.
27. 제26항에 있어서,
    상기 제 1 전압과 상기 제 2 전압은 상기 비선택 블록의 워드라인들에 제공되며, 상기 제 2 전압은 상기 제 1 전압보다 높은 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.
28. 제18항에 있어서,
    ECC에 의해서 정정가능한 제 2 데이터를 제공하는 상기 제 2 세트의 판독 조건들을 찾아냄이 없이, 임계 개수 이상의 수정된 판독 조건들이 상기 블록의 제 1 부분에 인가된다면, 다른 블록들에 저장된 리던던시 데이터로부터 상기 블록의 제 1 부분의 데이터가 복원되는 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.
29. 3차원 비휘발성 낸드 메모리 시스템으로서,
    개별적으로 소거가능한 복수의 블록들, 블록은 상기 블록의 각각의 비트라인에 연결된 복수의 스트링들을 포함하며, 서로 다른 비트라인들의 스트링들의 세트를 개별 선택 라인이 선택할 수 있도록 비트라인을 따르는 각각의 스트링은 서로 다른 선택 라인에 의해서 선택될 수 있으며;
    선택된 블록의 스트링들의 선택된 세트의 일부분으로부터 판독된 데이터를 디코딩하는 에러 정정 코드(ECC) 회로;
    제 1 세트의 판독 조건들을 이용하여 판독할 때 상기 일부분의 데이터가 ECC에 의해서 정정불가능하다고 판별하는 것에 응답하여, 저장된 데이터가 스트링들의 상기 선택된 세트 전체에 대하여 정정불가능한지의 여부를 판별하는 판별 회로;
    ECC에 의해서 정정가능한 데이터를 제공하는 제 2 세트의 판독 조건들을 찾아내도록 수정된 판독 조건들을 인가하는 적응형(adaptive) 판독 회로; 및
    스트링들의 상기 선택된 세트의 데이터에 대한 후속 판독들을 위해 상기 제 2 세트의 판독 조건들을 기록하는 기록 회로
    를 포함하는 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.
30. 제29항에 있어서,
    개별적으로 소거가능한 상기 복수의 블록들은 메모리 다이 상에 배치되며 상기 기록 회로는 별도의 메모리 콘트롤러 다이 상에 배치되는 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.
31. 제29항에 있어서,
    상기 판별 회로는,
    상기 제 1 세트의 판독 조건들을 이용하여 스트링들의 상기 선택된 세트 내의 하나 이상의 부분들을 판독하기를 시도함으로써, 저장된 데이터가 스트링들의 상기 선택된 세트 전체에 대하여 ECC에 의해서 정정불가능한지의 여부를 더 판별하는 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.
32. 제29항에 있어서,
    상기 판별 회로는,
    상기 제 1 세트의 판독 조건들을 이용하여 판독할 때에, 스트링들의 상기 선택된 세트를 포함하고 있는 블록에 저장된 데이터가 상기 블록 전체에 대하여 ECC에 의해서 정정불가능한지의 여부를 더 판별하는 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.
33. 제32항에 있어서,
    상기 제 1 세트의 판독 조건들을 이용하여 판독할 때에, 저장된 데이터가 스트링들의 상기 선택된 세트 전체에 대해서는 ECC에 의해서 정정불가능하지만 상기 블록 전체에 대해서는 ECC에 의해서 정정불가능하지 않다면, 상기 블록 내의 스트링들의 다른 세트들에 대한 후속 판독들에 대해서는 상기 제 1 세트의 판독 조건들을 유지하면서, 제 1 세트의 스트링들의 데이터에 대한 후속 판독들을 위해 상기 제 2 세트의 판독 조건들은 상기 기록 회로에 의해서 기록되는 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.
34. 3차원 비휘발성 낸드 메모리 시스템으로서,
    블록 선택 회로를 공유하는 2개의 이상의 블록들 중 선택가능한 단위로 구성되는 개별적으로 소거가능한 복수의 블록들;
    선택가능한 단위의 선택된 블록의 일부분으로부터 판독된 데이터를 디코딩하는 에러 정정 코드(ECC) 회로;
    제 1 세트의 판독 조건들을 이용하여 판독할 때에 상기 일부분의 데이터가 ECC에 의해서 정정불가능하다고 판별하는 것에 응답하여, 저장된 데이터가 상기 선택된 블록을 포함하고 있는 상기 선택가능한 단위 전체에 대하여 정정불가능한지의 여부를 판별하는 판별 회로;
    ECC에 의해서 정정가능한 데이터를 제공하는 제 2 세트의 판독 조건들을 찾아내도록 수정된 판독 조건들을 인가하는 적응형 판독 회로; 및
    상기 선택된 블록을 포함하고 있는 상기 선택가능한 단위의 데이터에 대한 후속 판독들을 위해 상기 제 2 세트의 판독 조건들을 기록하는 기록 회로
    를 포함하는 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.
35. 제34항에 있어서,
    개별적으로 소거가능한 상기 복수의 블록들은 메모리 다이 상에 배치되며 상기 기록 회로는 별도의 메모리 콘트롤러 다이 상에 배치되는 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.
36. 제34항에 있어서,
    상기 제 1 세트의 판독 조건들은 호스트 데이터 워드라인, 더미 워드라인, 및/또는 상기 선택가능한 단위 중 비선택 블록의 선택 라인에 제공되는 제 1 전압을 포함하고 그리고 상기 제 2 세트의 판독 조건들은 상기 호스트 데이터 워드라인, 상기 더미 워드라인, 및/또는 상기 비선택 블록의 상기 선택 라인에 제공되는 제 2 전압을 포함하며, 상기 제 2 전압은 상기 제 1 전압과 다른 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.
37. 제36항에 있어서,
    상기 제 1 전압과 상기 제 2 전압은 상기 비선택 블록의 워드라인에 제공되며, 상기 제 2 전압은 상기 제 1 전압보다 높은 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.
38. 제36항에 있어서,
    상기 제 1 전압과 상기 제 2 전압은 상기 비선택 블록의 선택 라인에 제공되며, 상기 제 2 전압은 상기 제 1 전압보다 높은 것을 특징으로 하는 3차원 비휘발성 낸드 메모리 시스템.

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