CN105122215A - 三维存储器的适应性操作 - Google Patents

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Abstract

当来自三维NAND存储器阵列的一部分的数据确定为不可由误差校正码(ECC)校正时，做出关于数据是否遍及大于该部分的某个单元不可由ECC校正的确定。如果修改的读取条件提供ECC可校正数据，则记录修改的读取条件以用于该较大单元的后续读取。

Description

三维存储器的适应性操作
技术领域
本申请涉及三维可重编程非易失性存储器系统的操作以及用于在这种存储器系统中处理数据误差的系统和方法。
背景技术
能够进行电荷的非易失性存储、特别是以封装为小形状因子卡的EEPROM和闪存EEPROM的形式的固态存储器近年来已经成为各种移动和手持装置、便携式消息设备和消费者电子产品中的存储选择。与也是固态存储器的RAM(随机存取存储器)不同，闪存存储器是非易失性的，且甚至在断开电源之后也保持其存储的数据。此外，与ROM(只读存储器)不同，闪存存储器与盘存储装置类似是可重写的。尽管成本较高，闪存存储器越来越多地用在大容量存储应用中。
闪存EEPROM类似于EEPROM(电可擦除和可编程只读存储器)之处在于其是非易失性存储器，其可以被擦除且可以将新数据写入或者“编程”到它的存储器单元中。两者都利用场效应晶体管结构中在源极和漏极区之间位于半导体衬底中的沟道区之上的浮置(未连接的)导电栅极。然后在浮置栅极之上提供控制栅极。晶体管的阈值电压特性由在浮置栅极上保持的电荷量控制。也就是，对于浮置栅极上的电荷的给定电平，存在必须在“导通”晶体管以允许它的源极和漏极区之间的导电之前应用于控制栅极的相应的电压(阈值)。诸如闪存EEPROM之类的闪存存储器允许同时擦除整个存储器单元的块。
浮置栅极可以保持大量电荷且因此可以被编程到阈值电压窗口内的任何阈值电压电平。阈值电压窗口的大小由装置的最小和最大阈值电平定界，且装置的最小和最大阈值电平又对应于可以编程到浮置栅极上的电荷的范围。该阈值窗口通常取决于存储器装置的特性、操作条件和历史。窗口内的每个不同的、可分解的阈值电压电平范围原则上可以用于指定单元的有限存储器状态。
为了改进读取和程序性能，并行地读取或者编程阵列中的多个电荷存储元件或者存储器晶体管。因此，一起读取或者编程存储器元件的“页”。在现有的存储器体系结构中，行或者字线典型地包含几个交织的页或者它可以构成一个页。一起读取或者编程一页的所有存储器元件。
也由具有用于存储电荷的介电层的存储器单元制造非易失性存储器装置。代替之前描述的导电浮置栅极元件，使用介电层。已经由Eitan等，在“NROM:ANovelLocalizedTrapping,2-BitNonvolatileMemoryCell”，IEEEElectronDeviceLetters，vol.21，No11，2000年11月，pp.543-545中描述了这种利用介电存储元件的存储器装置。ONO介电层在源极和漏极扩散之间的通道两端延伸。在与漏极相邻的介电层中定位用于一个数据位的电荷，且在与源极相邻的介电层中定位用于另一数据位的电荷。例如，美国专利No5,768,192和6,011,725公开了具有夹在两个二氧化硅层之间的俘获电介质的非易失性存储器单元。通过分开地读取电介质内空间地分开的电荷存储区域的二元状态来实现多状态数据存储。
发明内容
三维非易失性存储器具有可能引起数据不可由误差校正码(UECC)校正的某些可识别的故障模式。由于三维非易失性存储器的物理结构，某些故障模式可能影响存储器的相对大的物理区域(大于单个字线)。例如，数据可以是遍及由选择线一起选择的一组字线的UECC。数据可以是遍及块的UECC。在块的对或者组共享块选择电路时，数据可以是遍及这种对或者组的UECC。当沿着特定的字线遇到UECC数据时，可以进行关于数据是否是遍及诸如一个串组、一个块或者一组块的较大单元的UECC的确定。不同读取条件可以用于尝试读取数据。如果找到成功的读取条件，则可以存储成功的读取条件以用于单元中的将来的使用。
操作三维非易失性NAND存储器的方法的一个例子包括：应用第一组读取条件以读取块的第一部分以获得第一数据；执行第一数据的误差校正码(ECC)解码；确定第一数据是不可由ECC校正的；响应于确定块的第一部分中的第一数据不可由ECC校正，确定大于块的第一部分的三维NAND存储器内的较大单元在使用第一组读取条件读取时是否不可由ECC校正，该较大单元包括：(i)共享块选择电路的包括该块的多个块、(ii)该块、或者(iii)由公共选择线一起选择的块内的串组；如果存储数据遍及所述较大单元是不可由ECC校正的，则将修改的读取条件应用于块的第一部分以找到提供可由ECC校正的第二数据的第二组读取条件；和返回校正的第二数据并记录第二组读取条件以用于所述较大单元的数据的后续读取。
第一组读取条件可以包括应用于所选的字线的第一读取电压，且第二组读取条件可以包括应用于所选的字线的第二读取电压，第二读取电压不同于第一读取电压。第一组读取条件可以包括应用于未选择的字线的第一读取-通过电压，且第二组读取条件可以包括应用于未选择的字线的第二读取-通过电压，第二读取-通过电压不同于第一读取-通过电压。第一组读取条件可以包括应用于选择线的第一选择电压，且第二组读取条件可以包括应用于选择线的第二选择电压，第二选择电压不同于第一选择电压。第一组读取条件可以包括应用于未选择的串组的选择线的第一未选择电压，且第二组读取条件可以包括应用于未选择的串组的选择线的第二未选择电压，第二未选择电压不同于第一未选择电压。第一组读取条件可以包括应用于伪字线的第一读取-通过电压，且第二组读取条件可以包括应用于伪字线的第二读取-通过电压。第一组读取条件可以包括被提供给与所述块共享块选择电路的未选择块的主机数据字线、伪字线和/或选择线的第一电压，且第二组读取条件可以包括被提供给未选择块的主机数据字线、伪字线和/或选择线的第二电压，第二电压不同于第一电压。第一和第二电压可以提供给未选择块的字线，且第二电压可以高于第一电压。如果多于阈值数目的修改的读取条件被应用于块的第一部分而没有找到提供可由ECC校正的第二数据的第二组读取条件，则可以从在其他块中存储的冗余数据恢复该块的第一部分的数据。
一种三维非易失性NAND存储器的操作方法的例子，其中，在三维非易失性NAND存储器中，每个块包括连接到每个位线的多个串，沿着位线的每个串可由不同选择线选择以使得单独的选择线选择不同位线的一个串组，所述例子包括：应用第一组读取条件以读取所选的串组的所选的字线以获得第一数据；执行第一数据的误差校正码(ECC)解码；确定第一数据不可由ECC校正；响应于确定第一数据不可由ECC校正，确定是否存储的数据遍及所选的串组不可校正；如果存储的数据遍及所选的串组不可校正，则将修改的读取条件应用于块的第一部分以找到提供可由ECC校正的第二数据的第二组读取条件；和返回校正的第二数据并记录第二组读取条件以用于第一个串组中的数据的后续读取。
确定存储的数据是否是遍及所选的串组而不可校正的可以包括尝试使用第一组读取条件读取所选的串组内的一个或多个另外的字线。可以进行另外的确定，该确定关于包含所选的串组的块中的存储的数据是否是当使用第一组读取条件读取时遍及该块不可由ECC校正的。如果存储的数据是遍及所选的串组而不可由ECC校正的，且当使用第一组读取条件时不是遍及该块不可由ECC校正的，则可以记录第二组读取条件以用于第一个串组中的数据的后续读取，同时保留第一组读取条件以用于块中的其它串组的后续读取。
一种操作三维非易失性NAND存储器的方法的例子包括：应用第一组读取条件以读取块的第一部分以获得第一数据；执行第一数据的误差校正码(ECC)解码；确定第一数据是不可由ECC校正的；响应于确定第一数据是不可由ECC校正的。确定存储的数据是否是遍及共享块选择电路的包括该块的多个块而不可由ECC校正的；如果存储的数据是遍及该多个块而不可由ECC校正的，则将修改的读取条件应用于块的第一部分以找到提供可由ECC校正的第二数据的第二组读取条件；和返回校正的第二数据并记录第二组读取条件以用于遍及共享块选择电路的该多个块的数据的后续读取。
第一组读取条件可以包括被提供给该多个块的主机数据字线、伪字线和/或选择线的第一电压，且第二组读取条件可以包括被提供给未选择块的主机数据字线、伪字线和/或选择线的第二电压，第二电压不同于第一电压。第一电压和第二电压可以提供给未选择块的字线，且第二电压可以高于第一电压。第一电压和第二电压可以提供给未选择块的选择线，且第二电压可以高于第一电压。
一种三维非易失性NAND存储器系统的例子包括：三维非易失性NAND存储器阵列；误差校正码(ECC)电路，解码从非易失性NAND存储器阵列的块的一部分读取的数据；确定电路，响应于确定从该块的该部分读取的数据当使用第一组读取条件读取时是不可由ECC校正的，确定遍及大于该块的该部分的三维非易失性NAND存储器阵列内的较大单元的数据是否当使用第一组读取条件读取时是不可由ECC校正的，该较大单元包括：(i)共享块选择电路的包括该块的多个块、(ii)该块、或者(iii)由公共选择线一起选择的该块内的一个串组；适应性读取电路，配置为如果数据是当使用第一组读取条件读取时遍及较大单元不可由ECC校正的，则应用修改的读取条件以找到提供可由ECC校正的数据的第二组读取条件；和记录电路，记录第二组读取条件以用于较大单元的数据的后续读取。
三维非易失性NAND存储器阵列可以位于存储器裸芯上，且记录电路可以位于分开的存储器控制器裸芯上。记录电路可以使用固件在存储器控制部裸芯上实现。第一组读取条件可以包括应用于所选的字线的第一读取电压，且第二组读取条件可以包括应用于所选的字线的第二读取电压，第二读取电压不同于第一读取电压。第一组读取条件可以包括应用于未选择的字线的第一读取-通过(read-pass)电压，且第二组读取条件可以包括应用于未选择的字线的第二读取-通过电压，第二读取-通过电压不同于第一读取-通过电压。第一组读取条件可以包括应用于选择线的第一选择电压，且第二组读取条件可以包括应用于选择线的第二选择电压，第二选择电压不同于第一选择电压。第一组读取条件可以包括应用于未选择的串组的选择线的第一未选择电压，且第二组读取条件可以包括应用于未选择的串组的选择线的第二未选择电压，第二未选择电压不同于第一未选择电压。第一组读取条件可以包括应用于伪字线的第一读取-通过电压，且第二组读取条件可以包括应用于伪字线的第二读取-通过电压。第一组读取条件可以包括被提供给与该块共享块选择电路的未选择块的主机数据字线、伪字线和/或选择线的第一电压，且第二组读取条件可以包括被提供给未选择块的主机数据字线、伪字线和/或选择线的第二电压，第二电压不同于第一电压。第一和第二电压可以提供给未选择块的字线，且第二电压可以高于第一电压。如果多于阈值数目的修改的读取条件被应用于该块的第一部分而没有找到提供可由ECC校正的第二数据的第二组读取条件，则可以从在其他块中存储的冗余数据恢复该块的第一部分的数据。
一种三维非易失性NAND存储器系统的例子包括：多个单独可擦除的块，一个块包括连接到该块的每个位线的多个串，沿着位线的每个串是可由不同选择线选择的，以使得单独的选择线选择不同位线的一个串组；误差校正码(ECC)电路，解码从所选的块的所选的串组的一部分读取的数据；确定电路，响应于确定当使用第一组读取条件读取时该数据部分不可由ECC校正，另外确定存储的数据是否是遍及所选的串组不可校正的；适应性读取电路，应用修改的读取条件以找到提供可由ECC校正的数据的第二组读取条件；和记录电路，记录第二组读取条件以用于所选的串组中的数据的后续读取。
多个单独可擦除的块可以位于存储器裸芯上，且记录电路可以位于分开的存储器控制部裸芯上。确定电路可以通过尝试使用第一组读取条件读取所选的串组内的一个或多个部分来另外确定存储的数据是否是遍及所选的串组而不可由ECC校正的。确定电路可以另外确定包含所选的串组的块中的存储的数据是否是当使用第一组读取条件读取时遍及该块不可由ECC校正的。如果存储的数据是遍及所选的串组而不可由ECC校正的，且不是当使用第一组读取条件时遍及该块不可由ECC校正的，则可以由记录电路记录第二组读取条件，以用于第一个串组中数据的后续读取，同时保留第一组读取条件以用于该块中的其它串组的后续读取。
一种三维非易失性NAND存储器系统的例子包括：多个单独可擦除的块，以共享块选择电路的两个或更多块的可选择单元来配置；误差校正码(ECC)电路，解码从可选择单元中的所选的块的一部分读取的数据；确定电路，响应于确定该数据的该部分当使用第一组读取条件读取时不可由ECC校正，另外确定存储的数据是否是遍及包含所选的块的可选择单元不可校正的；适应性读取电路，应用修改的读取条件以找到提供可由ECC校正的数据的第二组读取条件；和记录电路，记录第二组读取条件以用于包含所选的块的可选择单元中的数据的后续读取。
多个单独可擦除的块可以位于存储器裸芯上，且记录电路可以位于分开的存储器控制部裸芯上。第一组读取条件可以包括被提供给可选择单元的未选择块的主机数据字线、伪字线和/或选择线的第一电压，且第二组读取条件可以包括被提供给未选择块的主机数据字线、伪字线和/或选择线的第二电压，第二电压不同于第一电压。第一电压和第二电压可以提供给未选择块的字线，且第二电压可以高于第一电压。第一电压和第二电压可以提供给未选择块的选择线，且第二电压可以高于第一电压。
本发明的各种方面、优点、特征和实施例包括在以下其示例性例子的描述中，应该结合附图进行描述。在这里参考的所有专利、专利申请、文章、其他出版物、文档等等据此以它们的整体通过该参考在这里并入以用于所有目的。在任何并入的出版物、文档等和本申请之间术语的定义或者使用的任何不一致或者冲突的程度下，应用采用本申请的。
附图说明
图1示意性地图示适于实现本发明的存储器系统的主要硬件部件。
图2示意性地图示非易失性存储器单元。
图3图示对于浮置栅极可以在固定的漏极电压处在任一时刻选择性地存储的四个不同电荷Q1-Q4的源极-漏极电流ID和控制栅极电压VCG之间的关系。
图4A示意性地图示组织成NAND串的一串存储器单元。
图4B图示由诸如图4A中示出的NAND串50构成的存储器单元的NAND阵列210的例子。
图5图示并行感测或者编程的以NAND配置组织的存储器单元的页。
图6A-图6C图示编程总共4状态存储器单元的例子。
图7图示在z方向从衬底垂直地延伸的NAND串的例子。
图8图示在z方向从衬底垂直地延伸的NAND串的另一例子。
图9A示出了三维NAND存储器阵列沿着y-z平面的截面的例子。
图9B示出了图9A的三维NAND存储器阵列沿着x-y平面的截面。
图10示出了被确定为包含遍及串组的UECC数据的单独的串组“串X”。
图11图示处理三维存储器的块中的一个串组的UECC数据的方法。
图12图示处理三维存储器阵列中的UECC数据的方法。
图13图示确定为包含遍及块的UECC数据的块，即块X的例子。
图14图示多个块可以如何共享块选择电路。
图15图示处理遍及共享块选择电路的一组块的UECC数据的方法。
图16示出了可以用于实现处理UECC数据的各种方法的硬件部件的例子。
具体实施方式
存储器系统
图1示意性地图示适于实现本发明的存储器系统的主要硬件部件。该存储器系统90典型地通过主机接口与主机80操作。该存储器系统典型地以存储卡或者嵌入存储器系统的形式。存储器系统90包括其操作由控制器100控制的存储器102。存储器102包括在一个或多个集成电路芯片之上分布的非易失性存储器单元的一个或多个阵列。控制器100可以包括接口电路110、处理器120、ROM(只读存储器)122、RAM(随机存取存储器)130、可编程非易失性存储器124和另外的部件。控制器典型地被形成为ASIC(专用集成电路)，且这种ASIC中包括的部件通常取决于特定的应用。
物理存储器结构
图2示意性地图示非易失性存储器单元。存储器单元10可以由具有诸如浮置栅极或者介电层之类的电荷存储单元20的场效应晶体管实现。存储器单元10也包括源极14、漏极16和控制栅极30。
存在今天正在使用的许多商业上成功的非易失性固态存储器装置。这些存储器装置可以采用不同类型的存储器单元，每个类型具有一个或多个电荷存储元件。
典型的非易失性存储器单元包括EEPROM和闪存EEPROM。EEPROM单元及其制造方法的例子在美国专利No5,595,924中给出。闪存EEPROM单元、它们在存储器系统中的使用及其制造方法的例子在美国专利No5,070,032、5,095,344、5,315,541、5,343,063、5,661,053、5,313,421和6,222,762中给出。具体来说，具有NAND单元结构的存储器装置的例子在美国专利No5,570,315、5,903,495、6,046,935中描述。此外，由Eitan等，在“NROM:ANovelLocalizedTrapping,2-BitNonvolatileMemoryCell”，IEEEElectronDeviceLetters，vol.21，No.11，2000年11月，pp.543-545中，而且在美国专利No5,768,192和6,011,725中已经描述了利用介电存储元件的存储器装置的例子。
实际上，通常通过当参考电压施加到控制栅极时感测单元的源极和漏极电极两端的导电电流来读取单元的存储器状态。因此，对于单元的浮置栅极上的每个给定电荷，可以检测到相对于固定的参考控制栅极电压的相应的导电电流。类似地，可编程到浮置栅极上的电荷的范围限定了相应的阈值电压窗口或者相应的导电电流窗口。
替代地，代替检测分区的电流窗口当中的导电电流，可以设置在控制栅极处的测试中的用于给定存储器状态的阈值电压并检测导电电流低于或者高于阈值电流(单元-读取参考电流)。在一个实施方式中，通过检查通过位线的电容而放电导电电流的速率来实现关于阈值电流的导电电流的检测。
图3图示对于浮置栅极可以在任一时刻选择性地存储的四个不同电荷Q1-Q4的源极-漏极电流ID和控制栅极电压VCG之间的关系。通过固定的漏极偏压，可以在存储器单元的浮置栅极上编程表示四个电荷电平的四个实线ID对VCG曲线，其分别对应于八个可能的存储器状态中的四个。作为示例，单元全体的阈值电压窗口的范围可以从0.5V到3.5V。可以通过将阈值窗口分区为以每个0.5V的间隔的区域来分别划界七个编程的存储器状态“0”、“1”、“2”、“3”、“4”、“5”、“6”和一个擦除状态(未示出)。例如，如果如图所示使用2μA的参考电流IREF，则以Q1编程的单元可以被考虑为处于存储器状态“1”，因为其曲线与IREF在由VCG＝0.5V和1.0V划界的阈值窗口的区域中相交。类似地，Q4处于存储器状态“5”。
如可以从以上描述看到的，使得存储器单元存储更多的状态，则其阈值窗口划分得越精细。例如，存储器装置可以具有拥有范围从-1.5V到5V的阈值窗口的存储器单元。这提供6.5V的最大宽度。如果存储器单元要存储16个状态，则每个状态可以在阈值窗口中占据从200mV到300mV。这将需要编程和读取操作的高精度以能够实现所需的分辨率。
NAND结构
图4A示意性地图示组织成NAND串的一串存储器单元。NAND串50包括由它们的源极和漏极链式(daisy-chained)连接的一系列存储器晶体管Ml、M2、...、Mn(例如，n＝4、8、16或更高)。一对选择晶体管S1、S2分别经由NAND串的源极终端54和漏极端子56控制存储器晶体管链到外部世界的连接。在存储器阵列中，当源极选择晶体管S1导通时，源极端子耦合到源极线(参见图4B)。类似地，当漏极选择晶体管S2导通时，NAND串的漏极端子耦合到存储器阵列的位线。处于链中的每个存储器晶体管10用作存储器单元。其具有电荷存储元件20以存储给定量的电荷从而表示想要的存储器状态。每个存储器晶体管的控制栅极30允许读和写操作的控制。如将在图4B中看到的，一行NAND串的相应的存储器晶体管的控制栅极30全部连接到同一字线。类似地，选择晶体管S1、S2中的每一个的控制栅极32分别经由其源极端子54和漏极端子56提供对NAND串的控制存取。同样地，一行NAND串的相应的选择晶体管的控制栅极32全部被连接到同一选择线。
当在编程期间读取或者验证NAND串内的被寻址的存储器晶体管10时，向其控制栅极30提供适当的电压。同时，通过在NAND串50中的剩余未被寻址的存储器晶体管的控制栅极上施加足够的电压，将它们完全地导通。以该方式，从单独的存储器晶体管的源极到NAND串的源极端子54有效地创建导电路径，且同样地对于单独的存储器晶体管的漏极到单元的漏极端子56有效地创建导电路径。在美国专利No.5,570,315、5,903,495、6,046,935中描述了具有这种NAND串结构的存储器装置。
图4B图示由诸如图4A中示出的NAND串50构成的存储器单元的NAND阵列210的例子。沿着NAND串的每个列，诸如位线36的位线耦合到每个NAND串的漏极端子56。沿着NAND串的每个行，诸如源极线34之类的源极线耦合到每个NAND串的源极端子54。此外，沿着NAND串的条(bank)中存储器单元的行的控制栅极连接到诸如字线42之类的字线。沿着NAND串的条中选择晶体管的行的控制栅极连接到诸如选择线44之类的选择线。NAND串的条中存储器单元的整个行可以由NAND串的条的字线和选择线上的适当的电压寻址。
图5图示并行感测或者编程的以NAND配置组织的存储器单元的页。图5基本上示出了图4B的存储器阵列210中NAND串50的条，其中在图4A中明确地示出了每个NAND串的细节。诸如页60的物理页是使得能够被并行感测或者编程的一组存储器单元。这通过感测放大器212的相应的页来实现。该感测的结果被锁存在相应的锁存器214组中。每个感测放大器可以经由位线耦合到NAND串。由共同连接到字线42的页的单元和可由可经由位线36访问的感测放大器访问的每个蜂窝的控制栅极来使能该页。作为示例，当分别感测或者编程单元60的页时，感测电压或者编程电压分别与位线上的适当的电压一起施加到公共字线WL3。
存储器的物理组织
闪存存储器和其它类型的存储器之间的一个重要差别在于必须从擦除状态编程单元。也就是浮置栅极必须首先清空电荷。然后，编程添加要求量的电荷回到浮置栅极。其不支持从浮置栅极除去一部分电荷以从更多编程的状态到更少编程的状态。这意味着更新数据不能重写现有的数据，且必须被写入到先前未写入的位置。
擦除是从浮置栅极清空全部电荷且通常占用可观的时间。为此原因，逐单元或者甚至逐页地擦除将是麻烦的和非常慢的。实际上，存储器单元的阵列被分为大量存储器单元的块。如对于闪存EEPROM系统普通的，块是擦除的单元。也就是，每个块包含一起擦除的最小数目的存储器单元。在要并行擦除的块中集合大量单元将改进擦除性能，较大尺寸的块也必然需要处理大量更新和陈旧的数据。
每个块典型地划分为多个物理页。逻辑页是包含等于物理页中单元的数目的多个位的编程或者读取的单元。在每个单元存储一位的存储器中，一个物理页存储数据的一个逻辑页。在每个单元存储两位的存储器中，物理页存储两个逻辑页。物理页中存储的逻辑页的数目由此反映每个单元存储的位的数目。在一个实施例中，单独的页可以划分为分段(segment)，且分段可以包含作为基本编程操作而一次性地写入的最小数目的单元。数据的一个或多个逻辑页典型地被存储在存储器单元的一行中。一页可以存储一个或多个扇区。扇区包括用户数据和开销数据。
全部位、完全序列(All-bit，Full-Sequence)MLC编程
图6A-图6C图示编程总体4状态存储器单元的例子。图6A图示可编程为分别表示存储器状态“0”、“1”、“2”和“3”的四个不同的阈值电压分布的总体存储器单元。图6B图示用于擦除的存储器的“擦除”阈值电压的初始分布。图6C图示在已经编程许多存储器单元之后的存储器的例子。基本上，单元最初具有“擦除”阈值电压，且编程将该电压移动到较高值，到由验证电平vV1、vV2和vV3划界的三个区之一。以这种方式，每个存储器单元可以被编程到三个编程的状态“1”、“2”和“3”之一，或者保持未编程于“擦除”状态。随着存储器被更多地编程，如图6B所示的“擦除”状态的初始分布将变得更窄，且擦除状态由“0”状态表示。
具有较低位和较高位的2位码可用于表示四个存储器状态中的每一个。例如，“0”、“1”、“2”和“3”状态分别由“11”、“01”、“00”和“10”表示。可以通过以“完全序列”模式感测来从存储器读取2位数据，在"完全序列"模式中，通过分别关于三个子通过(pass)中的读取划界阈值rV1、rV2和rV3而感测来一起感测两个位。
三维NAND结构
现有的二维(2-D)NAND阵列的交替布置是三维(3-D)阵列。与沿着半导体晶片的平面表面形成的二维NAND阵列相比，三维阵列从晶片表面向上延伸，且通常包括向上延伸的存储器单元的堆或者列。各种三维布置是可能的。在一个布置中，垂直地形成NAND串，其一端(例如，源极)在晶片(wafer)表面且另一端(例如，漏极)在上面。在另一布置中，以U形形成NAND串，以使得NAND串的两端在顶上可访问，由此促进这种串之间的连接。这种NAND串和它们的形成的例子在美国专利公开No2012/0220088和美国专利公开No.2013/0107628中描述，将它们的整体通过参考并入于此。
图7示出了在垂直方向上延伸、即在垂直于衬底的x-y平面的z方向上延伸的NAND串701的第一例子。形成存储器单元，其中垂直位线(局部位线(localbitline))703通过字线(例如，WL0、WL1等)。在局部位线和字线之间的电荷俘获层存储如下电荷，该电荷影响由耦合到字线环绕的垂直位线(通道)的字线(栅极)形成的晶体管的阈值电压。可以通过形成字线的堆叠且然后蚀刻其中要形成存储器单元的存储器孔来形成这种存储器单元。然后将存储器孔与电荷俘获层连线，且填充适当的局部位线/通道材料(具有用于隔离的适当的介电层)。
如同平面NAND串一样，选择栅极705、707位于串的任一端以允许NAND串选择性地连接到外部元件709、711或者与外部元件709、711隔离。这种外部元件通常是导电线路，诸如服务大量NAND串的公共源极线或者位线。垂直NAND串可以以与平面NAND串类似的方式操作，且SLC和MLC操作两者都是可能的。虽然图7示出了具有串联连接的32(0-31)个单元的NAND串的例子，但是NAND串中单元的数目可以是任何适当的数目。为了清楚没有示出全部单元。将理解形成另外的单元，其中字线3-29(未示出)与局部垂直位线相交。
图8示出了在垂直方向(z方向)上延伸的NAND串815的第二例子。在该情况下，NAND串815形成与位于该结构的顶部上的外部元件(源极线“SL”和位线“BL”)连接的U形。在NAND串815的底部处的是连接NAND串815的两侧的可控制栅极(背栅极“BG”)。形成总共64个单元，其中字线WL0-WL63与垂直局部位线817相交(虽然在其他例子中可以提供其他数目的单元)。选择栅极SGS、SGD位于NAND串815的任一端以控制NAND串815的连接/隔离。
垂直NAND串可以布置为以各种方式形成3-DNAND阵列。图9A示出了其中块中的多个U形NAND串连接到位线的例子。在该情况下，存在连接到位线(“BL”)的块中的n个串(串1-串n)。“n”的值可以是任何适当的数目，例如，8、12、16、32或更多。串在如下朝向中交替，该朝向具有其源极连接在左边的奇数编号的串、和其源极在右边的偶数编号的串。该布置是方便的但是不是基本的，且其它图案也是可能的。
图9A示出了两个块相遇(meet)之处。块A包含连接到位线BL的n个串。虽然仅示出了块A的串n和n-1，将理解，重复结构继续到串1到n-2位于的左边。块B包含连接到位线BL的n个串。虽然仅示出了块B的串1-3，将理解重复结构继续到串4到n位于的右边。也将理解示出的截面是沿着服务块的许多位线之一，且存在沿着y方向延伸、且沿着x方向彼此分开(例如，在图9A所示的位线之后)的许多类似的位线。字线垂直于图9A的平面沿着x方向延伸，以连接不同位线的串组。类似地，选择线在x方向上延伸以使得一个串组可以作为单元而选择性地被连接，或者被隔离。在示出的例子中，形成字线以使得单个导电条形成两个相邻串的字线。由此，例如，在块B中，串1和串2具有由普通(common)导电带形成的字线WL32-WL63。相反地，选择线不在相邻的串之间共享。这允许分开选择块内的单独的串组，即使所选的串组可能包括不与未选择的串的字线分开地可控制的字线。
图9A示出了从主机数据字线WL0-WL63分开选择线SGD、SGS的伪字线“DWL”。虽然主机数据字线用于存储主机数据(即，可以从外部源发送到存储器的数据，期望将响应于读取命令而返回该数据)，伪字线不存储主机数据。它们可能什么都不存储，或者可以存储将伪单元置于期望条件(例如，将它们的阈值电压置于使得访问其他单元更容易、或者减小干扰的危险的电平)的某些伪数据。示出的伪字线提供存储的数据的某些保护。具体来说，最接近选择栅极的字线由于其接近选择栅极而可能是易受数据干扰影响的。通过使得该字线是伪字线，减少了干扰主机数据的危险。在某些情况下，可以在选择线和主机数据字线之间提供两个或更多伪字线，因为干扰的位线从选择线延伸多于一条字线。伪字线可以位于除示出的单个位置之外的其他位置。例如，一个或多个伪字线可以位于主机数据字线和背栅极(“BG”)之间。伪字线通常具有与主机数据字线相同的物理结构，以使得伪字线的数目和位置可配置用于任何给定阵列结构。
在块A和块B相遇的情况下，在两个块中(即，在块A的串n和块B的串1之间)存在伪存储器单元。在该例子中，在每个块中提供伪单元的NAND串的一半，以使得由两个伪字线分开两个块的主机数据字线。这是要减小如果不同块的主机数据字线彼此直接地相邻则可能出现的干扰。也提供未连接到控制电路(标记“NC”用于“未连接”)的伪选择线，其中在该例子中相邻的块相遇。根据存储器设计和操作要求，伪字线的不同布置、和块之间的其它伪结构是可能的。例如，可以连接选择线，相邻的块的背栅极(backgate)可以比示出的更接近，可以以不同方式连接伪字线，等等。
另外在图9B中示出图9A的三维NAND存储器阵列，图9B示出了沿着图9A的A-A'的截面(即，沿着与WL0和WL63相交的x-y平面)。可以看出块的字线由连接在一起的导电材料带形成。由此，在块的不同串中的标记为WL0的全部字线被电连接在一起且从单个导电体921形成。类似地，在块的不同串中的标记WL63的全部字线电连接在一起且由单个导电体923形成。形成在给定电平上的块的字线的两个主体显得好像从块的相对侧延伸的交错的手指。这两个主体可以由浅槽隔离(STI)电介质、或者由任何适当的绝缘体分开。可以在字线的每个电平处找到类似图案(pattern)(例如，WL1和WL62类似地交错，WL2和WL61也是，等等)。不同块的字线彼此隔离(isolated)。由此，块A的WL0是分开的，且与块B的WL0电气地隔离。类似地，块A的WL63是分开的，且与块B的WL0电气地隔离。
存储器孔被示为圆形(存储器孔在形状上是圆柱形且垂直于示出的截面在z方向上延伸)。U形的NAND串925沿着两个存储器孔927、929延伸，其中一个存储器孔927穿过主体923且另一存储器孔929穿过主体921。一个串组由沿着x方向对准且共享选择线(也沿着x方向延伸)的所有这种串构成。例如，一个这种组由在块B中由“串3”指示的全部串(包括串925)构成。当选择一块内的给定的串组时，所选的字线(或者字线的部分，即与字线相交的位线的子集)可以通过将适当的字线电压施加到所选的字线和未选择的字线来读取。
连接字线驱动器以将适当的电压供应到块的连接的字线(例如，主体923和921)，以使得可以访问(例如，编程或者读取)块的字线。连接选择线驱动器以将适当的电压供应到选择线，以使得选择一块中特定的串组。
因为存在沿着块内的位线的多个串，因此当访问(例如，读取或者编程)存储器时需要指定特定的串。虽然在二维NAND中，指定块和字线(或者字线的部分)通常足以在诸如以上示出的三维结构中指定唯一的数据，但是对于给定块和字线可能有存储的数据的n个不同部分(其中n是沿着块中的位线的串的数目)。块内的可一起选择的串组是在单个字线和块之间的中间大小的单元。这种单元从特定的三维存储器结构、诸如图9A和图9B中示出的三维存储器结构产生。
不可校正数据
在存储器系统中使用误差校正码(ECC)方案在存储之前编码数据是普遍的。当读取这种数据时，解码该数据且可以校正读取的数据直到某些限制。限制通常取决于使用的ECC方案且具体来说取决于添加的冗余的量。虽然少量的坏位可以由ECC校正，但是大量坏位可能不可由ECC校正(“UECC”)以使得需要某些其它方法。
在有些情况下，使用一组读取条件从存储器阵列读取的数据可能被发现是UECC。如果使用不同组读取条件再次从存储器阵列读取数据，则数据可能是可由ECC校正的(即它可能具有在以高置信度水平校正的ECC方案的能力内的坏位数目)。处理读取误差的方式的例子可以在美国专利No.5,532,962中找到。
某些读取故障模式对二维(2-D)存储器和三维(3-D)存储器是公共的，而其他故障模式是三维存储器特定的。总的来说，三维的部件布置给出了在被设计为要隔离的部件之间短路或者泄露的另外的可能性(例如，由于电介质的缺陷)。虽然二维存储器中的特定的线、诸如字线可能具有将任一侧上的相邻字线短路的可能性，但是三维存储器中的线还可能与之上或之下的相邻的线短路。另外，三维存储器的复杂几何形状和困难的工艺要求可能使得在三维存储器中更可能存在缺陷。虽然ECC可能能够处理少量坏位，但诸如由短路或者泄露的部件引起的大量坏位可能不是可由ECC校正的。例如，如果字线与另一部件短路，则可能有沿着字线的大量坏位以使得沿着字线的数据可能是UECC。
已经发现某些故障模式提供可能由涉及那些特定的图案的方法解决的坏数据的图案。这种图案可能是三维存储器的物理结构的结果。虽然某些缺陷可能仅影响单个单元、少量单元或者单个字线，但其他缺陷可能影响存储器阵列的较大单元。通过确定UECC数据的程度，可以识别适当的方法来处理UECC数据而不影响其他数据。
例如，在有些情况下，缺陷可能引起遍及一个串组的数据是UECC，而保持其他串组中的数据是不受影响的。图10示出了遍及串X的存储的数据是UECC而同一块中的其他串组(串X-1、串X-2、...等和串X+1、串X+2、...等)中的数据可由ECC校正的例子。将理解图10的截面示出了来自每个组的单个代表性串，且一个串组、诸如串X由共享相同选择线的所有串形成。术语“串X”在这里可能是指在块中具有编号“X”的所有串，即，共享一个或多个选择线(例如SGS和SGD)的在y方向上对准的串组。
由于影响串X但是不影响其他串的某些特定的故障模式，数据可能遍及串X是UECC。在其他例子中，故障模式可以引起两个相邻串中的数据变为UECC，而同一块中其他串中的数据保持可由ECC校正的。例如，相邻串的选择线之间的短路可能引起两个串的数据变为UECC。在图10中，串X的SGD和串X+1的SGD之间的短路可能引起串X和串X+1两者的数据变为UECC，而该块中所有其他串的数据保持不受影响。
根据例子，当沿着特定的串组的字线遇到UECC数据时，进行关于存储的数据是否遍及该串组是UECC的确定。这可以通过使用相同读取条件读取该串组中一个或多个其他字线的数据和执行读取的数据的ECC解码来实现。由此，如果特定的串的WL0的数据是UECC，则例如，相同块中相同串的WL20和WL40可以被读取以看看存储的数据是否也是UECC。可以随机地或者根据预定图案选择适当的样本。如果多于阈值数目的字线包含作为UECC的数据，则可以考虑数据是遍及串组的UECC。典型地，使用某些组默认的读取条件执行这种读取。随后，可以使用一组或多组修改的读取条件来尝试找到提供ECC可校正数据的读取条件。
可以改变各种条件以找到提供ECC可校正数据的一组读取条件。例如，可以修改施加到所选的字线的电压。可以修改施加到所选的串组中的未选择的字线的电压(读取-通过电压)。可以对于伪字线或者主机数据字线、或者对于伪字线和主机数据字线两者修改这种读取-通过电压。可以修改施加到一个或者两个选择线(SGS、SGD)的电压。可以修改施加到背栅极的电压。可以修改施加到共享相同块选择电路的相邻未选择块的电压(以下讨论)。可以一起修改包括这些及其他条件的条件的组合。可以根据预定图案、或者基于从一个迭代到另一迭代的某些反馈(例如，使用ECC结果来指示特定的修改提供更好的或者更坏的结果)来进行修改。总的来说，可以进行这种修改直到某些限制，其可能是最大时间、最大迭代数目或者某些其它限制。如果在限制内未发现成功的读取条件(产生ECC可校正数据的条件)，则可以使用某些其它方法来获得所需数据(例如，可以从其它地方存储的冗余数据恢复数据)。
如果找到成功的读取条件，则可以存储成功的读取条件以用于来自串X的数据的任何之后的读取。虽然可以使用默认的一组读取条件继续执行从其他串的读取，但是存储器系统可以记录串X需要修改的一组读取条件。由此，特定的串组内UECC的解决方案应用于特定的串组而不影响其他串组。
可以在包含存储器阵列(存储器裸芯)的同一集成电路的芯片上、或在另一集成电路的芯片外执行成功的读取条件的记录。例如，在存储器控制器、或者专用集成电路(ASIC)连接到存储器裸芯时，成功的读取条件可以由控制器记录，且每当读取命令被寻址到串组时都可以由控制器发送。
图11是示出如上所述的用于处理UECC数据的方案的流程图。当确定数据是UECC时(151)，进行关于数据是否是遍及包含数据的串组的UECC的确定(153)。如果数据不是遍及该串组的UECC，则可以发现解决方案是对数据的字线或者其他更小部分特定的(例如，使用冗余数据来重构该数据部分)(155)。如果数据是遍及该串组的UECC，则应用修改的读取条件以获得UECC可校正数据(157)。当找到成功的读取条件时，存储它们以用于遍及串组的之后的使用(159)。
本发明的方面可以应用于除了串组之外的数据单元。总的来说，当发现UECC数据时，可以进行关于数据是否是遍及包含该数据的某些较大单元的UECC的确定。例如，可以进行关于是否数据是遍及串组(如上所述)、遍及块、遍及块的某些组或者遍及某些其它单元的UECC的确定。
图12是图示处理UECC数据的方法的某些方面的流程图。当使用某些读取条件读取发现数据是UECC时(261)，进行关于当使用那些读取条件读取时数据是否是遍及某些较大单元的UECC的确定(263)。如果数据不是遍及较大单元的UECC(例如，是对字线特定的)，则可以应用对是UECC的数据而特定的(例如，对单独的字线特定的)不同解决方案(265)。如果其是遍及较大单元的UECC，则应用修改的读取条件以找到成功的读取条件(267)。这些成功的读取条件然后被记录以用于遍及该较大单元使用(269)。
图13图示当使用默认读取条件读取时包含作为遍及块的UECC的数据的块，即，块X。块X由包含UECC数据的n个串(在图13中省略串3到n-1)构成。由此，在该情况下，UECC数据不限于块内的特定的串组而是延伸遍及该块的所有串1-n。因此，在该例子中的解决方案应用于整个块。具体来说，当使用默认读取条件确定数据是遍及块X的UECC，且应用修改的读取条件以找到成功的读取条件时，记录成功的读取条件以用于遍及块X的数据的后续读取。可以使用默认读取条件继续读取其他块，诸如块X-1和块X+1。
在有些情况下，两个或更多块可以共享块选择电路。这种共享的块选择电路的例子在美国专利公开No.2011/0267885中示出。例如，块X和块X+1在某些存储器设计中可以共享块选择电路且为了选择目的可以考虑是成对块。这种成对、或者分组(可以多于两个)的块可以具有影响作为单元的一对或者一组块的具体的故障模式。
图14示出了成对块的例子，其中每对块共享块选择电路。例如，块X和块X+1共享块选择电路471。块X+2和块X+3共享块选择电路473，等等。当访问特定的数据时，选择特定的字线、包含该字线的串组和包含该串组的块。块选择电路将所选的块(例如，块X)的字线连接到以读取和读取-通过电压适当地偏压的第一全局字线475。共享的块选择电路471将未选择的成对块(例如，块X+1)的字线连接到偏压到某个低电压的分开的第二全局字线477。在有些情况下，块之间的短路或者泄漏可能影响两个块中的读取。例如，可以从图9A看到如果块之间的绝缘不足，则块X的WL0和块X+1的WL0之间的短路或者泄漏可能出现。由于块内的连接的字线，这种缺陷将影响两个块的所有串。例如，为了读取块X的串的字线，可能需要将读取-通过电压施加到WL0。如果块X的WL0泄漏到块X+1(其典型地在比读取-通过电压低的某个电压处)，则块X的WL0上的有效电压可能不足以使得存储器单元沿着WL0导电，且可能导致遍及块X和块X+1的UECC数据。对于不成对的块，未选择块的字线通常将浮置(与全局字线隔离)，且到这种字线的渗漏将不显著地影响施加到所选的块的电压。
用于这种UECC数据的修改的读取条件可能包括施加到共享块选择电路的任何块的修改的电压。例如，代替施加某个低电压到成对块的字线，可以使用等于、或者较接近于所选的块的读取-通过电压的较高电压，以使得消除或者减少任何泄露。可以以该方式修改施加到伪和/或主机数据字线的电压。虽然可以总是施加高电压到与所选的块共享块选择电路的未选择块，但是这可能导致显著的功耗且通常不是期望的。因此，可以仅在实际上发现UECC数据时将修改的电压施加到未选择块，同时在所有其他情况下将低电压施加到与所选的块分组的未选择块。
虽然该例子涉及字线，但是块之间的其他元件的短路也可能导致遍及一对块的UECC数据。例如，可能在沿着块边界的部分串中的伪字线之间出现短路。可能在相邻块的背栅极之间出现短路。可能在相邻块的选择线之间出现短路(如果它们不连接则可能不显著，但是如果它们连接则可能是显著的)。
图15是图示处理UECC数据的例子的流程图。当遇到UECC数据时(581)，做出关于数据是否是遍及共享块选择电路的块的组(例如，对)的UECC的确定(583)。如果数据是遍及该组的UECC，则应用修改的读取条件以获得ECC可校正数据(585)。存储成功的读取条件以用于遍及该组块的之后的使用(587)。除了(或者代替)施加到所选的块的不同电压，这种条件可以包括施加到该组内的一个或多个未选择块的不同电压。如果数据不是遍及该组块的UECC，则应用更多限制的解决方案(589)。
以上各种方案可以以各种方式组合。例如，当发现UECC数据时，可以做出一系列确定，即关于是否数据是遍及串组不可校正的确定，且如果数据是遍及串组不可校正的，关于是否数据是遍及块不可校正的确定，且如果数据是遍及块不可校正的，关于是否数据是遍及一组块不可校正的确定。由此，可以识别遍及其数据是UECC的最大单元，且采取适当的动作以解决遍及该受影响的单元的问题。
图16示出了可以用于实现上面描述的某些方法的硬件的例子。具体来说，图16示出了包括存储器裸芯604和控制器裸芯606的存储器系统602。该存储器裸芯包括存储器阵列608和读/写电路610。当控制器从主机接收读取命令时，其使用读/写电路610来访问特定的数据。存储器控制器606包括用于解码由读/写电路610发送的数据的ECC电路612。在来自读/写电路610的数据由ECC电路612发现为不可校正的情况下，检测电路614可以发送另外的读取请求到读/写电路610以确定数据是否是遍及某个或者某些较大单元的UECC。如果数据是遍及某个较大单元的UECC，则适应性读取电路616可以以不同组的读取条件将一个或多个另外的读取请求发送到读/写电路610。可以以不同读取条件发送一系列这种读取请求，直到返回可由ECC电路612校正的数据为止。当找到成功的读取条件时，由ECC电路612校正的数据被发送到主机，且成功的读取条件被记录在记录电路618中。将理解，在存储器系统602中存在另外的部件。这种另外的部件可以包括图1所示的现有的部件。这里描述的各种电路可以是以ASIC形成的专用电路、配置用于特定目的的可编程逻辑电路，或者可以使用通过固件或者某个组合配置用于特定目的的通用电路实现。
虽然以上描述涉及特定的三维非易失性存储器阵列内的单元的特定的例子，但是将理解本发明的方面可以应用于不同存储器系统中的不同单元。此外，虽然相对于以上例子讨论特定的读取条件，但是可以修改任何适当的读取条件以获得ECC可校正数据。
结论
已经呈现前述具体实施方式以用于说明和描述的目的。其不意在为排他的或者限制本发明到所公开的确切形式。根据上述教导，多个修改和变更是可能的。选择描述的实施例以最好地解释本发明的原理和其实际应用，以由此使本领域技术人员能够最好地利用各种实施例中和具有各种修改的本发明，以适合于考虑的特定使用。本发明的范围意在由附于此的权利要求限定。

Claims (38)

1.一种操作三维非易失性NAND存储器的方法，包括：
应用第一组读取条件到块的第一部分以获得第一数据；
执行第一数据的误差校正码(ECC)解码；
确定第一数据是不可由ECC校正的；
响应于确定所述块的第一部分中的第一数据是不可由ECC校正的，确定三维NAND存储器内的大于所述块的第一部分的较大单元当使用第一组读取条件读取时是否不可由ECC校正，所述较大单元包括：(i)共享块选择电路的包括所述块的多个块、(ii)所述块、或者(iii)所述块内的由公共选择线一起选择的串组；
如果存储的数据是遍及所述较大单元而不可由ECC校正的，则将修改的读取条件应用于所述块的第一部分以找到提供可由ECC校正的第二数据的第二组读取条件；和
返回校正的第二数据并记录所述第二组读取条件以用于所述较大单元的数据的后续读取。
2.如权利要求1所述的方法，其中，所述第一组读取条件包括应用于所选的字线的第一读取电压，且所述第二组读取条件包括应用于所选的字线的第二读取电压，所述第二读取电压不同于所述第一读取电压。
3.如权利要求1所述的方法，其中，所述第一组读取条件包括应用于未选择的字线的第一读取-通过电压，且所述第二组读取条件包括应用于所述未选择的字线的第二读取-通过电压，所述第二读取-通过电压不同于所述第一读取-通过电压。
4.如权利要求1所述的方法，其中，所述第一组读取条件包括应用于选择线的第一选择电压，且所述第二组读取条件包括应用于所述选择线的第二选择电压，所述第二选择电压不同于所述第一选择电压。
5.如权利要求1所述的方法，其中，所述第一组读取条件包括应用于未选择的串组的选择线的第一未选择电压，且所述第二组读取条件包括应用于所述未选择的串组的选择线的第二未选择电压，所述第二未选择电压不同于所述第一未选择电压。
6.如权利要求1所述的方法，其中，所述第一组读取条件包括应用于伪字线的第一读取-通过电压，且所述第二组读取条件包括应用于伪字线的第二读取-通过电压。
7.如权利要求1所述的方法，其中，所述第一组读取条件包括被提供给与所述块共享块选择电路的未选择块的主机数据字线、伪字线和/或选择线的第一电压，且所述第二组读取条件包括被提供给所述未选择块的主机数据字线、伪字线和/或选择线的第二电压，所述第二电压不同于所述第一电压。
8.如权利要求7所述的方法，其中，所述第一电压和第二电压被提供给所述未选择块的字线，且所述第二电压高于所述第一电压。
9.如权利要求1所述的方法，其中，如果多于阈值数目的修改的读取条件被应用于所述块的第一部分而没有找到提供可由ECC校正的第二数据的第二组读取条件，则从在其他块中存储的冗余数据恢复所述块的第一部分的数据。
10.一种操作三维非易失性NAND存储器的方法，在所述三维非易失性NAND存储器中，每个块包括连接到每个位线的多个串，沿着位线的每个串可由不同选择线选择以使得单独的选择线选择不同位线的串组，所述方法包括：
将第一组读取条件应用于所选的串组的所选的字线以获得第一数据；
执行第一数据的误差校正码(ECC)解码；
确定第一数据是不可由ECC校正的；
响应于确定第一数据是不可由ECC校正的，确定存储的数据是否是遍及所选的串组而不可校正的；
如果存储的数据是遍及所选的串组而不可校正的，则将修改的读取条件应用于所述块的第一部分以找到提供可由ECC校正的第二数据的第二组读取条件；和
返回校正的第二数据并记录所述第二组读取条件以用于所述第一个串组中的数据的后续读取。
11.如权利要求10所述的方法，其中，确定存储的数据是否是遍及所选的串组而不可校正的包括尝试使用第一组读取条件读取所选的串组内的一个或多个另外的字线。
12.如权利要求10所述的方法，进一步包括：确定当使用第一组读取条件读取时包含所选的串组的块中的存储的数据是否是遍及所述块而不可由ECC校正的。
13.如权利要求12所述的方法，其中，如果当使用第一组读取条件读取时存储的数据是遍及所选的串组而不可由ECC校正的且不是遍及所述块而不可由ECC校正的，则记录所述第二组读取条件以用于所述第一个串组中的数据的后续读取，同时保留所述第一组读取条件以用于所述块中的其它串组的后续读取。
14.一种操作三维非易失性NAND存储器的方法，包括：
应用第一组读取条件到块的第一部分以获得第一数据；
执行第一数据的误差校正码(ECC)解码；
确定第一数据是不可由ECC校正的；
响应于确定所述第一数据是不可由ECC校正的，确定存储的数据是否是遍及共享块选择电路的包括所述块的多个块而不可由ECC校正的；
如果存储的数据是遍及所述多个块而不可由ECC校正的，则将修改的读取条件应用于所述块的第一部分以找到提供可由ECC校正的第二数据的第二组读取条件；和
返回校正的第二数据并记录所述第二组读取条件以用于遍及共享块选择电路的所述多个块的数据的后续读取。
15.如权利要求14所述的方法，其中，所述第一组读取条件包括被提供给所述多个块中的未选择块的主机数据字线、伪字线和/或选择线的第一电压，且所述第二组读取条件包括被提供给所述未选择块的主机数据字线、伪字线和/或选择线的第二电压，所述第二电压不同于所述第一电压。
16.如权利要求15所述的方法，其中，所述第一电压和第二电压被提供给所述未选择块的字线，且所述第二电压高于所述第一电压。
17.如权利要求15所述的方法，其中，所述第一电压和第二电压被提供给所述未选择块的选择线，且所述第二电压高于所述第一电压。
18.一种三维非易失性NAND存储器系统，包括：
三维非易失性NAND存储器阵列；
误差校正码(ECC)电路，解码从所述非易失性NAND存储器阵列的块的一部分读取的数据；
确定电路，响应于确定当使用第一组读取条件读取时从所述块的所述部分读取的数据是不可由ECC校正的，确定当使用第一组读取条件读取时遍及大于所述块的所述部分的所述三维非易失性NAND存储器阵列内的较大单元的数据是否是不可由ECC校正的，所述较大单元包括：(i)共享块选择电路的包括所述块的多个块、(ii)所述块、或者(iii)所述块内的由公共选择线一起选择的串组；
适应性读取电路，配置为如果当使用第一组读取条件读取时数据是遍及所述较大单元而不可由ECC校正的，则应用修改的读取条件以找到提供可由ECC校正的数据的第二组读取条件；和
记录电路，记录所述第二组读取条件以用于所述较大单元的数据的后续读取。
19.如权利要求18所述的三维非易失性NAND存储器系统，其中，所述三维非易失性NAND存储器阵列位于存储器裸芯上，且所述记录电路位于分开的存储器控制器裸芯上。
20.如权利要求19所述的三维非易失性NAND存储器系统，其中，使用固件在所述存储器控制器裸芯上实现所述记录电路。
21.如权利要求18所述的三维非易失性NAND存储器系统，其中，所述第一组读取条件包括应用于所选的字线的第一读取电压，且所述第二组读取条件包括应用于所选的字线的第二读取电压，所述第二读取电压不同于所述第一读取电压。
22.如权利要求18所述的三维非易失性NAND存储器系统，其中，所述第一组读取条件包括应用于未选择的字线的第一读取-通过电压，且所述第二组读取条件包括应用于所述未选择的字线的第二读取-通过电压，所述第二读取-通过电压不同于所述第一读取-通过电压。
23.如权利要求18所述的三维非易失性NAND存储器系统，其中，所述第一组读取条件包括应用于选择线的第一选择电压，且所述第二组读取条件包括应用于所述选择线的第二选择电压，所述第二选择电压不同于所述第一选择电压。
24.如权利要求18所述的三维非易失性NAND存储器系统，其中，所述第一组读取条件包括应用于未选择的串组的选择线的第一未选择电压，且所述第二组读取条件包括应用于所述未选择的串组的选择线的第二未选择电压，所述第二未选择电压不同于所述第一未选择电压。
25.如权利要求18所述的三维非易失性NAND存储器系统，其中，所述第一组读取条件包括应用于伪字线的第一读取-通过电压，且所述第二组读取条件包括应用于伪字线的第二读取-通过电压。
26.如权利要求18所述的三维非易失性NAND存储器系统，其中，所述第一组读取条件包括被提供给与所述块共享块选择电路的未选择块的主机数据字线、伪字线和/或选择线的第一电压，且所述第二组读取条件包括被提供给所述未选择块的主机数据字线、伪字线和/或选择线的第二电压，所述第二电压不同于所述第一电压。
27.如权利要求26所述的三维非易失性NAND存储器系统，其中，所述第一电压和第二电压被提供给所述未选择块的字线，且所述第二电压高于所述第一电压。
28.如权利要求18所述的三维非易失性NAND存储器系统，其中，如果多于阈值数目的修改的读取条件被应用于所述块的第一部分而没有找到提供可由ECC校正的第二数据的第二组读取条件，则从在其他块中存储的冗余数据恢复所述块的第一部分的数据。
29.一种三维非易失性NAND存储器系统，包括：
多个单独可擦除的块，块包括连接到所述块的每个位线的多个串，沿着位线的每个串可由不同选择线选择以使得单独的选择线选择不同位线的串组；
误差校正码(ECC)电路，解码从所选的块的所选的串组的一部分读取的数据；
确定电路，响应于确定当使用第一组读取条件读取时所述部分的数据是不可由ECC校正的，进一步确定存储的数据是否是遍及所选的串组而不可校正的；
适应性读取电路，应用修改的读取条件以找到提供可由ECC校正的数据的第二组读取条件；和
记录电路，记录所述第二组读取条件以用于所选的串组中的数据的后续读取。
30.如权利要求29所述的三维非易失性NAND存储器系统，其中，所述多个单独可擦除的块位于存储器裸芯上，且所述记录电路位于分开的存储器控制器裸芯上。
31.如权利要求29所述的三维非易失性NAND存储器系统，其中，所述确定电路通过尝试使用所述第一组读取条件读取所选的串组内的一个或多个部分，来进一步确定存储的数据是否是遍及所选的串组而不可由ECC校正的。
32.如权利要求29所述的三维非易失性NAND存储器系统，其中，所述确定电路进一步确定当使用第一组读取条件读取时包含所选的串组的块中存储的数据是否是遍及所述块而不可由ECC校正的。
33.如权利要求32所述的三维非易失性NAND存储器系统，其中，如果当使用第一组读取条件读取时存储的数据是遍及所选的串组而不可由ECC校正的且不是遍及所述块而不可由ECC校正的，则由所述记录电路记录所述第二组读取条件以用于所述第一个串组中的数据的后续读取，同时保留所述第一组读取条件以用于所述块中的其它串组的后续读取。
34.一种三维非易失性NAND存储器系统，包括：
多个单独可擦除的块，在共享块选择电路的两个或更多块的可选择单元中配置；
误差校正码(ECC)电路，解码从可选择单元中的所选的块的一部分读取的数据；
确定电路，响应于确定当使用第一组读取条件读取时所述部分的数据是不可由ECC校正的，进一步确定存储的数据是否是遍及包含所选的块的可选择单元而不可校正的；
适应性读取电路，应用修改的读取条件以找到提供可由ECC校正的数据的第二组读取条件；和
记录电路，记录所述第二组读取条件以用于包含所选的块的可选择单元中的数据的后续读取。
35.如权利要求34所述的三维非易失性NAND存储器系统，其中，所述多个单独可擦除的块位于存储器裸芯上，且所述记录电路位于分开的存储器控制器裸芯上。
36.如权利要求34所述的三维非易失性NAND存储器系统，其中，所述第一组读取条件包括被提供给所述可选择单元的未选择块的主机数据字线、伪字线和/或选择线的第一电压，且所述第二组读取条件包括被提供给所述未选择块的主机数据字线、伪字线和/或选择线的第二电压，所述第二电压不同于所述第一电压。
37.如权利要求36所述的三维非易失性NAND存储器系统，其中，所述第一电压和第二电压被提供给所述未选择块的字线，且所述第二电压高于所述第一电压。
38.如权利要求36所述的三维非易失性NAND存储器系统，其中，所述第一电压和第二电压被提供给所述未选择块的选择线，且所述第二电压高于所述第一电压。
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