TWI625728B - 在三維非揮發性記憶體中用於冗餘計算的資料之選擇 - Google Patents

在三維非揮發性記憶體中用於冗餘計算的資料之選擇 Download PDF

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高譚 艾希克 杜希賈
陳貞
董穎達
曼 隆 慕依
亞歷山大 國 同 馬
李山普
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Abstract

本發明描述基於儲存在一三維記憶體陣列中之資料部分之位置而選擇用於計算冗餘資料之該等資料部分。選擇位置使得一給定計算之一部分集合中沒有任何兩個部分有可能同時變得不可校正。選定位置可由至少一字線分離且由一區塊中之至少一串分離。

Description

在三維非揮發性記憶體中用於冗餘計算的資料之選擇
本申請案係關於三維可再程式化非揮發性記憶體系統之操作且係關於用於處置此等記憶體系統中之資料錯誤之系統及方法。
能夠尤其以封裝為一小外觀尺寸卡之EEPROM及快閃EEPROM之形式非揮發性儲存電荷之固態記憶體最近已變為在多種行動及手持式裝置、尤其資訊器具及消費者電子產品中的儲存選擇。不同於亦係固態記憶體之隨機存取記憶體(RAM)，快閃記憶體係非揮發性的，且即使在切斷電力之後仍保存其儲存的資料。又，不同於唯讀記憶體(ROM)，快閃記憶體係類似於一磁碟儲存裝置之可再寫記憶體。儘管成本更高，大容量儲存應用中正逐漸使用快閃記憶體。
快閃EEPROM類似於電可抹除且可程式化唯讀記憶體(EEPROM)之處在於：其係可抹除且將新資料寫入或「程式化」至其等記憶體胞中之一非揮發性記憶體。其等皆在一場效電晶體結構中利用一浮動(未連接)導電閘極，其位於一半導體基板中之一通道區域上方、源極區域與汲極區域之間。接著在浮動閘極上方提供一控制閘極。電晶體之臨限電壓特性受控於保存在浮動閘極上之電荷量。即，對於浮動閘極上之一給定電荷位準，存在一對應電壓(臨限值)，其必須在「接通」電晶體之前施加於控制閘極以允許其源極區域與汲極區域之間之導電。諸如快閃EEPROM之快閃記憶體容許同時抹除記憶體胞之整個 區塊。
浮動閘極可保存一定範圍的電荷且因此可程式化為一臨限電壓窗內之任何臨限電壓位準。臨限電壓窗之大小係由裝置之最小臨限位準及最大臨限位準界定，其繼而對應於可程式化至浮動閘極上之電荷範圍。臨限窗大體上取決於記憶體裝置的特性、操作條件及歷史。窗內之各相異可解析臨限電壓位準範圍可原則上用以指定記憶體胞之一明確記憶體狀態。
為改良讀取及程式化效能，並行讀取或程式化一陣列中之多個電荷儲存元件或記憶體電晶體。因此，一起讀取或程式化一「頁」記憶體元件。在現有記憶體架構中，一列通常含有若干交錯頁或其可構成一頁。一起讀取或程式化一頁之所有記憶體元件。
非揮發性記憶體裝置亦係由具有用於儲存電荷之一介電層之記憶體胞製成。使用一介電層來代替早先描述之導電浮動閘極元件。Eitan等人發表在IEEE Electron Device Letter第21卷第11版(2000年11月)第543頁至第545頁的「NROM：A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell」已描述利用介電儲存元件之此等記憶體裝置。一ONO介電層跨源極擴散與汲極擴散之間的通道延伸。一資料位元之電荷位於介電層中與汲極相鄰，且其他資料位元之電荷位於介電層中與源極相鄰。例如，美國專利第5,768,192號及第6,011,725號揭示將一捕獲介電質夾置在兩個二氧化矽層之間之一非揮發性記憶體胞。藉由單獨讀取該介電質內之空間分離的電荷儲存區域之二進位狀態來實施多狀態資料儲存。
為恢復在自三維非揮發性記憶體讀取時可變得不可校正之資料，對資料部分之一集合計算冗餘資料。對一給定集合根據資料部分在三維記憶體陣列內的實體位置選擇資料部分。特定言之，可選擇位 置使得一集合中沒有任何兩個部分有可能同時變得不可校正。一區塊內之選定位置可由至少一字線分離且由至少一串分離。不同區塊中之選定部分可經選擇使得沒有任何兩個部分係在共用區塊選擇電路之區塊中。
一種操作其中一個別區塊含有連接至各位元線之複數個NAND串且其中沿一位元線之不同串之字線連接在一起之三維非揮發性NAND記憶體之方法之一實例包含：接收待儲存於該三維非揮發性NAND記憶體陣列中之資料部分；將該等資料部分指派給實體位置以儲存在該三維非揮發性NAND記憶體陣列中，一個別部分被指派給由以下項定義之一位置：(i)一區塊，(ii)供應該區塊之複數個位元線，(iii)選自連接至該區塊中之該複數個位元線之複數個串集合之一串集合，及(iv)耦合至該串集合之一字線；選擇兩個或更多個資料部分之一集合以計算冗餘資料，該兩個或更多個資料部分根據其等被指派的實體位置而選擇使得該兩個或更多個資料部分皆未被指派給一個別區塊之不同串集合之已連接字線；及對兩個或更多個資料部分之該集合計算冗餘資料，該冗餘資料由兩個或更多個資料部分之該集合計算使得可由該冗餘資料及惟該兩個或更多個部分之任何個別部分以外之該資料集合之部分計算該個別部分。
兩個或更多個資料部分之該集合可根據其等被指派的位置而選擇使得該兩個或更多個資料部分皆未被指派給相鄰串集合。可將該冗餘資料儲存在沿未連接至含有該兩個或多個資料部分之任一者之一字線之一字線之一實體位置處。可由應用於兩個或更多個資料部分之該集合之一互斥或(XOR)運算執行計算該冗餘資料。兩個或更多個部分之該集合的選擇可僅選擇被指派給該個別區塊之由至少一中間字線垂直分離之字線之部分。可將冗餘資料儲存在沿由至少一中間字線與沿其儲存該集合之一部分之任何字線垂直分離之一字線之一實體位置 處。可在將該等資料部分儲存在該三維非揮發性NAND記憶體陣列中之前根據一錯誤校正編碼(ECC)方案編碼該等資料部分。該方法亦可包含：將該資料集合及該冗餘資料儲存在該三維非揮發性NAND記憶體中；隨後自該三維非揮發性NAND記憶體讀取該資料集合之一第一資料部分；嘗試使用ECC解碼來解碼已讀取的第一資料部分；判定該已讀取的第一資料部分不可由ECC校正；及作為回應，由該冗餘資料及惟該第一資料部分以外之資料部分之該集合計算該第一部分。該兩個或更多個資料部分可由經歷一XOR運算以計算該冗餘資料之3個或4個資料部分組成。
一種三維非揮發性NAND記憶體系統之一實例包含：記憶體胞之複數個個別可抹除區塊，一個別區塊含有沿各位元線之複數個垂直NAND串，該複數個垂直NAND串之各者由連接至該複數個垂直NAND串之其他垂直NAND串之字線之字線供應；冗餘計算電路，其等由資料部分之一集合計算冗餘資料使得該集合中之任何資料部分可由該集合中之該等其他資料部分及該冗餘資料複製；及資料選擇電路，其等根據資料部分的實體位置選擇資料部分以形成用於計算冗餘資料之集合使得一集合中沒有任何兩個部分被指派給連接在一起之字線。
該等資料選擇電路可經進一步組態以根據資料部分的實體位置選擇資料部分以形成用於計算冗餘資料之集合使得一集合中沒有任何兩個部分被指派給一區塊中之相鄰串集合。該等資料選擇電路可根據資料部分的實體位置選擇用於計算冗餘資料之資料部分使得選定部分係來自由至少一中間字線垂直分離之未連接字線。該等冗餘計算電路可為互斥或(XOR)電路。該系統進一步亦可包含ECC電路。該系統可包含專用於儲存冗餘資料之額外抹除區塊。個別抹除區塊可含有冗餘資料與其他資料之一混合。
一種操作其中一個別區塊含有連接至各位元線之多個NAND串且其中沿一區塊中之一位元線之不同串之字線連接在一起之三維非揮發性NAND記憶體之方法之一實例，其包含：配對相鄰NAND區塊使得一對NAND區塊之一未選定NAND區塊在存取該對NAND區塊之一選定NAND區塊時經歷增壓之一集合；及應用一選擇方案以選擇用於計算冗餘資料之資料部分之集合，一集合中之各資料部分選自未與含有該集合中之任何其他資料部分之任何區塊配對之一不同區塊。
該方法亦可包含：在將該等資料部分儲存在該三維非揮發性NAND記憶體陣列中之前根據一ECC方案編碼該等資料部分；對資料部分之各集合計算冗餘資料；將該等資料部分及該冗餘資料儲存在該三維非揮發性NAND記憶體中；隨後自該三維非揮發性NAND記憶體讀取一資料部分；及回應於判定該已讀取的第一資料部分不可由ECC校正，由該冗餘資料及惟該第一資料部分以外之資料部分計算該部分。可在根據一ECC方案編碼該等資料部分之前對該冗餘資料執行該計算。可由應用於資料部分之該集合之一XOR運算對冗餘資料執行計算。
一種三維非揮發性NAND記憶體系統之一實例，其包含：記憶體胞之複數個個別可抹除區塊，一個別區塊含有沿各位元線之複數個垂直NAND串，該複數個垂直NAND串之各者由連接至該複數個垂直NAND串之其他垂直NAND串之字線之字線供應；區塊選擇電路，其等同時將多對相鄰區塊連接至全域字線，一選定區塊連接至第一全域字線且一未選定區塊與該選定區塊配對且連接至第二全域字線；冗餘計算電路，其等由資料部分之一集合計算冗餘資料使得任何資料部分可由該集合中之該等其他資料部分及該冗餘資料複製；及資料選擇電路，其等根據資料部分的實體位置選擇資料部分以形成用於計算冗餘資料之集合使得一集合中沒有任何兩個部分被指派給該相同區塊或形 成一對之相鄰區塊。
該等冗餘計算電路可包含由資料部分之該集合計算XOR資料之一XOR電路。該系統亦可包含ECC電路。該等資料部分之各者可表示一對應區塊之所有資料，且經選擇以形成一集合之資料部分可經選擇使得對應於該等資料部分之該等區塊皆未共用區塊選擇電路。
一種操作其中一個別區塊含有連接至各位元線之複數個NAND串且其中沿一位元線之不同串之字線連接在一起之三維非揮發性NAND記憶體之方法之一實例，其包含：接收待儲存於該三維非揮發性NAND記憶體陣列中之資料部分；將該等資料部分指派給實體位置以儲存在該三維非揮發性NAND記憶體陣列中，一個別部分被指派給由以下項定義之一位置：(i)一區塊，(ii)供應該區塊之複數個位元線，(iii)選自連接至該區塊中之該複數個位元線之複數個串集合之一串集合，及(iv)耦合至該串集合之一字線；選擇兩個或更多個資料部分之一集合以計算冗餘資料，該兩個或更多個資料部分根據其等被指派的實體位置而選擇使得該兩個或更多個資料部分皆未被指派給一區塊中之相鄰串集合；及對兩個或更多個資料部分之該集合計算冗餘資料，該冗餘資料由兩個或更多個資料部分之該集合計算使得可由該冗餘資料及惟該兩個或更多個部分之任何個別部分以外之該資料集合之部分計算該個別部分。
可將該冗餘資料儲存在一串集合中之一實體位置處使得該兩個或更多個資料部分皆未被指派給相鄰串集合。可由應用於兩個或更多個資料部分之該集合之一互斥或(XOR)運算執行計算該冗餘資料。兩個或更多個部分之該集合的選擇可僅選擇被指派給該個別區塊之由至少一中間字線垂直分離之字線之部分。可將該冗餘資料儲存在沿由至少一中間字線與沿其儲存該集合之一部分之任何字線垂直分離之一字線之一實體位置處。可在將該等資料部分儲存在該三維非揮發性 NAND記憶體陣列中之前根據一錯誤校正編碼(ECC)方案編碼該等資料部分。該方法可進一步包含：將該資料集合及該冗餘資料儲存在該三維非揮發性NAND記憶體中；隨後自該三維非揮發性NAND記憶體讀取該資料集合之一第一資料部分；嘗試使用ECC解碼來解碼已讀取的第一資料部分；判定該已讀取的第一資料部分不可由ECC校正；及作為回應，由該冗餘資料及惟該第一資料部分以外之資料部分之該集合計算該第一部分。該兩個或更多個資料部分可由經歷一XOR運算以計算該冗餘資料之3個或4個資料部分組成。
一種三維非揮發性NAND記憶體系統之一實例可包含：記憶體胞之複數個個別可抹除區塊，一個別區塊含有沿各位元線之複數個垂直NAND串，該複數個垂直NAND串之各者由連接至該複數個垂直NAND串之其他垂直NAND串之字線之字線供應；冗餘計算電路，其等由資料部分之一集合計算冗餘資料使得該集合中之任何資料部分可由該集合中之該等其他資料部分及該冗餘資料複製；及資料選擇電路，其等根據資料部分的實體位置選擇資料部分以形成用於計算冗餘資料之集合使得一集合中沒有任何兩個部分被指派給一區塊中之相鄰串集合。
該等資料選擇電路可根據資料部分的實體位置選擇資料部分以計算冗餘資料使得選定部分係來自由至少一中間字線垂直分離之未連接字線。該等冗餘計算電路可為互斥或(XOR)電路。該系統亦可包含ECC電路。該系統可包含專用於儲存冗餘資料之額外抹除區塊。個別抹除區塊可含有冗餘資料與其他資料之一混合。
本發明之各個態樣、優點、特徵及實施例包含在其例示性實例之以下描述中，該描述應結合隨附圖式而進行。本文引用之所有專利、專利申請案、文章、其他公開案、文件及事物特此出於所有目的以引用之方式全部併入本文。就所併入之公開案、文件或事物及本申 請案之任一者之間之術語之定義或使用方面的任何矛盾或衝突而言，應以本申請案為準。
10‧‧‧記憶體胞/記憶體電晶體
14‧‧‧源極
16‧‧‧汲極
20‧‧‧電荷儲存單元
30‧‧‧控制閘極
32‧‧‧控制閘極
34‧‧‧源極線
36‧‧‧位元線
42‧‧‧字線
44‧‧‧選擇線
50‧‧‧反及閘(NAND)串
54‧‧‧源極端子
56‧‧‧汲極端子
60‧‧‧頁
80‧‧‧主機
90‧‧‧記憶體系統
100‧‧‧控制器
102‧‧‧記憶體
110‧‧‧介面電路
120‧‧‧處理器
121‧‧‧選用核心處理器
122‧‧‧唯讀記憶體(ROM)
124‧‧‧可程式化非揮發性記憶體
130‧‧‧隨機存取記憶體(RAM)
210‧‧‧反及閘(NAND)陣列
212‧‧‧感測放大器
214‧‧‧鎖存器
270‧‧‧記憶體系統
272‧‧‧記憶體晶粒
274‧‧‧記憶體控制器晶粒
276‧‧‧三維(3-D)記憶體陣列
278‧‧‧讀取/寫入電路
280‧‧‧資料選擇電路
282‧‧‧冗餘計算電路
284‧‧‧錯誤校正碼(ECC)電路
671‧‧‧區塊選擇電路
673‧‧‧區塊選擇電路
675‧‧‧第一全域字線
677‧‧‧第二全域字線
701‧‧‧反及閘(NAND)串
703‧‧‧垂直位元線/局部位元線
705‧‧‧選擇閘極
707‧‧‧選擇閘極
709‧‧‧外部元件
711‧‧‧外部元件
815‧‧‧反及閘(NAND)串
817‧‧‧局部位元線
921‧‧‧導電體
923‧‧‧導電體
925‧‧‧反及閘(NAND)串
927‧‧‧記憶體孔
929‧‧‧記憶體孔
BG‧‧‧背閘
BL‧‧‧位元線
BL0‧‧‧位元線
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
BL4‧‧‧位元線
BL5‧‧‧位元線
BLm‧‧‧位元線
BLm-1‧‧‧位元線
ID‧‧‧源極-汲極電流
IREF‧‧‧參考電流
M1‧‧‧記憶體電晶體
M2‧‧‧記憶體電晶體
Mn‧‧‧記憶體電晶體
Q1‧‧‧電荷
Q2‧‧‧電荷
Q3‧‧‧電荷
Q4‧‧‧電荷
rV1‧‧‧臨限值
rV2‧‧‧臨限值
rV3‧‧‧臨限值
S1‧‧‧源極選擇電晶體
S2‧‧‧汲極選擇電晶體
SGD‧‧‧選擇閘極
SGS‧‧‧選擇閘極
SL‧‧‧源極線
VCG‧‧‧控制閘極電壓
vV1‧‧‧驗證位準
vV2‧‧‧驗證位準
vV3‧‧‧驗證位準
WL0‧‧‧字線
WL1‧‧‧字線
WL2‧‧‧字線
WL28‧‧‧字線
WL29‧‧‧字線
WL3‧‧‧共同字線
WL30‧‧‧字線
WL31‧‧‧字線
WL32‧‧‧字線
WL33‧‧‧字線
WL34‧‧‧字線
WL35‧‧‧字線
WL61‧‧‧字線
WL62‧‧‧字線
WL63‧‧‧字線
WLn‧‧‧字線
圖1示意地繪示適用於實施本發明之一記憶體系統之主要硬體組件。
圖2示意地繪示一非揮發性記憶體胞。
圖3繪示任何一次在固定汲極電壓下浮動閘極可選擇性地儲存之四個不同電荷Q1至Q4之源極-汲極電流ID與控制閘極電壓VCG之間的關係。
圖4A示意地繪示組織為一NAND串之一串記憶體胞。
圖4B繪示由諸如圖4A中所示之NAND串50構成之記憶體胞之一NAND陣列210之一實例。
圖5繪示以NAND組態組織、並行感測或程式化之一頁記憶體胞。
圖6A至圖6C繪示程式化大量4種狀態的記憶體胞之一實例。
圖7繪示在z方向上自一基板垂直延伸之一NAND串之一實例。
圖8繪示在z方向上自一基板垂直延伸之一NAND串之另一實例。
圖9A以沿y-z平面之截面展示一3-D NAND記憶體陣列之一實例。
圖9B以沿x-y平面之截面展示一3-D NAND記憶體陣列之一實例。
圖10展示一互斥或(XOR)電路。
圖11展示一XOR運算之一真值表。
圖12繪示對資料部分進行XOR以獲得冗餘資料。
圖13繪示對兩個以上資料部分進行XOR以獲得冗餘資料。
圖14A繪示一3-D記憶體陣列中之一故障模式之一實例。
圖14B繪示一3-D記憶體陣列中之一故障模式之另一實例。
圖15繪示一3-D記憶體陣列中之一故障模式之另一實例。
圖16繪示一對區塊可如何共用區塊選擇電路。
圖17繪示用於基於位置選擇資料以計算冗餘資料之一方法。
圖18繪示用於基於位置選擇資料以在3-D記憶體之一區塊內進行冗餘計算之一方案。
圖19繪示用於基於位置選擇區塊以進行冗餘計算之一方案。
圖20展示可用以實施本發明之態樣之硬體之一實例。
記憶體系統
圖1示意地繪示適用於實施本發明之一記憶體系統之主要硬體組件。記憶體系統90通常透過一主機介面使用一主機80進行操作。記憶體系統通常呈一記憶體卡或一嵌入式記憶體系統之形式。記憶體系統90包含一記憶體102，記憶體102的操作受控於一控制器100。記憶體102包括分佈在一或多個積體電路晶片上方之非揮發性記憶體胞之一或多個陣列。控制器100可包含介面電路110、一處理器120、唯讀記憶體(ROM)122、隨機存取記憶體(RAM)130、可程式化非揮發性記憶體124及額外組件。一控制器通常形成為一特定應用積體電路(ASIC)，且包含於此一ASIC中之組件大體上取決於特定應用。
實體記憶體結構
圖2示意地繪示一非揮發性記憶體胞。記憶體胞10可由具有一電荷儲存單元20(諸如一浮動閘極或一介電層)之一場效電晶體實施。記憶體胞10亦包含一源極14、一汲極16及一控制閘極30。
當今正使用許多商業上成功的非揮發性固態記憶體裝置。此等記憶體裝置可採用不同類型的記憶體胞，各類型具有一或多個電荷儲存元件。
典型的非揮發性記憶體胞包含EEPROM及快閃EEPROM。美國專利第5,595,924號中給定EEPROM記憶體胞及其等製造方法之實例。美國專利第5,070,032號、第5,095,344號、第5,315,541號、第5,343,063號、第5,661,053號、第5,313,421號及第6,222,762號中給定快閃EEPROM記憶體胞、其等在記憶體系統中的使用及其等製造方法之實例。特定言之，美國專利第5,570,315號、第5,903,495號、第6,046,935號中描述具有NAND記憶體胞結構之記憶體裝置之實例。又，Eitan等人發表在IEEE Electron Device Letter第21卷第11版(2000年11月)第543頁至第545頁的「NROM：A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell」及美國專利第5,768,192號及第6,011,725號中描述利用介電儲存元件之記憶體裝置之實例。
實務上，當施加一參考電壓於控制閘極時，通常藉由跨一記憶體胞之源極電極及汲極電極感測傳導電流讀取記憶體胞之記憶體狀態。因此，對於一記憶體胞之浮動閘極上之各給定電荷，可偵測關於一固定參考控制閘極電壓之一對應傳導電流。類似地，可程式化至浮動閘極上之電荷範圍定義一對應臨限電壓窗或一對應傳導電流窗。
替代地，可在控制閘極處設定受測試之一給定記憶體胞之臨限電壓且偵測傳導電流是否低於或高於一臨限電流(記憶體胞讀取參考電流)，而非偵測一分割的電流窗之間的傳導電流。在一實施方案中，藉由檢查透過位元線之電容對傳導電流放電之速率來完成傳導電流相對於一臨限電流之偵測。
圖3繪示任何一次浮動閘極可選擇性地儲存之四個不同電荷Q1至Q4之源極-汲極電流ID與控制閘極電壓VCG之間的關係。由於固定汲極電壓偏壓，四個實線ID對VCG曲線表示可程式化於一記憶體胞之一浮動閘極上之四個電荷位準，其等分別對應於八種可能記憶體狀態中的四種。作為一實例，大量記憶體胞之臨限電壓窗之範圍可係自0.5V 至3.5V。七種程式化記憶體狀態「0」、「1」、「2」、「3」、「4」、「5」、「6」及一抹除狀態(未展示)分別可藉由將臨限窗分割為各自間隔0.5V之區域而界定。例如，若如所示使用2μA之一參考電流IREF，則使用Q1程式化之記憶體胞可被視為處於一記憶體狀態「1」，這係因為其曲線在由VCG=0.5V及1.0V界定之臨限窗之區域中與IREF交叉。類似地，Q4處於一記憶體狀態「5」。
如自上文描述可知，一記憶體胞儲存的狀態愈多，其臨限窗劃分得愈精緻。例如，一記憶體裝置可具有具備範圍在-1.5V至5V之一臨限窗之記憶體胞。這提供6.5V之一最大寬度。若記憶體胞將儲存16種狀態，則各狀態可在臨限窗中佔據200mV至300mV。這將要求程式化及讀取操作的精度更高以能夠達成所需解析度。
NAND結構
圖4A示意地繪示組織為一NAND串之一串記憶體胞。一NAND串50包括一系列記憶體電晶體M1、M2、......Mn(例如，n=4、8、16或更高)，其等藉由其等源極及汲極呈菊鏈。一對選擇電晶體S1、S2控制記憶體電晶體鏈分別經由NAND串的源極端子54及汲極端子56連接至外界。在一記憶體陣列中，當接通源極選擇電晶體S1時，源極端子耦合至一源極線(參見圖4B)。類似地，當接通汲極選擇電晶體S2時，NAND串之汲極端子耦合至記憶體陣列之一位元線。該鏈中之各記憶體電晶體10用作一記憶體胞。其具有一電荷儲存元件20以儲存給定電荷量以表示一所期記憶體狀態。各記憶體電晶體之一控制閘極30容許控制讀取及寫入操作。如將參見圖4B，一列NAND串之對應記憶體電晶體之控制閘極30全部連接至相同字線。類似地，選擇電晶體S1、S2之各者之一控制閘極32分別經由其源極端子54及汲極端子56對NAND串提供控制存取。同樣地，一列NAND串之對應選擇電晶體之控制閘極32全部連接至相同選擇線。
當在程式化期間讀取或驗證一NAND串內之一經定址之記憶體電晶體10時，給其控制閘極30供應一適當電壓。同時，NAND串50中之未定址之記憶體電晶體之剩餘電晶體藉由施加足夠大的電壓於其等控制閘極上而完全接通。以此方式，有效地產生自個別記憶體電晶體之源極至NAND串之源極端子54之一導電路徑，且同樣地有效地產生自個別記憶體電晶體之汲極至記憶體胞之汲極端子56之一導電路徑。美國專利第5,570,315號、第5,903,495號、第6,046,935號中描述具有此等NAND串結構之記憶體裝置。
圖4B繪示由諸如圖4A中所示之NAND串50構成之記憶體胞之一NAND陣列210之一實例。沿各行NAND串，一位元線(諸如位元線36)耦合至各NAND串之汲極端子56。沿各排NAND串，一源極線(諸如源極線34)耦合至各NAND串之源極端子54。又，沿一排NAND串中之一列記憶體胞之控制閘極連接至一字線，諸如字線42。沿一排NAND串中之一列選擇電晶體之控制閘極連接至一選擇線，諸如選擇線44。一排NAND串中之一整列記憶體胞可藉由該排NAND串之字線及選擇線上之適當電壓而定址。
圖5繪示以NAND組態組織、並行感測或程式化之一頁記憶體胞。圖5本質上展示圖4B之記憶體陣列210中之一排NAND串50，其中各NAND串之細節如圖4A中明確所示。諸如頁60之一實體頁係經啟用以並行感測或程式化之記憶體胞之一群組。這係由感測放大器212之一對應頁完成。已感測的結果鎖存在鎖存器214之一對應集合中。各感測放大器可經由一位元線耦合至一NAND串。該頁係由該頁之共同連接至一字線42之記憶體胞之控制閘極啟用且各記憶體胞可由一感測放大器經由一位元線36存取。作為一實例，當分別感測或程式化該頁記憶體胞60時，分別施加一感測電壓或一程式化電壓於共同字線WL3且施加適當電壓於位元線上。
記憶體之實體組織
快閃記憶體與其他類型的記憶體之間的一個重要的區別在於：必須由抹除狀態程式化一記憶體胞。即，浮動閘極必須首先被清空電荷。程式化接著將所要的電荷量添加回至浮動閘極。其並不支持自浮動閘極移除電荷之一部分以自一更多程式化狀態進入一更少程式化狀態。這意謂更新資料無法覆寫現有資料且必須被寫入至一先前未寫入位置。
此外，抹除係清空來自浮動閘極之所有電荷且大體上消耗可觀的時間。因此，逐個或甚至逐頁抹除記憶體胞將極為麻煩且極慢。實務上，記憶體胞之陣列被劃分為記憶體胞之極多個區塊。如對於快閃EEPROM系統而言常見的是，區塊係抹除單位。即，各區塊含有一起抹除之最少數目的記憶體胞。雖然將大量記憶體胞彙總在一區塊中以並行抹除將改良抹除性能，但是一大尺寸的區塊亦必須處置大量更新及陳舊資料。
各區塊通常被劃分為多個實體頁。一邏輯頁係含有等於一實體頁中之記憶體胞的數目之大量位元之程式化或讀取之一單位。在每個記憶體胞儲存一位元之一記憶體中，一實體頁儲存資料之一邏輯頁。在每個記憶體胞儲存兩個位元之記憶體中，一實體頁儲存兩個邏輯頁。儲存於一實體頁中之邏輯頁的數目因此反映每個記憶體胞儲存之位元數目。在一實施例中，個別頁可被劃分為多個片段，且片段可含有一次寫入作為一基本程式化操作之最少數目的記憶體胞。資料之一或多個邏輯頁通常儲存於一列記憶體胞中。一頁可儲存一或多個區段。一區段包含使用者資料及附加項資料。
所有位元、全序列MLC程式化
圖6A至圖6C繪示程式化大量4種狀態的記憶體胞之一實例。圖6A繪示可程式化為分別表示記憶體狀態「0」、「1」、「2」及「3」之 臨限電壓之四個相異分佈之大量記憶體胞。圖6B繪示一抹除記憶體之「經抹除」臨限電壓之初始分佈。圖6C繪示已程式化許多記憶體胞之後的記憶體之一實例。本質上，一記憶體胞最初具有一「經抹除」臨限電壓且程式化將會使其移動至一更高值，進入由驗證位準vV1、vV2及vV3界定之三個區之一者中。以此方式，各記憶體胞可被程式化為三種程式化狀態「1」、「2」及「3」之一者或在「抹除」狀態中保持未程式化。隨著記憶體得到更多程式化，如圖6B中所示之「抹除」狀態之初始分佈將變得更狹窄且抹除狀態由「0」狀態表示。
具有一低位元及一高位元之一2-位元程式碼可用以表示四種記憶體狀態之各者。例如，「0」、「1」、「2」及「3」狀態分別由「11」、「01」、「00」及「10」表示。2-位元資料可藉由以「全序列」模式感測而讀取自記憶體，其中藉由相對於讀取界定分別感測三個子過程中之臨限值rV1、rV2及rV3一起感測該兩個位元。
3-D NAND結構
一習知二維(2-D)NAND陣列之一替代配置係三維(3-D)陣列。與沿一半導體晶圓之一平坦表面形成之2-D NAND陣列相比，3-D陣列自晶圓表面向上延伸，且大體上包含向上延伸之記憶體胞之堆疊或行。各種3-D配置係可行的。在一配置中，垂直形成一NAND串，其之一端(例如，源極)在晶圓表面處且另一端(例如，汲極)在頂部上。在另一配置中，形成一U型之一NAND串使得NAND串之兩端可存取在頂部上，因此促進此等串之間的連接。美國專利公開案第2012/0220088號及美國專利公開案第2013/0107628號中描述此等NAND串及其等形成之實例，該等案係以引用之方式併入本文。
圖7展示在一垂直方向上延伸(即，在垂直於基板之x-y平面之z方向上延伸)之一NAND串701之一第一實例。形成記憶體胞，其中一垂 直位元線(局部位元線)703行進穿過一字線(例如，WL0、WL1等等)。局部位元線與字線之間之一電荷捕獲層儲存電荷，這影響由耦合至垂直位元線(通道)之字線(閘極)形成之電晶體之臨限電壓(該字線環繞該垂直位元線)。此等記憶體胞可藉由形成字線之堆疊且接著蝕刻其中待形成記憶體胞之記憶體孔而形成。記憶體孔接著與一電荷捕獲層齊平且填充有一合適的局部位元線/通道材料(填充有合適的介電層以進行隔離)。
正如平坦NAND串，選擇閘極705、707位於該串之任一端處以容許NAND串選擇性地連接至外部元件709、711或與外部元件709、711隔離。此等外部元件大體上係導線，諸如供應極多個NAND串之共同源極線或位元線。垂直NAND串可以類似於平坦NAND串之一方式操作，且SLC及MLC操作二者皆係可行的。雖然圖7展示具有串聯連接的32個記憶體胞(0至31)之一NAND串之一實例，但是一NAND串中之記憶體胞數目可為任何合適的數字。為清楚起見並未展示全部記憶體胞。應瞭解，字線3至29(未展示)與本地垂直位元線交叉之處形成額外記憶體胞。
圖8展示在一垂直方向(z方向)上延伸之一NAND串815之一第二實例。在此情況下，NAND串815形成一U型，與位於結構頂部上之外部元件(源極線「SL」及位元線「BL」)連接。NAND串815底部處係一可控閘極(背閘「BG」)，其連接NAND串815之兩側。字線WL0至WL63與垂直局部位元線817交叉處形成總共64個記憶體胞(但是在其他實例中，可以提供其他數目的記憶體胞)。選擇閘極SGS、SGD位於NAND串815之任一端處以控制NAND串815之連接/隔離。
垂直NAND串可經配置以按各種方式形成一3-D NAND陣列。圖9A展示其中一區塊中之多個U型NAND串連接至一位元線之一實例。在此情況下，一區塊中存在連接至一位元線(「BL」)之n個串(串1至 串n)。「n」值可為任何合適的數字，例如8、12、16、32或更大。串交替定向，奇數串的源極連接在左側且偶數串的源極在右側。此配置係方便的，但是並非至關重要且其他型樣亦係可行的。
圖9A展示兩個區塊接觸之處。區塊A含有連接至位元線BL之n個串。雖然僅展示區塊A之串n及n-1，但是應瞭解重複結構繼續保留在其中串1至n-2所在的左側。區塊B含有連接至位元線BL之n個串。雖然僅展示區塊B之串1及3，但是應瞭解重複結構繼續保留在其中串4至串n所在的右側。亦應瞭解，所示截面係沿供應區塊之許多位元線之一者，且存在沿y方向延伸且在x方向上彼此分離之許多類似位元線(即，其他位元線位於所示位元線後面)。字線沿垂直於圖9A之平面之x方向延伸以連接不同位元線之串集合。類似地，選擇線在x方向上延伸使得一串集合可選擇性地連接或隔離為一單元。在所示實例中，形成字線使得一單一導電帶狀物形成兩個相鄰串之一字線。因此，例如，在區塊B中，串1及串2具有由共同導電帶狀物形成之字線WL32至WL63。相比之下，相鄰串之間並未共用選擇線。這容許即使選定的串集合可包含不可分離於未選定串之字線控制之字線，亦單獨選擇一區塊內之一個別串集合。各個虛設元件可存在於其中區塊接觸之處，包含如圖9A中所示之虛設字線及虛設選擇線(將「未連接」標記為「NC」，這係因為其等未連接至任何驅動器電路)。
圖9B中進一步繪示圖9A之3-D NAND記憶體陣列，圖9B展示沿圖9A之A-A'(即，沿WL0與WL63交叉之x-y平面)之一截面。可知，一區塊之字線係由導電材料之連接在一起的帶狀物形成。因此，一區塊之不同串中標記為WL0之所有字線電連接在一起且係由一單一導電體921形成。類似地，一區塊之不同串中標記為WL63之所有字線電連接在一起且係由一單一導電體923形成。在一給定層級上形成一區塊之字線之該兩個導電體表現為自區塊之相對側延伸之交錯指狀物。此兩 個導電體可由淺溝渠隔離(STI)介電質或任何合適的絕緣體分離。在字線之各層級處可發現一類似型樣(例如，WL1及WL62如WL2及WL61般類似地交錯，以此類推)。不同區塊之字線彼此隔離。因此，區塊A之WL0與區塊B之WL0分離且電隔離。類似地，區塊A之WL63與區塊B之WL0分離且電隔離。
記憶體孔被示為圓圈(記憶體孔呈圓柱形形狀且在垂直於所示截面之z方向上延伸)。一U型NAND串925沿兩個記憶體孔927、929延伸，其中一記憶體孔927行進穿過導電體923且另一記憶體孔929行進穿過導電體921。一串集合由沿x方向對準且共用選擇線(其等亦沿x方向延伸)之所有此等串組成。例如，一此集合係由藉由區塊B中之「串3」指示之所有串構成，包含串925。當選擇一區塊內之一給定串集合時，可藉由施加適當的字線電壓於一選定字線及未選定字線來讀取選定字線(或字線之部分，即與字線交叉之位元線之一子集)。
字線驅動器經連接以將適當的電壓供應給一區塊之連接字線(例如，導電體923及921)使得可存取(例如，程式化或讀取)區塊之一字線。選擇線驅動器經連接以將適當的電壓供應給選擇線使得選擇一區塊中之一特定串集合。
因為存在沿一區塊內之一位元線之多個串，所以必須在存取(例如，讀取或程式化)記憶體時指定一特定串。雖然在2-D NAND中，指定一區塊及字線(或一字線之部分)大體上足以指定獨有資料，但是在諸如上文所示之一3-D結構中，一給定區塊及字線可存在儲存資料之n個不同部分(其中n係沿一區塊中之一位元線之串數)。一區塊內可選擇在一起之一串集合係大小介於一單一字線與一區塊之間的中間之一單元。此一單元源於特定3-D記憶體結構，諸如圖9A及圖9B中所示之結構。
不可校正的資料
記憶體系統中通常在儲存之前使用一錯誤校正碼(ECC)方案編碼資料。當讀取此資料時，解碼此資料且至多可在一定限制上校正讀取資料中之錯誤。該限制大體上取決於所使用之ECC方案且尤其取決於所添加的冗餘量。雖然可由ECC校正少量損壞位元，但是ECC不可校正極多個損壞位元(「UECC」)使得需要某種其他手段。
UECC資料之一種手段係自當儲存資料時產生之某種冗餘資料恢復原始資料。此冗餘資料係針對用於少量損壞位元之ECC方案由一單獨方案產生。此冗餘資料可容許在所儲存的複本變為UECC之情況下全部複製相對較大的資料部分。就產生冗餘資料且在必要時複製原始資料所需空間及時間而言，此等冗餘方案之成本可能極高。
某些讀取故障模式係為2-D記憶體及3-D記憶體所共用，而其他故障模式專用於3-D記憶體。一般而言，三維組件配置給定經設計隔離之組件之間短路或洩漏之額外可能性(例如，因為介電質缺陷)。雖然一2-D記憶體中之一特定線(諸如一字線)可具有使任一側上之相鄰字線短路之一可能性，但是一3-D記憶體中之一線亦可使上下相鄰字線短路。此外，3-D記憶體之複雜幾何形狀及有難度的程序要求可使一3-D記憶體中更加可能存在缺陷。雖然ECC可能能夠處置少量損壞位元，但是諸如由組件短路或洩漏引起的大的群組損壞位元無法由ECC校正。例如，若一字線短路至另一組件，則可存在沿字線之極多個損壞位元使得沿字線之資料可為UECC。
互斥或「XOR」
用於在記憶體中之一複本係UECC時複製原始資料之一系統使用在儲存之前由應用於多個資料部分之互斥或(XOR)運算產生之冗餘資料。若在自記憶體陣列讀取該等部分之一者時發現其係UECC，則可由經一起XOR之其他部分連同所產生之冗餘資料(即，XOR運算之輸出)複製整個部分。
圖10係繪示一起經XOR(經歷一XOR運算)以提供一輸出C之兩個輸入A及B之一示意圖。圖11展示針對各可能輸入組合此運算之一真值表。可知，只要輸入之僅一者為1(即，當存在一奇數輸入時)，輸出係1。只要輸入相同(即，只要存在一偶數輸入)，輸出係0。雖然輸出位元C係由輸入位元A及B計算，但是這可被顛倒使得已知輸出位元C及輸入位元之一者，可計算剩餘輸入位元。
圖12繪示源資料A及B之多位元部分可如何一起經XOR以提供輸出資料C。輸出C中之各位元係藉由將源資料A及B中之對應位元如圖11中所示般一起XOR而計算。輸出資料C可被視為可連同資料A及B一起儲存之冗餘資料。即使資料A或B之部分之一者被損壞或以其他方式不可校正，仍可由源資料之其他部分及冗餘資料C計算原始資料。
雖然圖12之實例展示用以計算冗餘資料之源資料之兩個部分之一集合，但是亦可以此方式處置任何數目個部分。圖13展示一起經XOR以提供冗餘資料XOR(X,Y,Z)之源資料X、Y及Z之三個部分之一集合。XOR運算可被視為一額外的以2為模數的運算(即，加總位元並將最低有效位元視為輸出)。這亦可被視為一奇/偶判定，其中一給定輸出位元指示所有對應輸入位元之和是否係奇數或偶數。可由冗餘資料XOR(X,Y,Z)及源資料之其他部分計算源資料之任何部分。這可擴展至源資料之任何數目個部分。
如上文繪示之一XOR方案之一限制係：為計算任何給定資料部分，源資料之集合中之其他資料部分必須可用。若此等部分之一集合中之一個以上資料部分不可用(例如，UECC)，則不可能使用冗餘資料來計算原始資料。因此，重要的是，用於計算冗餘資料之任何部分集合中之不超過一個資料部分變為UECC。
讀取自一記憶體陣列之UECC資料中可觀察到某些型樣。此等型樣之一些與其中儲存資料之特定記憶體陣列之實體結構有關。在諸如 上文描述之一3-D記憶體陣列中，已發現在與相關聯於所描述之實體結構之特定故障模式之某些型樣中，資料變為UECC。
本發明之態樣係關於選擇資料部分以形成用於計算冗餘資料之一資料集合使得一個以上選定部分變為UECC之可能性較低。特定言之，可選擇此等部分使得沒有兩個此等部分有可能受一共同故障模式影響。
圖14A繪示可發生在一3-D記憶體中之一故障模式之一實例。由於短路或洩漏或出於某個其他原因，沿一字線WL29之資料係UECC。在此情況下，所有此等字線(一特定區塊中之所有WL29字線)連接在一起(參見圖9B)。這意謂若沿一此字線之資料係UECC，則沿其他連接的字線之資料有可能係UECC。例如，若資料係UECC(這係因為WL29上之電壓由於短路或洩漏而較低)，則因為所有WL29連接，所以短路或洩漏將會影響所有WL29。因此，用於選擇資料部分以形成用於計算冗餘資料之一集合之一方案可避免選擇沿連接的字線展開之部分。因此，若該集合之一第一資料部分係來自一區塊中之一特定字線WLX，則可自其他字線(例如，WLY)選擇後續部分，其中Y≠X。任何隨後選擇之部分係來自惟WLX及WLY以外的字線。
圖14B繪示可發生在一3-D記憶體中之一故障模式之另一實例。在一些情況下，若諸如WL29之一字線洩漏或短路，則其上下之一相鄰字線(即，WL28或WL30)洩漏或短路。因此，若用以計算冗餘資料之一集合中之兩個資料部分儲存在相鄰字線中，則此故障模式可導致該兩個字線之資料係UECC。因此，用於選擇資料部分以形成用於計算冗餘資料之一集合之一方案可避免選擇沿連接的字線展開之部分。因此，若該集合之一第一資料部分係來自一區塊中之一特定字線WLX，則可自由至少一中間字線分離之其他字線(例如，WLY)選擇後續部分，其中YX-2或YX+2。任何隨後選擇之部分係來自由至少 一干預字線與WLX及WLY分離之字線。
圖15繪示可發生在一3-D記憶體中之一故障模式之另一實例。在此情況下，影響一串(串X)集合。因為一串集合可受相同故障模式影響，所以可希望選擇資料部分以由不同串集合計算冗餘資料。此外，一些故障模式可影響相鄰串集合。例如，相鄰串集合之選擇閘極之間短路或洩漏可影響該兩個串集合。若串X之SGD短路至串X+1之SGD，則可影響串X及串X+1二者。類似地，若串X之SGS短路至串X-1之SGS，則可影響串X及串X-1二者。因此，用於選擇用於計算冗餘資料之資料部分之一方案可選擇儲存在由至少一中間串分離之不同串中之資料部分。例如，在圖15中，若自串X選擇一部分，則將不會自串X-1至串X+1選擇該集合之後續部分。
區塊選擇
在一些情況下，兩個或更多個區塊可共用區塊選擇電路。美國專利公開案第2011/0267885號中展示此等共用區塊選擇電路之實例。此等配對或分組(可係兩個以上)區塊可具有影響作為一單元之一對或一組區塊之特定故障模式。
圖16展示配對區塊之一實例，其中各對區塊共用區塊選擇電路。例如，區塊X及區塊X+1共用一區塊選擇電路671。區塊X+2及區塊X+3共用一區塊選擇電路673，以此類推。當存取特定資料時，選擇一特定字線、含有該字線之串集合及含有該串集合之區塊。區塊選擇電路將選定區塊(例如，區塊X)之字線連接至使用讀取電壓及讀取通過電壓適當偏壓之第一全域字線675。共用的區塊選擇電路671將未選定配對區塊(例如，區塊X+1)之字線連接至偏壓至某個低電壓之單獨第二全域字線677。在一些情況下，區塊之間之一短路或洩漏可影響兩個區塊中之讀取。例如，由圖9A可知，若區塊X與區塊X+1之間之絕緣不足，則區塊X之WL0與區塊X+1之WL0之間可發生一短路或 洩漏。由於一區塊內之連接字線，此一缺陷將會影響該兩個區塊之所有串。例如，為讀取區塊X之一串之一字線，可能必須施加一讀取通過電壓於WL0。若選定區塊X之WL0洩漏至未選定區塊X+1之WL0(其通常處於低於讀取通過電壓之某個電壓)，則區塊X之WL0上之有效電壓可能不足以使記憶體胞沿WL0導電且可導致UECC資料遍及區塊X及區塊X+1。對於未配對區塊，未選定區塊之字線將大體上浮動(與全域字線隔離)且洩漏至此等字線將不會顯著影響施加於選定區塊之電壓。
雖然此實例係指字線，但是區塊之間之其他元件短路亦可導致UECC資料遍及一對區塊，例如若兩個區塊之背閘短路，則這可導致兩個區塊中之資料成為UECC。共用區塊選擇電路之相鄰區塊中之選擇線之間之一短路可防止兩個區塊之選擇線之適當偏壓，因此使兩個區塊中之資料成為UECC。(不共用區塊選擇電路之相鄰區塊之選擇線之間之一短路大體上僅影響各區塊上之兩個串)。
用於選擇用於計算冗餘資料之資料部分之一些方案可自不同區塊選擇使得若一整個區塊係UECC，則該區塊中僅存在任何集合之一部分且可由其他區塊中之資料複製該部分。然而，若區塊共用區塊選擇電路，則可能不足以僅僅選擇一不同區塊。因為某些故障模式可導致兩個或更多個區塊一起變成UECC，所以可希望僅選擇不共用區塊選擇電路之區塊。因此，用於選擇資料部分以形成用於計算冗餘資料之一集合之一方案僅選擇被指派給不同於含有該集合之另一部分之任何區塊且不與含有該集合之另一部分之任何區塊共用區塊選擇電路之區塊之部分。因此若自圖16中之區塊n選擇一集合中之一部分，則將不會自區塊n或區塊n+1選擇後續部分。
圖17係繪示用於基於資料部分之位置選擇資料部分751之一般方案之一流程圖。應瞭解，冗餘資料之計算大體上係在將資料儲存於一 記憶體陣列中之前執行，因此基於資料所指派之位置進行選擇，即使該位置處實際上仍未程式化該資料亦係如此。最初，可針對特定記憶體陣列識別可能的故障模式753。這可取決於記憶體陣列之設計。故障模式可由設計預測或可透過實驗而發現。可針對故障模式識別一或多個危險區755。例如，一特定字線之一危險區延伸以包含字線及其上下相鄰字線。接著選擇資料部分使得其等不在與該集合之另一資料部分相同之危險區中757。這使兩個部分將不太可能成為UECC，且因此提供計算資料之一UECC部分之一高度可能性。
圖18係對資料部分進行區塊內選擇861之一流程圖。在此實例中，自相同區塊內選擇一集合之所有資料部分。這係方便的，因為其容許在不存取多個區塊之情況下對源資料進行後續計算。若將該集合之一資料部分指派給字線X，則一後續部分必須相隔至少兩個字線，即，至少X+2(或X-2)863。若該集合之一部分被指派給一特定串(串Y)集合，則必須自相隔至少兩個串之一串集合(即，至少Y+2(或Y-2))選擇一後續部分865。
圖19係區塊選擇961之一流程圖，其中不同部分係選自不同區塊。這可使用於以下情況：存在一整個區塊變為UECC之一風險、使用一區塊內方案將不可校正之一情況。判定區塊是否共用區塊選擇電路963。若共用區塊選擇電路，則執行選擇使得針對用於計算冗餘資料之一給定集合僅自未配對區塊選擇資料部分965。若區塊選擇電路未配對，則可使用任何不同區塊967。
可單獨使用或可根據不同故障模式之風險一起使用諸如區塊內XOR及區塊間XOR之方案。此等可結合包含ECC之其他方案及任何額外冗餘方案(例如，由一主機操作之一冗餘方案)。
雖然上述方案係指根據源資料之部分之位置選擇源資料之部分，但是其中儲存冗餘資料之位置亦係重要的，這係因為冗餘資料必 須可用以複製一UECC資料部分。在一些情況下，此冗餘資料儲存在一專用位置(例如3-D NAND記憶體陣列之一特定部分)中。可保留一或多個區塊以儲存冗餘資料，或可保留各區塊之某一部分以儲存冗餘資料。在其他情況下，冗餘資料連同源資料一起儲存在記憶體陣列中。用於將此冗餘資料指派給記憶體陣列中之一位置之一方案可應用與應用於源資料之選擇部分相同之準則。這意謂冗餘資料並非處於與用以計算其之源資料之任何部分相同之危險區中。這減小源資料之一部分及冗餘資料二者同時變為UECC之機會。例如，選擇用於儲存冗餘資料之一位置可與源資料之任何部分相隔至少兩個串，且與一區塊中之源極資料之任何部分相隔至少兩個字線。在另一實例中，選擇用於儲存冗餘資料之一位置可在不具有源資料之任何部分且不與具有源資料之一部分之任何區塊共用區塊選擇電路之一區塊中。
圖20展示可用以實施上文描述之一些方法之硬體之一實例。特定言之，圖20展示包含一記憶體晶粒272及一記憶體控制器晶粒274之一記憶體系統270。記憶體晶粒包含一3-D記憶體陣列276及讀取/寫入電路278。記憶體控制器晶粒274包含資料選擇電路280，其等根據資料部分之指派的位置選擇資料部分以形成用於計算冗餘資料之一集合。冗餘計算電路282由該選定集合計算冗餘資料。接著將該等資料部分及冗餘資料儲存在3-D記憶體陣列276中。ECC電路284亦在儲存之前編碼資料且用以在讀取資料時解碼資料並校正錯誤。若發現UECC資料係在一特定資料部分中，則讀取/寫入電路278讀取含有UECC部分之集合中之其他資料部分，且針對該集合讀取冗餘資料。此等係由冗餘計算電路282使用以計算對應於UECC資料之源資料。此源資料接著可被發送至一主機且記憶體陣列中之UECC資料可用校正資料取代。
雖然上文描述係指故障模式之特定實例，但是應瞭解本發明之 態樣可應用於惟所描述之模式以外之故障模式。雖然該描述將短路或洩漏稱為故障模式之實例，但是其他缺陷亦可提供可使用基於位置選擇資料部分之一合適的冗餘方案克服之故障模式。該等實例將XOR稱為用於計算冗餘資料之一運算之一實例。然而，應瞭解可使用其他運算。
結論
本發明之前述詳細描述已針對繪示及描述目的而加以呈現。其不旨在詳盡本發明或將本發明限於所揭示之精確形式。鑑於上文教示，許多修改及變動係可行的。選擇所描述實施例以最佳地解釋本發明之原理及其實際應用，以藉此使熟習此項技術者能夠在各個實施例中且在如適用於所預期之特定使用之各種修改下最佳地利用本發明。希望本發明之範疇係由附屬於本發明之專利申請範圍定義。

Claims (38)

  1. 一種操作其中一個別區塊含有連接至各位元線之複數個NAND串且其中沿一位元線之不同串之字線連接在一起之一三維非揮發性NAND記憶體陣列之方法，其包括：接收待儲存於該三維非揮發性NAND記憶體陣列中之資料部分；將該等資料部分指派給實體位置以儲存在該三維非揮發性NAND記憶體陣列中，一個別部分被指派給由以下項定義之一位置：(i)一區塊，(ii)供應該區塊之複數個位元線，(iii)選自連接至該區塊中之該複數個位元線之複數個串集合之一串集合，及(iv)耦合至該串集合之一字線；選擇兩個或更多個資料部分之一集合以計算冗餘資料，該兩個或更多個資料部分根據其等被指派的實體位置而選擇使得該兩個或更多個資料部分皆未被指派給一個別區塊之不同串集合之已連接字線；及對兩個或更多個資料部分之該集合計算該冗餘資料。
  2. 如請求項1之方法，其中兩個或更多個資料部分之該集合係根據其等被指派的位置而選擇使得該兩個或更多個資料部分皆未被指派給相鄰串集合。
  3. 如請求項1之方法，其進一步包括將該冗餘資料儲存在沿未連接至含有該兩個或更多個資料部分之任一者之一字線之一字線之一實體位置處。
  4. 如請求項1之方法，其中由應用於兩個或更多個資料部分之該集合之一互斥或(XOR)運算執行該計算該冗餘資料。
  5. 如請求項1之方法，其中兩個或更多個部分之該集合的選擇僅選擇被指派給該個別區塊之由至少一中間字線垂直分離之字線之部分。
  6. 如請求項1之方法，其進一步包括將該冗餘資料儲存在沿由至少一中間字線與沿其儲存該集合之一部分之任何字線垂直分離之一字線之一實體位置處。
  7. 如請求項1之方法，其進一步包括在將該等資料部分儲存在該三維非揮發性NAND記憶體陣列中之前根據一錯誤校正編碼(ECC)方案編碼該等資料部分。
  8. 如請求項7之方法，其進一步包括：將該資料集合及該冗餘資料儲存在該三維非揮發性NAND記憶體中；隨後自該三維非揮發性NAND記憶體讀取該資料集合之一第一資料部分；嘗試使用ECC解碼來解碼該已讀取的第一資料部分；判定該已讀取的第一資料部分不可由ECC校正；及作為回應，由該冗餘資料及惟該第一資料部分以外之資料部分之該集合計算該第一資料部分。
  9. 如請求項1之方法，其中該兩個或更多個資料部分由經歷一XOR運算以計算該冗餘資料之3個或4個資料部分組成。
  10. 一種三維非揮發性NAND記憶體系統，其包括：記憶體胞之複數個個別可抹除區塊，一個別區塊含有沿各位元線之複數個垂直NAND串，該複數個垂直NAND串之各者由連接至該複數個垂直NAND串之其他垂直NAND串之字線之字線供應；冗餘計算電路，其等由資料部分之一集合計算冗餘資料；及資料選擇電路，其等根據資料部分的實體位置選擇資料部分以形成用於計算該冗餘資料之集合使得一集合中沒有任何兩個部分被指派給連接在一起之字線。
  11. 如請求項10之三維非揮發性NAND記憶體系統，其中該等資料選擇電路經進一步組態以根據資料部分的實體位置選擇資料部分以形成用於該冗餘資料之該計算之集合使得一集合中沒有任何兩個部分被指派給一區塊中之相鄰串集合。
  12. 如請求項10之三維非揮發性NAND記憶體系統，其中該等資料選擇電路根據資料部分的實體位置選擇用於該冗餘資料之該計算之資料部分使得選定部分係來自由至少一中間字線垂直分離之未連接字線。
  13. 如請求項10之三維非揮發性NAND記憶體系統，其中該等冗餘計算電路係互斥或(XOR)電路。
  14. 如請求項10之三維非揮發性NAND記憶體系統，其進一步包括ECC電路。
  15. 如請求項10之三維非揮發性NAND記憶體系統，其進一步包括專用於儲存該冗餘資料之額外抹除區塊。
  16. 如請求項10之三維非揮發性NAND記憶體系統，其中個別抹除區塊含有該冗餘資料與其他資料之一混合。
  17. 一種操作其中一個別區塊含有連接至各位元線之多個NAND串且其中沿一區塊中之一位元線之不同串之字線連接在一起之三維非揮發性NAND記憶體陣列之方法，其包括：配對相鄰NAND區塊使得一對NAND區塊之一未選定NAND區塊在存取該對NAND區塊之一選定NAND區塊時經歷增壓之一集合；及應用一選擇方案以選擇用於計算冗餘資料之資料部分之集合，一集合中之各資料部分選自未與含有該集合中之任何其他資料部分之任何區塊配對之一不同區塊。
  18. 如請求項17之方法，其進一步包括：在將該等資料部分儲存在該三維非揮發性NAND記憶體陣列中之前根據一ECC方案編碼該等資料部分；對資料部分之各集合計算該冗餘資料；將該等資料部分及該冗餘資料儲存在該三維非揮發性NAND記憶體中；隨後自該三維非揮發性NAND記憶體讀取一資料部分；及回應於判定該資料部分不可由ECC校正，由該冗餘資料及惟該資料部分以外之資料部分計算該資料部分。
  19. 如請求項18之方法，其中在根據一ECC方案編碼該等資料部分之前對該冗餘資料執行該計算。
  20. 如請求項18之方法，其中由應用於資料部分之該集合之一XOR運算對該冗餘資料執行該計算。
  21. 一種三維非揮發性NAND記憶體系統，其包括：記憶體胞之複數個個別可抹除區塊，一個別區塊含有沿各位元線之複數個垂直NAND串，該複數個垂直NAND串之各者由連接至該複數個垂直NAND串之其他垂直NAND串之字線之字線供應；區塊選擇電路，其等同時將多對相鄰區塊連接至全域字線，一選定區塊連接至第一全域字線且一未選定區塊與該選定區塊配對且連接至第二全域字線；冗餘計算電路，其等由資料部分之一集合計算冗餘資料；及資料選擇電路，其等根據資料部分的實體位置選擇資料部分以形成用於計算該冗餘資料之集合使得一集合中沒有任何兩個部分被指派給該相同區塊或形成一對之相鄰區塊。
  22. 如請求項21之三維非揮發性NAND記憶體系統，其中該等冗餘計算電路包含由資料部分之該集合計算XOR資料之一XOR電路。
  23. 如請求項21之三維非揮發性NAND記憶體系統，其進一步包括ECC電路。
  24. 如請求項21之三維非揮發性NAND記憶體系統，其中該等資料部分之各者表示一對應區塊之所有資料，且其中經選擇以形成一集合之資料部分經選擇使得對應於該等資料部分之該等區塊皆未共用區塊選擇電路。
  25. 一種操作其中一個別區塊含有連接至各位元線之複數個NAND串且其中沿一位元線之不同串之字線連接在一起之一三維非揮發性NAND記憶體陣列之方法，其包括：接收待儲存於該三維非揮發性NAND記憶體陣列中之資料部分；將該等資料部分指派給實體位置以儲存在該三維非揮發性NAND記憶體陣列中，一個別部分被指派給由以下項定義之一位置：(i)一區塊，(ii)供應該區塊之複數個位元線，(iii)選自連接至該區塊中之該複數個位元線之複數個串集合之一串集合，及(iv)耦合至該串集合之一字線；選擇兩個或更多個資料部分之一集合以計算冗餘資料，該兩個或更多個資料部分根據其等被指派的實體位置而選擇使得該兩個或更多個資料部分皆未被指派給一區塊中之相鄰串集合；及對兩個或更多個資料部分之該集合計算該冗餘資料。
  26. 如請求項25之方法，其進一步包括將該冗餘資料儲存在一串集合中之一實體位置處使得該兩個或更多個資料部分皆未被指派給相鄰串集合。
  27. 如請求項25之方法，其中由應用於兩個或更多個資料部分之該集合之一互斥或(XOR)運算執行該計算該冗餘資料。
  28. 如請求項25之方法，其中兩個或更多個部分之該集合的選擇僅選擇被指派給該個別區塊之由至少一中間字線垂直分離之字線之部分。
  29. 如請求項25之方法，其進一步包括將該冗餘資料儲存在沿由至少一中間字線與沿其儲存該集合之一部分之任何字線垂直分離之一字線之一實體位置處。
  30. 如請求項25之方法，其進一步包括在將該等資料部分儲存在該三維非揮發性NAND記憶體陣列中之前根據一錯誤校正編碼(ECC)方案編碼該等資料部分。
  31. 如請求項30之方法，其進一步包括：將該資料集合及該冗餘資料儲存在該三維非揮發性NAND記憶體中；隨後自該三維非揮發性NAND記憶體讀取該資料集合之一第一資料部分；嘗試使用ECC解碼來解碼該已讀取的第一資料部分；判定該已讀取的第一資料部分不可由ECC校正；及作為回應，由該冗餘資料及惟該第一資料部分以外之資料部分之該集合計算該第一資料部分。
  32. 如請求項25之方法，其中該兩個或更多個資料部分由經歷一XOR運算以計算該冗餘資料之3個或4個資料部分組成。
  33. 一種三維非揮發性NAND記憶體系統，其包括：記憶體胞之複數個個別可抹除區塊，一個別區塊含有沿各位元線之複數個垂直NAND串，該複數個垂直NAND串之各者由連接至該複數個垂直NAND串之其他垂直NAND串之字線之字線供應；冗餘計算電路，其等由資料部分之一集合計算冗餘資料；及資料選擇電路，其等根據資料部分的實體位置選擇資料部分以形成用於計算該冗餘資料之集合使得一集合中沒有任何兩個部分被指派給一區塊中之相鄰串集合。
  34. 如請求項33之三維非揮發性NAND記憶體系統，其中該等資料選擇電路根據資料部分的實體位置選擇資料部分以計算該冗餘資料使得選定部分係來自由至少一中間字線垂直分離之未連接字線。
  35. 如請求項33之三維非揮發性NAND記憶體系統，其中該等冗餘計算電路係互斥或(XOR)電路。
  36. 如請求項33之三維非揮發性NAND記憶體系統，其進一步包括ECC電路。
  37. 如請求項33之三維非揮發性NAND記憶體系統，其進一步包括專用於儲存該冗餘資料之額外抹除區塊。
  38. 如請求項33之三維非揮發性NAND記憶體系統，其中個別抹除區塊含有該冗餘資料與其他資料之一混合。
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