KR100923820B1 - 페이지 버퍼, 이를 구비하는 메모리 소자 및 그 동작 방법 - Google Patents

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Abstract

본 발명은 멀티 레벨 셀 메모리 소자의 페이지 버퍼 회로에 관한 것으로, 프로그램을 위해 선택되는 멀티 레벨 셀과 연결되는 비트라인에 연결된 센싱노드와, 외부와의 데이터 입출력을 위한 데이터 입출력 노드간에 연결되어 프로그램할 데이터를 임시 저장하는 제 1 래치; 상기 센싱 노드에 연결되어 프로그램 검증 또는 상기 선택된 멀티 레벨 셀로부터의 데이터 독출을 수행하는 제 2 래치; 상기 제 1 래치와 상기 센싱노드 사이에 연결되어 프로그램 동작시 상기 제 1 래치에 임시 저장된 데이터를 상기 센싱노드를 통해 비트라인으로 전송하는 제 1 스위칭 수단; 상기 제 2 래치의 제 1 노드와 상기 센싱노드 사이에 연결되어 제 1 데이터 변경 프로그램 동작을 검증하기 위한 제 2 스위칭 수단; 및 상기 제 2 래치의 제 2 노드와 상기 센싱노드 사이에 연결되어 제 2 데이터 변경 프로그램 동작을 검증하기 위한 제 3 스위칭 수단을 포함한다.
MLC, 프로그램, 문턱전압, 플래그 셀

Description

페이지 버퍼, 이를 구비하는 메모리 소자 및 그 동작 방법{Page buffer, memory device having the same and operating method thereof}
본 발명은 멀티 레벨 셀(Multi Level Cell; MLC) 메모리 소자의 동작에 관한 것으로, 특히 그레이 코드를 이용하여 멀티 레벨 셀의 프로그램을 수행하는 페이지 버퍼, 이를 구비하는 메모리 소자 및 그 동작 방에 관한 것이다.
잘 알려진 NAND 플래시 메모리 장치는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신정된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.
상기 메모리 셀 어레이의 일 측에는, 스트링 선택 라인, 워드 라인들, 공통 소오스 라인과 연결되는 행 디코더가 위치하고, 다른 일 측에는 복수 개의 비트 라인에 연결되는 페이지 버퍼가 위치한다.
최근에는 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수 개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell; 이 하 MLC 라 함)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; 이하 SLC 라 함)이라 한다.
도 1은 일반적인 2비트 MLC의 셀 문턱전압 분포도이다.
도 1을 참조하면, 2비트의 데이터를 저장할 수 있는 MLC는 4개의 분포로 나누어 셀 문턱전압 분포도에 나타난다. 즉, 프로그램되어 있지 않은 [11] 상태의 셀 문턱전압 분포와, 프로그램되어 있는 [10], [00], [01]의 상태의 셀 문턱 전압 분포를 나타낸다.
각각의 프로그램은 두 개의 비트에서 하위 비트에 대한 LSB(Least Significant Bit) 프로그램과, MSB(Most Significant Bit) 프로그램으로 이루어진다.
LSB 프로그램은 [11] 상태에서 [10] 상태로의 프로그램하는 것으로(S101), LSB 프로그램 이후에 MSB 프로그램을 수행하여 [10] 상태를 [00] 상태로 프로그램하거나(S102), [11] 상태를 [01] 상태로 프로그램한다(S103).
이와 같이 프로그램을 하는 방식은 그레이 코드(Gray Code)를 이용한 프로그램 방식으로, 데이터를 구성하는 비트들 중에서 어느 하나의 비트만이 변경되도록 프로그램을 하는 방식을 나타낸다. 즉, 상기 도 1의 경우는 '1'의 값이 '0'으로만 변경되도록 하고, 한번 프로그램으로 하나의 비트만이 변경 가능하도록 한다. 이는 2비트뿐만 아니라, n 개의 다수의 비트를 저장할 수 있는 MLC의 경우 모두 적용되는 방식으로, 하나의 셀에 에러가 발생하더라도 최소한 1비트의 에러만이 발생하기 때문에 그레이 코드 방식이 이용되고 있다.
따라서 [11] 상태의 문턱전압을 갖는 셀들은 [10] 또는 [01]로 변경이 가능하다. 따라서 각각의 셀 문턱전압 분포의 문턱전압 이동 전압의 크기를 비교하면, [10] 상태는 [11]에서 이동하는 Vt1의 문턱전압 이동이 있고, [00] 상태는 [10]에서 이동하는 Vt2의 문턱전압이 이동이 있으며, [01] 상태는 [11]에서 이동하는 Vt3의 문턱전압 이동이 있다.
상기의 Vt1 내지 Vt3의 문턱전압 이동 크기를 비교하면, 도 1에 나타난 바와 같이 Vt3이 가장 큰 전압 이동이 있음을 알 수 있으며, 문턱전압이 크게 변경되는 것은 인접한 셀 등에 간섭효과를 주어 셀 특성이 나빠지거나, 페일이 발생하는 문제도 일으킬 수 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 그레이 코드를 적용하여 멀티 레벨 셀을 프로그램 및 검증과 독출 동작을 하는데 있어서, 셀 문턱전압값의 이동을 최소화하면서 그레이 코드가 적용될 수 있도록 하는 페이지 버퍼, 이를 구비하는 메모리 소자 및 그 동작 방을 제공하는데 있다.
본 발명의 특징에 따른 멀티 레벨 셀 메모리 소자의 페이지 버퍼 회로는,
멀티 레벨 셀을 포함하는 메모리 소자의 페이지 버퍼 회로에 있어서, 프로그램을 위해 선택되는 멀티 레벨 셀과 연결되는 비트라인에 연결된 센싱노드와, 외부와의 데이터 입출력을 위한 데이터 입출력 노드간에 연결되어 프로그램할 데이터를 임시 저장하는 제 1 래치; 상기 센싱 노드에 연결되어 프로그램 검증 또는 상기 선택된 멀티 레벨 셀로부터의 데이터 독출을 수행하는 제 2 래치; 상기 제 1 래치와 상기 센싱노드 사이에 연결되어 프로그램 동작시 상기 제 1 래치에 임시 저장된 데이터를 상기 센싱노드를 통해 비트라인으로 전송하는 제 1 스위칭 수단; 상기 제 2 래치의 제 1 노드와 상기 센싱노드 사이에 연결되어 제 1 데이터 변경 프로그램 동작을 검증하기 위한 제 2 스위칭 수단; 및 상기 제 2 래치의 제 2 노드와 상기 센싱노드 사이에 연결되어 제 2 데이터 변경 프로그램 동작을 검증하기 위한 제 3 스위칭 수단을 포함한다.
상기 페이지 버퍼 회로는, 프로그램 또는 데이터 독출 동작시에 선택되는 비 트라인과 상기 센싱라인을 연결하기 위한 비트라인 선택부를 더 포함한다.
제 1 데이터 변경 프로그램 동작은, '1' 데이터가 '0' 데이터로 변경되는 프로그램 동작이고, 제 2 데이터 변경 프로그램 동작은, 상기 제 1 데이터 변경 프로그램 동작을 제외한 데이터 변경 프로그램 동작인 것을 특징으로 한다.
제 1 데이터 변경 프로그램 동작은, '0' 데이터가 '1' 데이터로 변경되는 프로그램 동작이고, 제 2 데이터 변경 프로그램 동작은, 상기 제 1 데이터 변경 프로그램 동작을 제외한 데이터 변경 프로그램 동작인 것을 특징으로 한다.
상기 제1 데이터 변경 프로그램 동작의 검증을 위한 검증 전압과, 상기 제2 데이터 변경 프로그램 동작의 검증을 위한 검증전압에 따라 상기 제2 또는 제3 스위칭 수단이 동작하도록 미리 설정되는 것을 특징으로 한다.
본 발명의 특징에 따른 멀티 레벨 셀 메모리 소자는,
복수의 비트 라인 쌍들과 복수의 워드라인들에 각각 연결되는 복수의 멀티 레벨 셀들을 포함하는 메모리 셀 어레이; 상기 복수의 비트 라인 쌍들에 각각에 하나씩 대응되게 배치되고, 각각이 프로그램 동작시 대응하는 한 쌍의 비트라인들에 연결된 멀티 레벨 셀 등 중 하나에 프로그램될 데이터를 출력하고, 미리 설정된 두개 이상의 스위칭 수단들을 통해 프로그램 검증을 수행하는 페이지 버퍼 회로들; 및 상기 프로그램 동작을 제어하고, 프로그램 검증시 각각의 프로그램 검증 전압에 따라 상기 페이지 버퍼 회로의 스위칭 수단들의 동작을 제어하여 프로그램 검증을 제어하는 제어부를 포함한다.
상기 페이지 버퍼 회로들은 각각, 프로그램을 위해 선택되는 상기 비트라인 에 연결된 센싱노드와, 외부와의 데이터 입출력을 위한 데이터 입출력 노드간에 연결되어 프로그램할 데이터를 임시 저장하는 제 1 래치; 상기 센싱 노드에 연결되어 프로그램 검증 또는 상기 선택된 멀티 레벨 셀로부터의 데이터 독출을 수행하는 제 2 래치; 상기 제 1 래치와 상기 센싱노드 사이에 연결되어 프로그램 동작시 상기 제 1 래치에 임시 저장된 데이터를 상기 센싱노드를 통해 비트라인으로 전송하는 제 1 스위칭 수단; 상기 제 2 래치의 제 1 노드와 상기 센싱노드 사이에 연결되어 제 1 데이터 변경 프로그램 동작을 검증하기 위한 제 2 스위칭 수단; 및 상기 제 2 래치의 제 2 노드와 상기 센싱노드 사이에 연결되어 제 2 데이터 변경 프로그램 동작을 검증하기 위한 제 3 스위칭 수단을 포함한다.
상기 페이지 버퍼 회로는, 프로그램 또는 데이터 독출 동작시에 선택되는 비트라인과 상기 센싱라인을 연결하기 위한 비트라인 선택부를 더 포함한다.
제 1 데이터 변경 프로그램 동작은, '1' 데이터가 '0' 데이터로 변경되는 프로그램 동작이고, 제 2 데이터 변경 프로그램 동작은, 상기 제 1 데이터 변경 프로그램 동작을 제외한 데이터 변경 프로그램 동작인 것을 특징으로 한다.
제 1 데이터 변경 프로그램 동작은, '0' 데이터가 '1' 데이터로 변경되는 프로그램 동작이고, 제 2 데이터 변경 프로그램 동작은, 상기 제 1 데이터 변경 프로그램 동작을 제외한 데이터 변경 프로그램 동작인 것을 특징으로 한다.
상기 제1 데이터 변경 프로그램 동작의 검증을 위한 검증 전압과, 상기 제2 데이터 변경 프로그램 동작의 검증을 위한 검증전압에 따라 상기 제2 또는 제3 스위칭 수단이 동작하도록 미리 설정되는 것을 특징으로 한다.
상기 각각의 검증전압에 따라 동작하는 상기 제2 또는 제3 스위칭 수단의 정보는 상기 제어부에 별도로 포함되는 저장수단에 저장되는 것을 특징으로 한다.
본 발명의 특징에 따른 메모리 소자의 프로그램 검증 방법은,
멀티 레벨 메모리 셀에 데이터 프로그램, 검증 및 독출을 수행하기 위한 페이지 버퍼 회로를 포함하는 메모리 소자의 프로그램 검증 방법에 있어서, 상기 멀티 레벨 메모리 셀에 프로그램을 위한 데이터를 상기 페이지 버퍼에 포함된 제 1 래치회로에 저장하고, 상기 프로그램의 검증을 위해 설정된 기준 데이터를 상기 페이지 버퍼의 프로그램 검증을 위한 제 2 래치회로에 저장하는 단계; 상기 제 1 래치회로에 저장된 데이터를 상기 멀티 레벨 메모리 셀에 프로그램하는 단계; 및 상기 프로그램된 데이터에 대한 검증을 위해 설정되는 검증전압에 따라 상기 제 2 래치 회로의 제 1 노드 또는 제 2 노드를 통한 검증을 수행하는 단계를 포함한다.
상기 프로그램을 수행하기 전에, 상기 메모리 소자에 상기 프로그램된 멀티 레벨 메모리 셀의 문턱전압 분포에 따라 설정되는 각각의 검증전압에 따라 각각 상기 제 2 래치회로의 제1 노드 또는 제 2 노드 중 어느 노드를 통해 검증을 수행하는지에 대한 정보를 미리 저장하는 단계를 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 페이지 버퍼, 이를 구비하는 메모리 소자 및 그 동작 방은 멀티 레벨 셀들의 프로그램, 검증 및 독출을 수행하는데 있어서, 에러 율을 최소화하기 위해 적용하는 그레이 코드 방식을 이용하면서 프로그램시 셀 문턱전압의 이동을 최소화 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 2d는 본 발명의 실시 예에 따른 4비트 MLC의 프로그램 동작 과정에 따른 셀 문턱전압 분포도의 변화를 나타낸 도면이다.
좀더 자세히, 도 2a는 4비트 중 첫 번째 비트(Lower)의 프로그램에 의한 셀 문턱전압 분포의 이동을 나타내고, 2b는 4비트 중 두 번째 비트(Upper)의 프로그램에 의한 셀 문턱전압 분포의 이동을 나타내고, 2c는 4비트 중 세 번째 비트(Higher)의 프로그램에 의한 셀 문턱전압 분포의 이동을 나타내며, 4d는 4비트 중 마지막 네 번째 비트(Top)의 프로그램에 의한 셀 문턱전압 분포의 이동을 나타낸 도면이다.
도 2a를 참조하면, 첫 번째 비트(Lower)의 프로그램에 의해 셀의 문턱전압 분포가 이동되는 상태를 나타낸다. 먼저 소거된 셀의 상태에서 하위 프로그램을 수행하면, 소거셀에 대하여 프로그램을 수행하지 않아 그대로 소거 셀 상태로 유지되는
Figure 112007073233885-pat00001
단계와, 소거셀의 '1'인 하위(Lower) 비트가 '0'이 되어 셀의 문턱전압이 변경되는 경우
Figure 112007073233885-pat00002
단계로 구분된다. 상기 첫 번째 비트(Lower)의 프로그램에 대한 검증은 검증전압(
Figure 112007073233885-pat00003
)에 의해 수행하고, 독출전압(
Figure 112007073233885-pat00004
)으로 데이터를 독출 한다.
그리고 도2b와 같이 두 번째 비트(Upper)의 프로그램을 수행하면 4가지 문턱전압 분포로 나타난다. 먼저, 두 번째 비트(Upper)의 프로그램을 수행하기 전에 두 번째 비트를 '1'로 가정하여 프로그램을 수행하도록 한다. 상기 2a의
Figure 112007073233885-pat00005
단계의 경우의 소거셀이 다시 그대로 유지되는
Figure 112007073233885-pat00006
단계와,
Figure 112007073233885-pat00007
단계의 소거셀이 프로그램되어 두 번째 비트(Upper)가 '1'데이터 상태에서 '0' 데이터 상태로 변경되는
Figure 112007073233885-pat00008
단계가 있다. 그리고 2a의
Figure 112007073233885-pat00009
단계의 셀들의 두 번째 비트가 '1'데이터 상태에서 '0' 데이터 상태로 변경되는
Figure 112007073233885-pat00010
단계와,
Figure 112007073233885-pat00011
단계에 의해 변경되었던 두번째 비트의 '0' 데이터가 다시 '1' 데이터로 변경되는
Figure 112007073233885-pat00012
단계로 구분된다. 각각 단계(
Figure 112007073233885-pat00013
,
Figure 112007073233885-pat00014
,
Figure 112007073233885-pat00015
및
Figure 112007073233885-pat00016
)들은 앞선 데이터의 상태에서 하나의 비트만이 변경되는 그레이 코드 방식에 의해 프로그램된다. 그러나 '1'데이터가 '0'데이터로 변경되는 단계(
Figure 112007073233885-pat00017
,
Figure 112007073233885-pat00018
)뿐만 아니라, '0'데이터가 '1'데이터로 변경되는 단계(
Figure 112007073233885-pat00019
)도 있다.
즉,
Figure 112007073233885-pat00020
및
Figure 112007073233885-pat00021
단계의 경우는 두 번째 비트(Upper)가 '1'데이터에서 '0'데이터로 변경되는 경우이지만,
Figure 112007073233885-pat00022
단계의 경우는 두 번째 비트(Upper) '0'데이터에서 '1'데이터로 변경된다.
상기 각각의 셀의 데이터를 독출 또는 검증하기 위해서는 상기 도2a의 경우와는 다른 전압을 이용한다. 즉, [01]의 데이터 상태를 나타내는 셀 문턱전압 분포에 포함되는 셀들에 대해서는 검증전압(
Figure 112007073233885-pat00023
)을 적용한다. 그리고 데이터 독출시에는 독출전압(
Figure 112007073233885-pat00024
)을 적용한다. 그리고 [00]의 데이터 상태를 나타내는 셀 문턱전압 분포에 포함되는 셀들에 대해서는 검증전압(
Figure 112007073233885-pat00025
)을 적용한다. 그리고 독출전압(
Figure 112007073233885-pat00026
)을 적용한다. 또 [10]의 데이터 상태를 나타내는 셀 문턱전압 분포에 포함 되는 셀들에 대해서는 검증전압(
Figure 112007073233885-pat00027
)을 적용한다. 그리고 데이터 독출 시에는 독출전압(
Figure 112007073233885-pat00028
)을 적용한다.
세 번째 비트(Higher)의 프로그램에 의한 셀 문턱전압 분포는 도 2c에 나타난 바와 같이 8 개의 문턱전압 분포를 갖도록 이동한다. 세 번째 비트(Higher)의 프로그램을 시작할 때, 세 번째 비트(Higher)의 데이터는 모두 '1'로 가정한다. 소거 셀(
Figure 112007073233885-pat00029
)인 [111] 데이터 상태에서 그대로 유지되는
Figure 112007073233885-pat00030
단계와, 소거셀(
Figure 112007073233885-pat00031
)을 프로그램하여 [111]의 데이터 상태를 [011]로 변경되도록 문턱전압을 변경시키는
Figure 112007073233885-pat00032
단계가 있다. 그리고 상기 도 2b의
Figure 112007073233885-pat00033
의 단계에 의해 프로그램된 셀 문턱전압 분포를 갖는 셀들을 프로그램을 수행하여 [001]의 데이터 상태를 나타내도록 하는
Figure 112007073233885-pat00034
단계와, [101]의 데이터 상태로 문턱전압을 변경하도록 프로그램하는
Figure 112007073233885-pat00035
단계가 있다.
도 2b의
Figure 112007073233885-pat00036
단계에 의해 프로그램된 셀 문턱전압 분포를 갖는 셀들에 대해 프로그램을 수행하면 [100]의 데이터 상태가 되는
Figure 112007073233885-pat00037
단계와, [100]의 데이터 상태에서 [000]의 데이터 상태로 문턱전압이 변경되게 프로그램하는
Figure 112007073233885-pat00038
단계가 있다.
그리고 마지막으로 도 2b의
Figure 112007073233885-pat00039
단계에 의해 프로그램된 셀 문턱전압 분포를 갖는 셀들에 대해 프로그램을 수행하면, [010]의 데이터 상태가 되는
Figure 112007073233885-pat00040
단계와, [010]의 데이터 상태에서 [110]의 데이터 상태로 문턱전압이 변경되게 프로그램하는
Figure 112007073233885-pat00041
단계가 있다.
상술한 도 2c의 각각의 셀 문턱전압 분포을 갖는 셀들은 도 2b의 셀 문턱전압 분포를 갖는 셀들과는 다른 검증 및 독출 전압을 이용한다. 즉, [011]의 데이터 상태를 나타내는 셀들은 검증전압(
Figure 112007073233885-pat00042
)과 독출전압(
Figure 112007073233885-pat00043
)을 적용하고, [001]의 데이 터 상태를 나타내는 셀들은 검증전압(
Figure 112007073233885-pat00044
)과 독출전압(
Figure 112007073233885-pat00045
)을 적용한다.
또한 [101]의 데이터 상태를 나타내는 셀들은 검증전압(
Figure 112007073233885-pat00046
)과 독출전압(
Figure 112007073233885-pat00047
)을 적용하고, [100]의 데이터 상태를 나타내는 셀들은 검증전압(
Figure 112007073233885-pat00048
)과 독출전압(
Figure 112007073233885-pat00049
)을 적용하며, [000]의 데이터 상태를 나타내는 셀들은 검증전압(
Figure 112007073233885-pat00050
) 및 독출전압(
Figure 112007073233885-pat00051
)을 적용한다. 그리고 [010]의 데이터 상태를 나타내는 셀들은 검증전압(
Figure 112007073233885-pat00052
) 및 독출전압(
Figure 112007073233885-pat00053
)을 적용하고, [110]의 데이터 상태를 나타내는 셀들은 검증전압(
Figure 112007073233885-pat00054
) 및 독출전압(
Figure 112007073233885-pat00055
)을 적용한다.
도 2d는 네 번째 비트(Top)까지의 프로그램이 완료된 상태의 셀 문턱전압 분포의 이동을 나타낸 것으로, 16개의 셀 문턱전압 분포로 나뉜다. 프로그램을 시작할 때 네 번째 비트(Top)는 모두 '1' 데이터를 갖는다고 가정하고 프로그램이 수행된다. 그리고 프로그램 과정은 소거셀의 상태(
Figure 112007073233885-pat00056
)에서 프로그램을 통해 [0111]의 데이터 상태로 변경되는 B단계와, 도 2c의
Figure 112007073233885-pat00057
단계에 의해 프로그램된 셀들을 프로그램하여 [0011]의 데이터 상태로 변경하는 C단계와, [1011]의 데이터 상태로 변경하는 D단계로 나뉜다. 또한 도 2c의
Figure 112007073233885-pat00058
단계에 의해 프로그램된 셀들을 프로그램하여 [1001]의 데이터 상태로 변경하는 E 단계와, [0001]로 변경하는 F단계로 나뉘고, 도 2c의
Figure 112007073233885-pat00059
단계에 의해 프로그램된 셀들을 프로그램하여 [0101]의 데이터 상태로 변경하는 G단계와, [1101]의 데이터로 변경하는 H단계로 나뉜다. 또, 도 2c의
Figure 112007073233885-pat00060
단계에 의해 프로그램된 셀들을 프로그램하여 [1100]의 데이터 상태로 변경하는 I단계와, [0100]의 데이터 상태로 변경하는 J단계로 나뉜다. 그리고 도 2c의
Figure 112007073233885-pat00061
단계에 의해 프로그램된 셀들을 프로그램하여 [0000]의 데이터 상태로 변경하는 K단계와, [1000]의 데이터 상태로 변경하는 L단계로 나뉘고, 도 2c의
Figure 112007073233885-pat00062
단계에 의해 프로그램된 셀들을 프로그램하여 [1010]의 데이터 상태로 변경하는 M단계와, [0010]의 데이터 상태로 변경하는 N단계로 나뉜다. 마지막으로 도 2c
Figure 112007073233885-pat00063
단계에 의해 프로그램된 셀들을 프로그램하여 [0110]의 데이터 상태로 변경하는 O단계와, [1110]의 데이터 상태로 변경하는 P단계로 나뉜다.
상기와 같이 16개의 셀 문턱전압 분포로 프로그램된 각각의 셀 프로그램 상태는 앞서 언급한 도 2a 내지 도 2c 와 또 다른 검증 전압과 독출 전압을 적용한다. 즉, [0111]의 데이터 상태를 나타내는 셀 문턱전압 분포를 갖는 셀들은 검증전압(PV1)과 독출전압(R1)을 적용하고, [0011]의 데이터 상태를 나타내는 셀 문턱전압 분포를 갖는 셀들은 검증전압(PV2) 및 독출전압(R2)을 적용한다. 이와 같이 다른 셀 문턱전압 분포에 대해서도 도 2의 (d)에 나타난 바와 같이 검증전압(PV3 내지 PV15)과, 독출전압(R3 내지 R15)이 각각 적용된다.
이상에서 설명한 바와 같이, 4비트의 데이터를 저장할 수 있는 MLC는 최종적으로 16개의 셀 문턱전압 분포로 나뉘며, 4비트의 데이터를 프로그램하는 단계 별로 검증전압과 독출 전압이 변경된다. 따라서 검증 또는 독출을 위해서는 메모리 셀이 어느 단계까지 프로그램이 되어 있는지를 확인해야 한다. 이를 위해 플래그 셀을 구비하여 프로그램 진행 단계를 판단하여 검증전압과 독출전압을 달리 적용할 수 있도록 한다.
상술한 본 발명의 실시 예에 따른 4비트의 데이터를 저장할 수 있는 MLC의 경우는 두 번째 비트(Upper)의 프로그램, 세 번째 비트(Higher)의 프로그램 및 네 번째 비트(Top)의 프로그램 여부를 각각 나타내기 위해 3 개의 플래그 셀이 필요하다. 이때 각각의 플래그 셀은 SLC(Single Level Cell)로 구성된다.
따라서 2번째 비트(Lower)부터 네 번째 비트(Top)의 세 개의 플래그 셀이 각각 [111]의 이면 첫 번째 비트(Lower)에 대한 프로그램이 된 상태임을 나타내고, [011]의 상태이면 두 번째 비트(Upper)까지 프로그램된 상태이고, [001]이면 세 번째 비트(Higher)까지 프로그램된 셀이며, [000] 이면 네 번째 비트(Top)까지 프로그램된 페이지임을 나타낸다. 또한 플래그 셀이 개수는 저장할 수 있는 비트가 증가하면 함께 증가한다. 따라서 플래그 셀의 개수를 줄이기 위해 2비트 MLC를 이용하는 방식을 선택할 수도 있다.
상기한 셀 문턱전압 분포로 구분되는 4비트의 데이터를 저장할 수 있는 본 발명의 실시 예에 따른 MLC 메모리 소자의 구조 및 동작을 좀 더 자세히 설명하면 다음과 같다.
도 3a 는 본 발명의 실시 예에 따른 MLC 메모리 소자의 구조를 나타낸 블록도이다.
도 3a를 참조하면, 본 발명의 실시 예에 따른 MLC 메모리 소자(300)는 데이터 저장을 위한 다수의 메모리 셀이 비트라인(BL)과 워드라인(WL)으로 구성되는 메모리 셀 어레이(310)와, 상기 메모리 셀 어레이(310)의 한쌍의 비트라인에 각각 연결되어 데이터를 프로그램하고, 독출하는 복수개의 페이지 버퍼 회로를 포함하는 페이지 버퍼부(320)와, 입력 어드레스에 따라 상기 메모리 셀 어레이(310)의 워드라인을 선택하는 X 디코더(330)와, 입력 어드레스에 따라 페이지 버퍼부(320)를 선 택하는 Y 디코더(340)와, 상기 Y 디코더(340)를 통해 입출력되는 데이터를 외부로 입출력하는 IO 제어부(350) 및 상기 메모리 셀 어레이(310)와, 페이지 버퍼부(320)와, X 디코더(330)와, Y 디코더(340)와, IO 제어부(350)를 제어하는 제어부(360)를 포함한다. 또한, 상기 제어부(360)는 상기 MLC 메모리 소자의 동작을 제어하기 위한 제어 알고리즘과, 제어정보 등을 저장하는 저장수단(361)를 포함하고 있다. 도 3a는 본 발명의 실시 예에 따른 4비트 데이터를 저장할 수 있는 MLC 메모리 소자의 일부 구성만을 도시한 도면이다.
4비트의 데이터를 저장하는 MLC로 구성되는 워드라인은 논리적으로 4 개의 페이지로 구성된다고 정의할 수 있다. 일반적으로 MLC의 프로그램은 페이지 단위로 수행된다.
메모리 셀 어레이(310)는 4비트의 데이터를 저장하는 다수의 메모리 셀들로 구성되는 메인 셀부(311)와, 메인셀부(311)의 페이지 별로 프로그램된 상태를 나타낼 수 있도록 하는 하나 이상의 플래그 셀을 포함하는 플래그 셀부(312)를 포함한다. 상기 플래그 셀은 페이지에 대하여 별도로 각각 구성되며, 본 발명의 실시 예와 같이 4비트의 데이터를 저장할 수 있는 메인 셀을 포함하는 경우, 4개의 페이지에 대한 프로그램 상태를 나타내기 위해 앞서 도 2a 내지 도 2d에 대한 설명에서 언급한 바와 같이 2번째 비트(Upper)까지의 프로그램 정보를 나타내는 플래그 셀과, 3번째 비트(Higher)까지의 프로그램 정보를 나타내는 플래그 셀과, 4번째 비트(Top)까지의 프로그램 정보를 나타내는 플래그 셀로 3개의 프로그램 셀이 각각의 페이지에 대하여 할당되며 싱글 레벨 셀들로 이용한다.
상기 플래그 셀은 리페어나 에러 처리가 불가능하다. 따라서 페이지 버퍼를 8단으로 레이 아웃한 경우, 플래그 셀을 8단에 1개씩 두어, 총 8IO~32IO까지 둘 수 있도록 한다. 그리고 8단의 페이지 버퍼에서 첫 번째 페이지 버퍼를 제외한 나머지 페이지 버퍼들 중 3개만을 선택하여 플래그 셀로 동작할 수 있도록 한다.
페이지 버퍼부(320)는 상기 메모리 셀 어레이(310)를 구성하고 있는 다수의 비트라인들 중 한 쌍의 비트라인과 연결되어, 선택된 비트라인의 메모리 셀에 대해 프로그램, 검증 및 독출 동작을 수행하는 페이지 버퍼 회로를 복수개 포함한다.
이를 좀 더 자세히 설명하면 다음과 같다.
도 3b는 도 3a의 페이지 버퍼부의 페이지 버퍼 회로의 상세 회로도이다.
도 3b를 참조하면, 페이지 버퍼 회로는 한 쌍의 비트 라인(BLe, BLo) 중 어느 하나의 비트라인을 선택하기 위한 비트라인 선택부(321)와, 메모리 셀에 대한 데이터의 프로그램, 검증 또는 독출을 위한 제 1 및 제 2 래치부(322, 323)를 포함하고 프리차지를 위한 제 1 PMOS 트랜지스터(P1)를 포함한다. 그리고 페이지 버퍼 회로는 Y 디코더(340)를 통해 데이터를 입출력한다.
비트라인 선택부(321)는 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)를 포함하고, 제 1 래치부(322)는 제 5 내지 제 8 NMOS 트랜지스터(N4 내지 N9)와, 제 1 및 제 2 인버터(IN1 및 IN2)를 포함하며, 제 2 래치부(323)는 제 10 내지 제 14 NMOS 트랜지스터(N10 내지 N14)와, 제 3 및 제 4 인버터(IN3 및 IN4)를 포함한다. 또한 상기 페이지 버퍼 회로는 제 1 래치부(322)에 래치된 데이터를 Y 디코더(340)로 전송하기 위한 제 9 NMOS 트랜지스터(N9)를 더 포함한다.
비트라인 선택부(321)의 제 1 및 제 2 NMOS 트랜지스터(N1 및 N2)는 제 1 및 제 2 노드(1, 2) 사이에 직렬로 연결되고, 제 1 NMOS 트랜지스터(N1)의 게이트에는 이븐 비트라인 디스차지신호(Dische)가 입력되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 오드 비트라인 디스차지신호(Discho)가 입력된다.
제 3 NMOS 트랜지스터(N3)는 제 1 노드(1)와 센싱노드(SO) 사이에 연결되어 이븐 비트라인 선택 신호(BLe)에 의해 구동하고, 제 4 NMOS 트랜지스터(N4)는 제 2 노드(2)와 센싱노드(SO) 사이에 연결되어 오드 비트라인 선택 신호(BLo)에 의해 구동된다.
제 1 래치부(322)와 제 2 래치부(323)는 센싱노드(SO)에 연결되고, 제 1 PMOS 트랜지스터(P1)는 전원전압과 센싱노드(SO) 사이에 연결되어 프리차지 신호(PRECH_N)에 의해 동작한다.
제 1 래치부(322)의 제 5 NMOS 트랜지스터(N5)는 센싱노드(SO)와 QA 노드 사이에 연결되어 제 1 래치부(322)에 래치된 데이터를 센싱노드(SO)를 통해 비트라인 또는 제 2 래치부(323)를 통해 전송하기 위한 제어신호(TRANA)에 의해 동작한다.
QA 노드와 QAb 노드 사이에는 제 1 및 제 2 인버터(IN1 및 IN2)가 제 1 래치회로(L1)로서 연결된다. 제 6 NMOS 트랜지스터(N6)는 QAb 노드와 제 4 노드(4) 사이에 연결되어 제 1 래치부(322)의 데이터를 독출하기 위한 제어신호(READA)에 의해 동작되고, 제 7 NMOS 트랜지스터(N7)는 QA 노드와 제 4 노드(4) 사이에 연결되어 상기 독출을 위한 제어신호(READA)의 반전신호(READA_N)에 의해 동작한다.
그리고 제 8 NMOS 트랜지스터(N8)는 제 4 노드(4)와 접지전압 사이에 연결되 며 센싱노드(SO)의 전압레벨에 따라 구동한다. 그리고 앞서 언급한 바와 같이 제 9 NMOS 트랜지스터(N9)는 QA 노드와 제 5 노드(5)의 사이에 연결되어 제 1 래치부(322)에 래치된 데이터를 출력하는 제어신호(PBDO)에 의해 동작한다.
제 10 NMOS 트랜지스터(N10)는 센싱노드(SO)와 QB 노드 사이에 연결되며, 제 2 래치부(323)의 데이터를 센싱노드(SO)를 통해 비트라인 또는 제 1 래치부(322)로 전송하기 위한 제어신호(TRANB)에 의해 동작한다. 제 11 NMOS 트랜지스터(N11)는 QB 노드와 접지전압 사이에 연결되어 리셋신호(RESETB)에 의해 동작한다.
제 12 NMOS 트랜지스터(N12)는 센싱노드(SO)와 상기 제 10 NMOS 트랜지스터(N10)에 입력되는 제어신호(TRANB)의 반전신호(TRANB_N)에 의해 동작한다. 상기 제 10 NMOS 트랜지스터(N10)와 제 12 NMOS 트랜지스터(N12)를 이용하여 프로그램 검증을 수행함으로써 '1' 데이터가 '0' 데이터로 변경되는 경우와, '0' 데이터가 '1' 데이터로 변경되도록 프로그램하는 것이 가능해진다.
이에 대해서는 검증을 수행하는 검증전압에 따라 제 10 또는 제 12 NMOS 트랜지스터(N10 또는 N12)를 구분하여 턴 온 시킴으로써 '1'데이터가 '0'데이터로 또는 '0' 데이터가 '1'데이터로 변경되도록 한다. 또한 프로그램을 통해 '1' 데이터가 '1'을 유지하고 셀 문턱전압 분포의 폭이 좁아지는 경우도 구분한다.
본 발명의 실시 예에서는 '1' 데이터를 '0'데이터로 프로그램하는 경우 제 12 NMOS 트랜지스터(N12)를 턴 온 시키고, '0' 데이터를 '1' 데이터로 프로그램하는 경우와, 셀 문턱전압 분포의 폭이 좁아지면서 '1' 데이터가 '1' 데이터로 유지되는 경우는 제 10 NMOS 트랜지스터(N10)를 턴 온 시킨다. 이에 대한 자세한 동작 설명은 이후의 프로그램 방법을 자세히 설명하는 과정에서 설명하기로 한다.
제 3 및 제 4 인버터(IN3, IN4)는 QB 노드와 QBb 노드 사이에 제 2 래치회로(L2)로 연결된다.
제 13 및 제 14 NMOS 트랜지스터(N13, N14)는 QBb 노드와 접지전압 사이에 직렬로 연결되며, 제 13 NMOS 트랜지스터(N13)는 센싱노드(SO)의 전압 레벨에 따라 동작하고, 제 14 NMOS 트랜지스터(N14)는 제 2 래치부(323)의 독출 제어신호(READB)에 의해 동작한다.
제 15 NMOS 트랜지스터(N15)는 QB 노드와 제 5 노드(5) 사이에 연결되어 데이터 입력 제어신호(nDI)에 의해 동작하고, 제 16 및 제 17 NMOS 트랜지스터(N16, N17)는 QBb 노드와 데이터 라인(DL) 사이에 직렬로 연결되며, 제 16 및 제 17 NMOS 트랜지스터(N16, N17)의 접점이 제 5 노드(5)와 연결된다. 그리고 제 16 NMOS 트랜지스터(N16)는 데이터 입력 제어신호(DI)에 의해 동작하고, 제 17 NMOS 트랜지스터(N17)는 입력 어드레스에 의한 제어신호(YADRV)에 의해 동작한다.
페이지 버퍼 회로의 제 1 래치부(322)는 일반적으로 데이터 프로그램과, 검증을 위해 동작하고, 제 2 래치부(323)는 데이터 입력, 데이터 검증을 위해 동작한다.
따라서 데이터를 제 2 래치부(323)로 로딩하여 제 1 래치부(322)로 전달한 후, 프로그램을 수행하는 것이 일반적이다.
상술한 페이지 버퍼 회로를 참조하여 본 발명의 실시 예에 따른 4비트 MLC 메모리 소자의 독출 동작을 설명하면 다음과 같다.
도 4a 내지 도 4d 는 본 발명의 실시 예에 따른 MLC 메모리 소자의 독출 동작의 순서도이다.
좀 더 자세히, 도 4a는 첫 번째 비트(Lower)의 독출 동작 순서도이고, 도 4b는 두 번째 비트(Upper)의 독출 동작 순서도이며, 도 4c는 세 번째 비트(Higher)의 독출 동작 순서도이고, 도 4d는 네 번째 비트(Top)의 독출 동작 순서도이다. 그리고 설명을 하는데 있어서 상기 도 2를 참조하여 설명하기로 한다.
도 4a를 참조하면, 첫 번째 비트(Lower)의 독출을 위해 선택되는 워드라인에는 독(毒)출전압(
Figure 112007073233885-pat00064
)을 인가한다(S401). 플래그 셀을 센싱 하는데 본 발명이 실시 예에 따라 설정되는 세 개의 플래그 셀이 모두 프로그램되어 있지 않으면 독출전압(
Figure 112007073233885-pat00065
)에 의해 데이터가 독출된다(S402). 즉, 두 번째 비트(Upper)의 프로그램 여부를 나타내는 플래그 셀이 '1', 세 번째 비트(Higher)의 프로그램 여부를 나타내는 플래그 셀이 '1', 네 번째 비트(Top)의 프로그램 여부를 나타내는 플래그 셀이 '1'의 값으로 모두 소거된 상태이면, 단계 S401에 의해 설정되는 독출전압(
Figure 112007073233885-pat00066
)에 의해 데이터가 독출된다(S402).
그러나 플래그 셀이 두 번째 비트(Lower)에서 네 번째 비트(Top)의 프로그램 여부를 나타내는 플래그 셀이 순서대로 [011]로 프로그램되어 있다면, 그에 따른 독출 전압(
Figure 112007073233885-pat00067
)을 이용하여 독출을 수행하고(S403), 데이터를 출력한다(S404). 또한 플래그 셀이 [001]의 상태이면 독출전압(
Figure 112007073233885-pat00068
)을 이용하여 데이터를 독출하고(S405, S406), 플래그 셀이 [000]의 상태이면 독출전압(R8)을 이용하여 데이터를 독출 한다(S407).
이때 상기 단계 S401의 독출전압(
Figure 112007073233885-pat00069
)으로 동작을 시작하는 것은 플래그 셀을 읽기 위한 동작이므로 다른 독출전압(
Figure 112007073233885-pat00070
또는 R8)로 시작을 해도 무방하다. 그러나 상기 단계 S401에서 독출전압(
Figure 112007073233885-pat00071
)으로 동작을 시작하면, 플래그 셀을 읽으면서 동시에 첫 번째 비트(Lower)를 독출 할 수 있으므로 읽기 동작을 1회 줄일 수 있다.
다음의 표 1은 첫 번째 비트(Lower)의 독출에 대한 페이지 버퍼의 노드 상태를 나타낸 표이다.
Figure 112007073233885-pat00072
표 1에서 나타난 바와 같이 먼저 제 2 래치부(323)의 QB 노드를 세팅하면(High??Set QB), 센싱 노드는
Figure 112007073233885-pat00073
와
Figure 112007073233885-pat00074
의 경우 모두 '1'의 하이 레벨이고, QB 노드도
Figure 112007073233885-pat00075
와
Figure 112007073233885-pat00076
의 모든 경우 '1'의 하이 레벨로 세팅된다. 이를 위해 제 1 PMOS 트랜지스터(P1)를 턴 온 시켜 센싱 프리차지시키고, 제 14 NMOS 트랜지스터(N14)를 턴 온 시켜, QBb 노드를 '0'으로 만들어 QB노드를 '1'로 만든다.
그리고 다음으로 제 1 래치부(322)의 QA 노드를 리셋 하여 QA 노드를 '0' 값으로 만든다. 이때도 센싱노드는 프리차지시킨 상태에서 제 7 NMOS 트랜지스터(N7)를 턴 온 시켜 QA 노드를 '0'으로 만든다.
그리고 독출전압(
Figure 112007073233885-pat00077
)을 이용하여 선택된 메모리 셀에 데이터를 반전하여 QB 노드에 독출 한다. 독출에 따라
Figure 112007073233885-pat00078
의 경우는 비트라인이 '0'의 로우 레벨이 되고,
Figure 112007073233885-pat00079
의 경우는 비트라인이 '1'의 하이 레벨이 된다. 그리고 QB 노드는 비트라인과 반대로 반전되어
Figure 112007073233885-pat00080
경우에 '1', B 경우에 '0'으로 독출 된다(Inverse
Figure 112007073233885-pat00081
to QB).
독출된 데이터는 출력하기 위하여 QB 노드에서 QA 노드로 전송되고(Data transfer QB to QA), QA 노드의 데이터는 출력되고, QB 노드에 독출된 데이터는 그대로 저장되고, Y 디코더(340)를 통해 출력된다(Data out from QA & Cache read to QB). 이때 캐쉬 리드(Cache read)는 데이터가 출력되는 동안 다른쪽 래치(QB 노드)를 통해 데이터를 독출하는 동작이 가능함을 나타낸다. 캐쉬 리드 동작은 일반적인 기술이며, 본 발명의 실시 예를 설명하는데 반드시 필요한 기술이 아니므로 자세히 설명하지 않기로 한다.
다음의 표 2는 두 번째 비트(Upper)까지 프로그램된 경우 첫 번째 비트(Lower)의 독출에 대한 페이지 버퍼의 노드 상태를 나타낸 표이다.
Figure 112007073233885-pat00082
다음의 표 3은 세 번째 비트(Higher)까지 프로그램된 경우 첫 번째 비트(Lower)의 독출에 대한 페이지 버퍼의 노드 상태를 나타낸 표이다.
Figure 112007073233885-pat00083
마지막으로 다음의 표 4는 네 번째 비트(Top)까지 프로그램된 경우 첫 번째 비트(Lower)의 독출에 대한 페이지 버퍼의 노드 상태를 나타낸 표이다.
Figure 112007073233885-pat00084
상기 표 1 내지 표 4의 각각의 동작은 페이지 버퍼의 회로에 연결하여 상기 표 1에서 설명한 바와 같이 동작한다.
두 번째 비트(Upper)를 독출하기 위해서는 도 4b와 같이 동작한다.
도 4b를 참조하면, 독출전압(
Figure 112007073233885-pat00085
)에 의해 독출을 시도하고(S411), 이때 플래그 셀의 상태를 판단한다. 플래그 셀이 [111] 상태이면 두 번째 비트(Upper)까지의 프로그램은 되지 않은 상태이므로 '1'로 정해진 값이 바로 출력된다(S412). 그리고 플래그 셀이 [011] 이면, 독출전압(
Figure 112007073233885-pat00086
)으로 데이터를 독출하고(S413), 출력한다(S414). 이때도 상기 단계 S411에서 독출 전압(
Figure 112007073233885-pat00087
)로 설정하였기 때문에 플래그 셀을 독출 하는 동시에 두 번째 비트(Upper)의 독출 동작을 할 수 있어 한번의 독출 동작을 줄일 수 있다. 이때의 페이지 버퍼의 각 노드는 다음과 같은 상태로 나타난다. 표 5는 두 번째 비트(Upper)까지 프로그램된 경우, 두 번째 비트(Upper)의 독출에 대한 페이지 버퍼의 노드 상태를 나타낸 표이다.
Figure 112007073233885-pat00088
그리고 플래그 셀이 [001]이면, 독출전압(
Figure 112007073233885-pat00089
,
Figure 112007073233885-pat00090
)에 의해 순차적으로 독출을 수행하여(S415 내지 S416), 두 번째 비트(Upper)의 데이터를 독출 하여 출력한다(S417). 또한 플래그 셀이 [000] 이면 독출전압(R4, R12)에 의해 순차적으로 독출을 수행하여(S418 내지 S419) 데이터를 출력한다(S420).
다음의 표 6은 세 번째 비트(Higher)까지 프로그램된 경우, 두 번째 비트(Upper)의 독출에 대한 페이지 버퍼의 노드 상태를 나타낸 표이고, 표 7은 네 번째 비트(Top)까지 프로그램된 경우, 두 번째 비트(Upper)의 독출에 대한 페이지 버퍼의 노드 상태를 나타낸 표이다.
Figure 112007073233885-pat00091
Figure 112007073233885-pat00092
세 번째 비트(Higher)의 독출은 도 4c와 같이 수행한다.
먼저 독출전압(
Figure 112007073233885-pat00093
)에 의해 독출을 수행하여(S421), 플래그 셀의 상태를 판단한다. 플래그 셀이 [111] 이며 '1'로 고정된 데이터를 그대로 출력하고(S422), 플래그 셀이 [011]인 경우도 '1'로 고정된 데이터를 출력한다(S423). 플래그 셀이 [001] 이면 독출전압(
Figure 112007073233885-pat00094
,
Figure 112007073233885-pat00095
,
Figure 112007073233885-pat00096
)에 따라 순차적으로 독출을 수행하여(S424 내지 S426), 데이터를 출력하고(S427), 플래그 셀이 [000] 이면 독출전압(R2, R6, R10, R14)에 따라 순차적으로 독출을 수행하여(S428 내지 S431), 독출된 데이터를 출력한다(S432).
표 8은 세 번째 비트(Higher)까지 프로그램된 경우, 세 번째 비트(Higher)의 독출에 대한 페이지 버퍼의 노드 상태를 나타낸 표이다.
Figure 112007073233885-pat00097
상기 단계 S421에서 독출 전압(
Figure 112007073233885-pat00098
)을 사용함으로 해서, 세 번째 비트(Higher)를 하는데 있어서 단계 S424 내지 S427로 하나의 독출 동작을 줄이는 효과가 있다.
표 9는 네 번째 비트(Top)까지 프로그램된 경우, 세 번째 비트(Higher)의 독출에 대한 페이지 버퍼의 노드 상태를 나타낸 표이다.
Figure 112007073233885-pat00099
마지막으로 네 번째 비트(Top)의 독출은 도 4d와 같이 수행된다.
독출전압(R1)에 의해 독출을 시도하여 플래그 셀을 확인한다(S441). 플래그 셀이 [111], [011], [001]의 상태이면 더 이상의 독출은 하지 않고 '1'로 고정된 데이터가 출력된다(S442 내지 S444).
플래그 셀이 [000] 상태이면 독출전압(R3, R5, R7, R9, R11, R13, R15)에 따라 순차적으로 독출을 수행하여(S445 내지 S451), 데이터를 출력한다(S452). 네 번째 비트(Top)의 독출 동작에서도 처음의 독출 전압(R1)을 이용함으로써 독출 횟수를 1회 줄일 수 있다.
표 10은 네 번째 비트(Top)까지 프로그램된 경우, 네 번째 비트(Top)의 독출에 대한 페이지 버퍼의 노드 상태를 나타낸 표이다.
Figure 112007073233885-pat00100
상기와 같이 데이터를 독출할 수 있는 본 발명의 실시 예에 따른 MLC 메모리 소자의 프로그램 방법을 자세히 설명하면 다음과 같다.
도 5a 내지 도 5c는 본 발명의 실시 예에 따른 MLC 메모리 소자의 프로그램 동작의 순서도이다. 좀더 자세히, 도 5a는 두 번째 비트(Upper)의 프로그램 동작 순서도이고, 도 5b는 세 번째 비트(Higher)의 프로그램 동작 순서도이며, 도 5c는 네 번째 비트(Top)의 프로그램 동작 순서도이다.
또한, 프로그램 동작을 설명하는데 있어서 상기 도 2의 셀 문턱전압 분포도와, 도 3b의 페이지 버퍼 회로의 회로도를 참고하여 설명하기로 한다.
본 발명의 실시 예에 따른 4비트의 데이터를 저장할 수 있는 MLC메모리 소자의 첫 번째 비트(Lower)의 프로그램은 다음의 표 11을 참조하여 설명할 수 있다.
Figure 112007073233885-pat00101
표 11을 참조하면, 먼저 데이터를 제 2 래치부(323)의 QB 로드로 로딩한다(Data Input to QB). 첫 번째 비트(Lower)의 데이터가 '1'이면 QB 노드는 하이 레벨(H)이 되고, '0'이면 로우 레벨(L)이 된다. 이때의 데이터 로딩은 Y 디코더(340)를 통해 데이터를 QB 노드로 로딩하는 것으로 도 3b의 제 11 NMOS 트랜지스터(N11)를 턴 온 하여 QB 노드를 로우 레벨로 만든다.
QB 노드에 로딩된 데이터는 QA 노드로 이동되고(Data Transfer form QB to QA), 이동된 데이터는 선택되는 메모리 셀에 프로그램된다(Program
Figure 112007073233885-pat00102
,
Figure 112007073233885-pat00103
). 상기의 프로그램 동작 이후에는 검증전압(
Figure 112007073233885-pat00104
)을 이용하여 검증을 한다(Verify
Figure 112007073233885-pat00105
(QBb flag; TRANB_N on)). 이때 '1' 데이터에서 '0' 데이터로 변경되는 프로그램 과정이므로, 제 12 NMOS트랜지스터(N12)를 턴 온하기 위한 제어신호(TRANB_N)가 인가된다.
첫 번째 비트(Lower)의 프로그램 이후에 수행하는 두 번째 비트(Upper)의 프로그램은 도 5a와 다음의 표 12와 같이 수행된다.
Figure 112007073233885-pat00106
도 5a 및 표12를 참조하면, 먼저 두 번째 비트(Upper)의 데이터를 QB 노드로 로딩한다(S501; Data Input to QB). 이때 첫 번째 비트(Lower)의 프로그램이 완료된 상태의 셀 문턱전압 분포(도2b)에서 두 번째 비트(Upper)는 프로그램 전에 모두 '1' 데이터를 가진다고 가정한다.
그리고 제 1 래치부(322)의 QA 노드로 선택된 메모리 셀의 첫 번째 비트(Lower)의 데이터를 독출전압(R1)을 이용하여 반전시켜 읽어온다(S502; Inverse R1 to QA READA_N on). 이후에는 프로그램을 수행한다(S503). 프로그램 이후에는 검증전압(
Figure 112007073233885-pat00107
,
Figure 112007073233885-pat00108
)으로 프로그램 검증을 한다(S504, S505).
이때, 검증전압(
Figure 112007073233885-pat00109
)으로 프로그램 검증을 하는 경우는, 제 12 NMOS 트랜지스터(N12)를 턴 온 시켜 프로그램검증을 한다. 그리고 검증전압(
Figure 112007073233885-pat00110
)으로 프로그램 검증을 하는 경우는, 제 10 NMOS 트랜지스터(N10)를 턴 온 시켜 프로그램 검증을 한다.
이를 좀더 자세히 설명하면, 앞서 언급했던 도 2b를 참조할 때 검증전압(
Figure 112007073233885-pat00111
)은 두 번째 비트(Upper)가 '1' 데이터인 상태에서 '0' 데이터로 변경되는 프로그램 동작을 검증하는 전압이므로 제 12 NMOS 트랜지스터(N12)를 턴 온 한다. 그리고 검증전압(
Figure 112007073233885-pat00112
)은 두 번째 비트가
Figure 112007073233885-pat00113
단계에 의해 프로그램되어 '0' 데이터의 상태로 변경된 상태에서 다시 '1' 데이터 상태로 변경되는 프로그램 동작을 검증하는 전압이므로 제 10 NMOS 트랜지스터(N10)를 턴 온 한다.
그리고, 검증전압 (
Figure 112007073233885-pat00114
)은 두 번째 비트(Upper)가 '1' 데이터 상태에서 '0' 데이터 상태로 변경되는 프로그램 동작을 검증하는 전압이므로 제12 NMOS 트랜지스터(N12)를 턴 온한다. 상기의 경우와 같이 '0'데이터에서 '1'데이터로 변경되는 프로그램의 과정은 검증과정에서 제 10 NMOS 트랜지스터(N10)를 턴 온 하고, '1'데이터에서 '0'데이터로 변경되는 프로그램 과정은 검증 과정에서 제 12 NMOS 트랜지스터(N12)를 턴 온 한다.
이때, 각각의 검증 전압에 따라 제 10 또는 제 12 NMOS 트랜지스터(N10 또는 N12) 중 어떤 트랜지스터를 턴 온 해야 하는지에 대한 정보는 제어부(360)의 저장수단(361)에 저장된다.
상기 단계 S502 내지 S505의 수행에 의해 도 2b의
Figure 112007073233885-pat00115
,
Figure 112007073233885-pat00116
단계의 프로그램을 수행하게 된다.
Figure 112007073233885-pat00117
단계의 경우는 도 3b의 제 12 NMOS 트랜지스터(N12)를 턴 온 시켜 QBb 노드가 하이 레벨일 때 비트라인을 프리차지시킨다. 비트라인이 프리차지 상태는 검증을 하는 상태를 나타내고, 비트라인이 프리차지되지 않은 상태는 셀의 상태와 무관하게 프로그램 검증에서 페일 상태로 남는다. 따라서
Figure 112007073233885-pat00118
단계의 경우로 프로그램을 수행하기 위해서 모든 비트라인이 프리차지될 때까지 계속하여 프로그램을 수행하게 된다. 이는
Figure 112007073233885-pat00119
단계의 경우도 마찬가지이며,
Figure 112007073233885-pat00120
단계의 경우는 제 10 NMOS 트랜지스터(N10)를 턴 온 시켜 QB 노드의 전압 레벨에 따라 비트라인을 프리차지시킬 수 있도록 한다.
상기 단계 S503 내지 S505를 수행하여 모든 비트라인이 프리차지되어 QA 노드가 하이 레벨인 '1'이 되면
Figure 112007073233885-pat00121
,
Figure 112007073233885-pat00122
단계에 대한 프로그램이 완료된다(S506).
이후, 다시 독출전압(R1)을 이용하여 메모리 셀의 데이터를 QA로 읽어온다(S507). 이때는 제 6 NMOS 트랜지스터(N6)를 이용하여 정상적으로 메모리 셀의 데이터를 독출 한다.
이후에 독출된 데이터에 따라 QA 노드가 설정된 상태에서 QB 노드의 데이터를 QA 노드로 전송하고(S508), 프로그램을 수행한다(S509).
프로그램이 수행된 이후에는 검증전압(
Figure 112007073233885-pat00123
)을 이용하여 프로그램 검증을 실시하고(S510), QA 노드가 모두 하이 레벨인 '1'이 되면 프로그램이 종료된다(S511). 이때
Figure 112007073233885-pat00124
와
Figure 112007073233885-pat00125
단계의 경우에 대한 프로그램이 실행된다.
두 번째 비트(Upper)까지의 프로그램이후에는 세 번째 비트(Higher)의 프로그램을 도 5b와, 다음의 표 13 및 표 14와 같이 수행한다. 세 번째 비트(Higher)의 프로그램도 시작시에 모든 세 번째 비트(Higher)가 '1' 데이터 상태라고 가정하고 시작한다.
Figure 112007073233885-pat00126
Figure 112007073233885-pat00127
상기 표 13 및 표 14와 도 5b를 참조하면, 먼저 세 번째 비트(Higher)로 프로그램될 데이터를 QB 노드로 로딩하고(S521), 선택된 메모리 셀의 데이터를 독출전압(R9)에 의해 반전하여 QA 노드로 읽어온다(S522).
상기 독출전압(R9)으로 메모리 셀의 데이터를 독출 함으로 인해 도 2의 (c)의 경우에서
Figure 112007073233885-pat00128
,
Figure 112007073233885-pat00129
단계에 대한 프로그램을 우선적으로 수행한다(S523). 프로그램 수행 이후에는 검증전압(
Figure 112007073233885-pat00130
,
Figure 112007073233885-pat00131
)에 의해 프로그램 검증을 한다(S525, S525). 검증전압(
Figure 112007073233885-pat00132
)에 의해 프로그램 검증을 할 때는 제 12 NMOS 트랜지스터(N12)를 턴 온 시켜 검증한다. 그리고 검증전압(
Figure 112007073233885-pat00133
)에 의해 프로그램 검증을 할 때는 제 10 NMOS 트랜지스터(N10)를 턴 온 시켜 검증한다.
상기 프로그램 및 검증에 의해 모든 QA 노드가 '1'이 되면
Figure 112007073233885-pat00134
,
Figure 112007073233885-pat00135
에 대한 프로그램이 완료된다(S526).
이후에
Figure 112007073233885-pat00136
,
Figure 112007073233885-pat00137
단계에 대한 프로그램을 수행하기 위해 독출전압(R5)을 이용하여 메모리 셀이 데이터를 반전하여 QA 노드로 독출해 온다(S527). 그리고 다시 셀의 데이터를 독출전압(R9)에 의해 QA 노드 읽어온다(S528). 상기 단계 S527 및 S528의 동작에 의해
Figure 112007073233885-pat00138
의 경우에 해당하는 셀들만을 선택하여 프로그램이 되게 한다.
그리고 QA 노드의 데이터를 프로그램한 후, 검증전압(
Figure 112007073233885-pat00139
,
Figure 112007073233885-pat00140
)에 의해 검증을 수행하여
Figure 112007073233885-pat00141
,
Figure 112007073233885-pat00142
에 대한 프로그램을 한다(S529 내지 S531). 모든 QA 노드가 '1'의 데이터가 되면
Figure 112007073233885-pat00143
,
Figure 112007073233885-pat00144
에 대한 프로그램이 완료된 것으로 판단하고 다음의 데이터 프로그램을 실행한다(S532).
다음의 데이터로는 표 14에 나타난 바와 같이
Figure 112007073233885-pat00145
,
Figure 112007073233885-pat00146
에 대한 프로그램을 수행한다. 이를 위해 QA 노드에 메모리 셀의 데이터를 독출전압(R1)을 이용하여 반전하여 로딩하고, 다시 독출전압(R5)에 의해 메모리 셀의 데이터를 QA 노드로 로딩한다(S533, S534). 이는
Figure 112007073233885-pat00147
의 상태인 셀들을 선별하기 위함이다.
그리고 선별된 셀들에 대하여 프로그램을 수행하고 검증전압(
Figure 112007073233885-pat00148
,
Figure 112007073233885-pat00149
)을 이용한 검증을 수행하여
Figure 112007073233885-pat00150
,
Figure 112007073233885-pat00151
에 대한 프로그램을 완료한다(S534 내지 S537).
마지막으로
Figure 112007073233885-pat00152
,
Figure 112007073233885-pat00153
에 대한 프로그램을 수행하기 위해 독출전압(R1)을 이용하여 메모리 셀의 데이터를 QA 노드로 로딩하고(S538), QB에 로딩했던 데이터를 QA 노드로 전달하여 프로그램을 실행한다(S539, S540).
프로그램이 실행된 이후에는 검증전압(
Figure 112007073233885-pat00154
)을 이용하여 프로그램 여부를 검증하여
Figure 112007073233885-pat00155
,
Figure 112007073233885-pat00156
에 대한 프로그램을 마친다(S541 내지 S542).
상기의 세 번째 비트(Higher)의 프로그램에서는 검증전압(
Figure 112007073233885-pat00157
,
Figure 112007073233885-pat00158
,
Figure 112007073233885-pat00159
,
Figure 112007073233885-pat00160
)에서는 제 12 NMOS 트랜지스터(N12)를 턴 온 시키고, 독출전압(
Figure 112007073233885-pat00161
,
Figure 112007073233885-pat00162
,
Figure 112007073233885-pat00163
)에서는 제 10 NMOS 트랜지스터(N10)를 턴 온 시킨다. 이러한 독출전압에 따라 턴온 되는 트랜지스터의 정보는 앞서 언급한 바와 같이 제어부(360)의 저장수단(361)에 저장된다.
이상과 같이 세 번째 비트(Higher)에 대한 프로그램이 완료되면 마지막으로 네 번째 비트(Top)에 대한 프로그램이 실행된다.
네 번째 비트(Top)에 대한 프로그램 동작은 도 5c와 표 15 내지 표 18을 이용하여 확인할 수 있다. 이에 대한 동작은 앞서 언급한 첫 번째(Lower), 두 번째(Upper) 및 세 번째(Higher)와 마찬가지로 문턱전압이 높은 메모리 셀부터 차례로 프로그램을 수행하는 것이 동일하므로 설명을 생략하기로 한다.
이때 네 번째 비트(Top)의 프로그램에서는 검증전압(PV14, PV13, PV10, PV9, PV6, PV5, PV2, PV1)에서는 제 12 NMOS 트랜지스터(N12)를 턴 온 시키고, 독출전압(OV15, PV12, PV11, PV8, PV7, PV4, PV3)에서는 제 10 NMOS 트랜지스터(N10)를 턴 온 시킨다. 이러한 독출전압에 따라 턴온 되는 트랜지스터의 정보는 앞서 언급한 바와 같이 제어부(360)의 저장수단(361)에 저장된다.
Figure 112007073233885-pat00164
Figure 112007073233885-pat00165
Figure 112007073233885-pat00166
Figure 112007073233885-pat00167
도 6은 본 발명의 실시 예에 따른 검증 플래그를 사용한 프로그램 검증의 페이지 버퍼 신호 타이밍도이다.
특히 도 6은 상기 도 5b의 두 번째 비트(Upper)의 프로그램 시에 프로그램 검증 여부를 확인하기 위한 QB 의 상태에 따른 QA 노드의 변화를 나타낸 것이다.
도 6에 나타난 바와 같이, 프로그램이 완료되면 QB 노드의 전압 레벨에 따라 QA 노드가 '1'의 값으로 바뀌어 더 이상의 프로그램을 실행하지 않도록 하며, 모든 페이지 버퍼 회로들의 QA 노드가 '1'을 가지면 해당 프로그램 절차가 완료된 것으로 판단하여 다음의 동작을 시작할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 2비트 MLC의 셀 문턱전압 분포도이다.
도 2a 내지 2d는 본 발명의 실시 예에 따른 4비트 MLC의 프로그램 동작 과정에 따른 셀 문턱전압 분포도의 변화를 나타낸 도면이다.
도 3a 는 본 발명의 실시 예에 따른 MLC 메모리 소자의 구조를 나타낸 블록도이다.
도 3b는 도 3a의 페이지 버퍼부의 페이지 버퍼 회로의 상세 회로도이다.
도 4a 내지 도 4d 는 본 발명의 실시 예에 따른 MLC 메모리 소자의 독출 동작의 순서도이다.
도 5a 내지 도 5c는 본 발명의 실시 예에 따른 MLC 메모리 소자의 프로그램 동작의 순서도이다.
도 6은 본 발명의 실시 예에 따른 검증 플래그를 사용한 프로그램 검증의 페이지 버퍼 신호 타이밍도이다.
*도면의 주요 부분의 간단한 설명*
300 : MLC 메모리 소자 310 : 메모리 셀 어레이
311 : 메인 셀부 312 : 플래그셀부
320 : 페이지 버퍼부 321 : 비트라인 선택부
322 : 제 1 래치부 323 : 제 2 래치부
330 : X 디코더 340 : Y 디코더
350 : IO 제어부 360 : 제어부

Claims (14)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 복수의 비트 라인 쌍들과 복수의 워드라인들에 각각 연결되는 복수의 멀티 레벨 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 비트 라인 쌍들에 각각에 하나씩 대응되게 배치되고, 각각이 프로그램 동작시 대응하는 한 쌍의 비트라인들에 연결된 멀티 레벨 셀 등 중 하나에 프로그램될 데이터를 출력하고, 미리 설정된 두개 이상의 스위칭 수단들을 통해 프로그램 검증을 수행하는 페이지 버퍼 회로들; 및
    상기 프로그램 동작을 제어하고, 프로그램 검증시 각각의 프로그램 검증 전압에 따라 상기 페이지 버퍼 회로의 스위칭 수단들의 동작을 제어하여 프로그램 검증을 제어하는 제어부
    를 포함하는 멀티 레벨 셀 메모리 소자.
  7. 제 6항에 있어서,
    상기 페이지 버퍼 회로들은 각각,
    프로그램을 위해 선택되는 상기 비트라인에 연결된 센싱노드와, 외부와의 데이터 입출력을 위한 데이터 입출력 노드간에 연결되어 프로그램할 데이터를 임시 저장하는 제 1 래치;
    상기 센싱 노드에 연결되어 프로그램 검증 또는 상기 선택된 멀티 레벨 셀로 부터의 데이터 독출을 수행하는 제 2 래치;
    상기 제 1 래치와 상기 센싱노드 사이에 연결되어 프로그램 동작시 상기 제 1 래치에 임시 저장된 데이터를 상기 센싱노드를 통해 비트라인으로 전송하는 제 1 스위칭 수단;
    상기 제 2 래치의 제 1 노드와 상기 센싱노드 사이에 연결되어 제 1 데이터 변경 프로그램 동작을 검증하기 위한 제 2 스위칭 수단; 및
    상기 제 2 래치의 제 2 노드와 상기 센싱노드 사이에 연결되어 제 2 데이터 변경 프로그램 동작을 검증하기 위한 제 3 스위칭 수단;
    을 포함하는 멀티 레벨 셀 메모리 소자.
  8. 제7 항에 있어서,
    상기 페이지 버퍼 회로는,
    프로그램 또는 데이터 독출 동작시에 선택되는 비트라인과 상기 센싱노드을 연결하기 위한 비트라인 선택부를 더 포함하는 멀티 레벨 셀 메모리 소자.
  9. 제7 항에 있어서,
    제 1 데이터 변경 프로그램 동작은,
    '1' 데이터가 '0' 데이터로 변경되는 프로그램 동작이고,
    제 2 데이터 변경 프로그램 동작은,
    상기 제 1 데이터 변경 프로그램 동작을 제외한 데이터 변경 프로그램 동작 인 것을 특징으로 하는 멀티 레벨 셀 메모리 소자.
  10. 제7 항에 있어서,
    제 1 데이터 변경 프로그램 동작은,
    '0' 데이터가 '1' 데이터로 변경되는 프로그램 동작이고,
    제 2 데이터 변경 프로그램 동작은,
    상기 제 1 데이터 변경 프로그램 동작을 제외한 데이터 변경 프로그램 동작인 것을 특징으로 하는 멀티 레벨 셀 메모리 소자.
  11. 제7 항에 있어서,
    상기 제1 데이터 변경 프로그램 동작의 검증을 위한 검증 전압과, 상기 제2 데이터 변경 프로그램 동작의 검증을 위한 검증전압에 따라 상기 제2 또는 제3 스위칭 수단이 동작하도록 미리 설정되는 것을 특징으로 하는 멀티 레벨 셀 메모리 소자.
  12. 제11 항에 있어서,
    상기 각각의 검증전압에 따라 동작하는 상기 제2 또는 제3 스위칭 수단의 정보는 상기 제어부에 별도로 포함되는 저장수단에 저장되는 것을 특징으로 하는 멀티 레벨 셀 메모리 소자.
  13. 멀티 레벨 메모리 셀에 데이터 프로그램, 검증 및 독출을 수행하기 위한 페이지 버퍼 회로를 포함하는 메모리 소자의 프로그램 검증 방법에 있어서
    상기 멀티 레벨 메모리 셀에 프로그램을 위한 데이터를 상기 페이지 버퍼에 포함된 제 1 래치회로에 저장하고, 상기 프로그램의 검증을 위해 설정된 기준 데이터를 상기 페이지 버퍼의 프로그램 검증을 위한 제 2 래치회로에 저장하는 단계;
    상기 제 1 래치회로에 저장된 데이터를 상기 멀티 레벨 메모리 셀에 프로그램하는 단계; 및
    상기 프로그램된 데이터에 대한 검증을 위해 설정되는 검증전압에 따라 상기 제 2 래치 회로의 제 1 노드 또는 제 2 노드를 통한 검증을 수행하는 단계
    를 포함하는 메모리 소자의 프로그램 검증 방법.
  14. 제13 항에 있어서,
    상기 프로그램을 수행하기 전에,
    상기 메모리 소자에 상기 프로그램된 멀티 레벨 메모리 셀의 문턱전압 분포에 따라 설정되는 각각의 검증전압에 따라 각각 상기 제 2 래치회로의 제1 노드 또는 제 2 노드 중 어느 노드를 통해 검증을 수행하는지에 대한 정보를 미리 저장하는 단계를 포함하는 메모리 소자의 프로그램 검증 방법.
KR1020070102948A 2007-10-12 2007-10-12 페이지 버퍼, 이를 구비하는 메모리 소자 및 그 동작 방법 KR100923820B1 (ko)

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