TWI539458B

TWI539458B - 程式化半導體記憶裝置之方法

Info

Publication number: TWI539458B
Application number: TW100100182A
Authority: TW
Inventors: 林相吾; 朴鎮壽
Original assignee: 海力士半導體股份有限公司
Priority date: 2010-06-04
Filing date: 2011-01-04
Publication date: 2016-06-21
Also published as: CN102270508A; US20110299341A1; TW201145282A; KR20110133258A; CN102270508B; KR101139107B1; US8570801B2

Description

程式化半導體記憶裝置之方法

[相關申請案之對照參考資料]

本申請案根據U.S.C. 119(a)主張2010年6月4日在韓國智慧財產局所提出之韓國專利申請案第10-2010-0052886號之優先權，在此以參照的方式倂入其所述之全部。

本發明之實施例大體上係有關於一種程式化一半導體記憶裝置之方法。

半導體記憶體操作成為用以在其內儲存資料之儲存器，需要時從該等儲存器擷取資料。半導體記憶體通常分類成隨機存取記憶體(RAM)及唯讀記憶體(ROM)。當中止電源時，RAM無法保留它們的資料，其稱為揮發性記憶體。另一方面，即使未供給電源，可維持在ROM中曾儲存之資料而沒有損失，這樣的記憶體稱為非揮發性記憶體。

為了提高半導體記憶裝置之整合密度的目的，已提出可程式化至複數個臨界電壓位準之多層單元(multi-level cells,MLC)。相較下，一可程式化至單一臨界電壓位準之記憶單元稱為單一位準單元(single level cell,SLC)。

當在一MLC中之臨界電壓位準的數目增加時，擴大該半導體記憶裝置中之資料儲存容量。然而，即使要以一特定臨界電壓位準程式化複數個記憶單元，該等記憶單元之臨界電壓可能分佈在包含一臨界電壓範圍。此外，隨著該整合密度之增加，在一MLC半導體記憶裝置中臨界電壓之相鄰範圍彼此變得比較靠近。

由於在該半導體記憶裝置中之相鄰記憶單元的電容耦合效應，當程式化時，在這樣的MLC中會造成臨界電壓之不經意的變動。已提出處理這些重要事情的各種技術。

於是，本發明之示範性實施例係有教示一種能減少在一使用MLCs之半導體記憶裝置中之相鄰記憶單元間的干擾之程式化方法。

在一示範性實施例中，一種程式化一半導體記憶裝置之方法可能包括：依據目標程式電壓位準將記憶單元分組成記憶單元組；藉由連續施加對應於該等目標程式電壓位準之程式電壓至該等記憶單元組，以對該等記憶單元組執行一程式作業。

在另一示範性實施例中，一種程式化一半導體記憶裝置之方法(該半導體記憶裝置之記憶單元被程式化成具有第一至第三臨界電壓分佈中之一個)包括：施加一第一程式電壓，以程式化一第一記憶單元組，該第一記憶單元組之臨界電壓將被變換成該第一臨界電壓分佈；施加一第二程式電壓，以程式化一第二記憶單元組，該第二記憶單元組之臨界電壓將被變換成該第三臨界電壓分佈；以及依序該第一及第二記憶單元組之程式驗證。

在又一示範性實施例中，一種程式化一半導體記憶裝置之方法(該半導體記憶裝置之記憶單元被程式化成具有第一至第三臨界電壓分佈中之一個)包括：施加一第一程式電壓，以程式化一第一記憶單元組，該第一記憶單元組之臨界電壓將被變換成該第一臨界電壓分佈；施加一第二程式電壓，以程式化一第二記憶單元組，該第二記憶單元組之臨界電壓將被變換成該第二臨界電壓分佈；施加一第三程式電壓，以程式化一第三記憶單元組，該第三記憶單元組之臨界電壓將被變換成該第三臨界電壓分佈；以及依序該第一至第三記憶單元組之程式驗證。

依據本發明之示範性實施例，一種程式化一半導體記憶裝置之方法在程式化相鄰記憶單元時，可藉由依據要被程式化之臨界電壓的位準施加個別程式電壓至該等記憶單元組以減少不經意的臨界電壓變動之速率。

在此藉由參考剩餘的說明書及所附圖式可進一步了解本發明之特性及優點。

在所附圖式中經由範例而非限定來描述本發明，其中相似元件符號係提及相似元件。

以下，將參考顯示有一些示範性實施例的所附圖式來更完整地描述各種示範性實施例，然而，在此所揭露之特定結構及功能細節只是為了描述本發明之示範性實施例。

在此所使用之術語只是為了描述特定實施例及並不是意欲做為示範性實施例之限制。根據在此所使用，單數形式「一(a,an)」及「該(the)」亦意欲包括複數形式，除非上下文有其它清楚指示。將進一步了解到，當在此使用時，術語「包括(comprises,comprising,includes and/or including)」具體指定所陳述之特徵、整數、步驟、操作、元件及/或組件之存在，但是不排除一或多個其它特徵、整數、步驟、操作、元件、組件及/或其組合之存在或附加。

再者，將了解到，雖然術語「第一」、「第二」等可在此用以描述各種元件，但是這些元件應該不被這些術語所限制。這些術語只是用以區分元件彼此。例如，一第一元件可被稱為一第二元件，以及同樣地，一第二元件可被稱為一第一元件，而沒有脫離本發明之範圍。根據在此所使用，術語「及/或」包括相關所列項目中之一個或多個之任何及所有組合。並且，應該了解到，當提及一元件被「連接」或「耦接」至另一元件時，它可直接連接或耦接至另一元件或可能存在有介入元件。相較下，當提及一元件直接被「連接」或「耦接」至另一元件時，沒有介入元件之存在。應該以相似方式解釋用以描述元件間之關係的其它文字(例如，「在......之間」對「直接在......之間」、「相鄰」對「直接相鄰」等)。

為了更具體描述示範性實施例，以下將參考所附圖式來更詳細描述各種態樣。

第1圖綱要性地描述依據本發明之一實施例的一半導體記憶裝置。

參考第1圖，該半導體記憶裝置100包括一記憶單元陣列110、一頁面緩衝器組120、一X-解碼器130、一電壓供應電路140、一輸入/輸出邏輯電路150及一控制邏輯電路160。

該記憶單元陣列110包括複數個記憶塊。每一記憶塊BK包括複數個單元串。在每一單元串中，以串聯方式耦接複數個記憶單元。該等單元串分別耦接至它們的對應位元線BL。

在該記憶塊BK中所包含之單元串的記憶單元C0~C31係串接於一汲極選擇電晶體DST與一源極選擇電晶體SST之間。可程式化該等記憶單元C0~C31之臨界電壓成被包括在4個臨界電壓分佈中之一個。

該汲極選擇電晶體DST之汲極耦接至該位元線BL。該源極選擇電晶體SST之源極耦接至一共同源極線CSL。該汲極選擇電晶體DST之閘極耦接至一汲極選擇線DSL。該源極選擇電晶體SST之閘極耦接至一源極選擇線SSL。該等記憶單元C0~C31之閘極分別耦接至字元線WL0~WL31。

該頁面緩衝器組120包括耦接至該記憶單元陣列110之位元線BL的頁面緩衝器121。該頁面緩衝器121耦接至一條以上的位元線，以及被驅動以將資料寫入一被選記憶體單元或從一被選記憶單元讀取資料。

該輸入/輸出邏輯電路150操作以在該頁面緩衝器組120與一操作地與該半導體記憶裝置100連接之外部系統(未顯示)間做資料輸入/輸出。並且，該輸入/輸出邏輯電路150提供從一外部系統所輸入之指令、位址資訊等至該控制邏輯電路160。

該X-解碼器130使從該記憶單元陣列110之記憶塊BK之一個致能，以響應該控制邏輯電路160之一控制信號。為此，該X-解碼器130包括分別耦接至該等記憶塊之區塊開關131。每一區塊開關131使它的對應記憶塊BK致能，以響應一從該控制邏輯電路160所提供之位址信號。

一旦該區塊開關131使該記憶塊BK致能，該致能記憶塊BK之汲極選擇線DSL、源極選擇線SSL及字元線WL0~WL31與一總體汲極選擇線GDSL、一總體源極選擇線GSSL及總體字元線GWL0~GWL31電連接。

該總體汲極選擇線GDSL、該總體源極選擇線GSSL及該等總體字元線GWL0~GWL31被供應有從該電壓供應電路140所產生之操作電壓。

該電壓供應電路140產生該操作電壓，以響應從該控制邏輯電路160所提供之控制信號。這些操作電壓係一程式電壓、一讀取電壓、一驗證電壓、一抹除電壓等。

該控制邏輯電路160輸出用以控制該頁面緩衝器組120、該X-解碼器130、該輸入/輸出邏輯電路150及該電壓供應電路140之操作的該等控制信號，以響應經由該輸入/輸出邏輯電路150所輸入之指令。

該頁面緩衝器121可以耦接至一條以上的位元線。

第2圖描述第1圖所示之頁面緩衝器。

參考第2圖，該頁面緩衝器121示範性地是由一位元線連接電路122、一預充電電路123、一第一資料傳輸電路124、一鎖存電路125、一資料轉換電路126、一感測電路127、一第二資料傳輸電路128及一資料輸入電路129所構成。

該位元線連接電路122包括一用以使該位元線BL與一第一感測節點S01電連接之切換元件。依據本發明之一實施例的位元線連接電路122之切換元件示範性地是由一第一NMOS電晶體N1所形成。

該第一NMOS電晶體N1係耦接於該位元線BL與該第一感測節點S01之間，以及被導通/關閉，以響應一感測信號PBSENSE。

該預充電電路123操作以將該第一感測節點S01預充電至高達該電源電壓Vcc之位準。為此，該預充電電路123示範性地包括一PMOS電晶體P。

該PMOS電晶體P係耦接於該第一感測節點S01與該電源電壓Vcc之輸入端子之間。一預充電信號PRECH_N被施加至該PMOS電晶體P之閘極。

該第一及第二資料傳輸電路124及128將資料從該鎖存電路125轉移至該第一感測節點S01。該第一資料傳輸電路124可以包括複數個NMOS電晶體N2、N3、N6、N7、N10、N11、N14及N15，以及該第二資料傳輸電路可以包括NMOS電晶體N19及N19。

一第二NMOS電晶體N2係耦接於該第一感測節點S01與一節點QA之間。一第三NMOS電晶體N3係耦接於該感測節點S01與一節點QA_N之間。一反相第一傳輸信號TRANA_N被施加至該第二NMOS電晶體N2之閘極。一第一傳輸信號TRANA被施加至該第三NMOS電晶體N3之閘極。

一第六NMOS電晶體N6係耦接於該第一感測節點S01與一節點QB之間。一第七NMOS電晶體N7係耦接於該第一感測節點S01與一節點QB_N之間。一反相第二傳輸信號TRANB_N被施加至該第六NMOS電晶體N6之閘極。一第二傳輸信號TRANB被施加至該第七NMOS電晶體N7之閘極。

一第十NMOS電晶體N10係耦接於該第一感測節點S01與一節點QC之間。一第十一NMOS電晶體N11係耦接於該第一感測節點S01與一節點QC_N之間。一反相第三傳輸信號TRANC_N被施加至該第十NMOS電晶體N10之閘極。一第三傳輸信號TRANC被施加至該第十一NMOS電晶體N11之閘極。

一第十四NMOS電晶體N14係耦接於該第一感測節點S01與一節點QD之間。一第十五NMOS電晶體N15係耦接於該第一感測節點S01與一節點QD_N之間。一反相第四傳輸信號TRAND_N被施加至該第十四NMOS電晶體N14之閘極。一第四傳輸信號TRAND被施加至該第十五NMOS電晶體N15之閘極。

第十八及第十九NMOS電晶體N18及N19係以串聯方式耦接於該第一感測節點S01與一接地節點之間。一第五傳輸信號TRANF被施加至該第十八NMOS電晶體N18之閘極。該第十九NMOS電晶體N19之閘極係耦接至該節點DQ。

該鎖存電路125包括第一至第四鎖存器L1~L4。在該鎖存電路125中所包括之鎖存器L1~L4中之每一者可以由彼此耦接之兩個反相器所形成。

該第一鎖存器L1係介於該等節點QA及QA_N之間。該第二鎖存器L2係介於該等節點QB及QB_N之間。該第三鎖存器L3係介於該等節點QC及QC_N之間。該第四鎖存器L4係介於該等節點QD及QD_N之間。

該資料轉換電路126操作以依據一第二感測節點S02之電壓位準改變或保留該第一至第四鎖存器L1~L4之資料。該資料轉換電路126可以包括複數個NMOS電晶體N4、N5、N8、N9、N12、N13、N16及N17。

一第四NMOS電晶體N4係耦接於該節點QA與該第二感測節點S02之間，以及該第五NMOS電晶體N5係耦接於該節點QA_N與該第二感測節點S02之間。一第一重置信號ARST被施加至該第四NMOS電晶體N4之閘極。一第一設定信號ASET被施加至該第五NMOS電晶體N5之閘極。

一第八NMOS電晶體N8係耦接於該節點QB與該第二感測節點S02之間，以及該第九NMOS電晶體N9係耦接於該節點QB_N與該第二感測節點S02之間。一第二重置信號BRST被施加至該第八NMOS電晶體N8之閘極。一第二設定信號BSET被施加至該第九NMOS電晶體N9之閘極。

一第十二NMOS電晶體N12係耦接於該節點QC與該第二感測節點S02之間，以及該第十三NMOS電晶體N13係耦接於該節點QC_N與該第二感測節點S02之間。一第三重置信號CRST被施加至該第十二NMOS電晶體N12之閘極。一第三設定信號CSET被施加至該第十三NMOS電晶體N13之閘極。

一第十六NMOS電晶體N16係耦接於該節點QD與該第二感測節點S02之間，以及該第十七NMOS電晶體N17係耦接於該節點QD_N與該第二感測節點S02之間。一第四重置信號DRST被施加至該第十六NMOS電晶體N16之閘極。一第四設定信號DSET被施加至該第十七NMOS電晶體N17之閘極。

該感測電路127之一第二十NMOS電晶體N20操作以依據該第一感測節點S01之電壓位準使該第二感測節點S02與該接地節點電連接。為此，該第二十NMOS電晶體N20係耦接於該第二感測節點S02與該接地節點之間。該第二十NMOS電晶體N20之閘極耦接至該第一感測節點S01。

該資料輸入電路129可以只耦接至例如該第一鎖存器L1及儲存資料及儲存資料，儲存資料係經由一資料線DL輸入至該第一鎖存器L1中。

該資料輸入電路129之一第二十一NMOS電晶體N21係耦接於該節點QA與該資料線DL之間。該資料輸入電路129之一第二十二NMOS電晶體N22係耦接於該節點QA_Q與該資料線DL之間。一資料信號DATA被施加至該第二十一NMOS電晶體N21之閘極。一反相資料信號DATA_N被施加至該第二十二NMOS電晶體N22之資料。

下面描述一示範性資料輸入模式。

首先，將該鎖存器L1之節點QA_N初始化至「1」。該資料線DL電連接至該接地節點。

然後，依據所輸入之資料改變該資料信號DATA。例如，如果輸入資料係「1」，則以一邏輯高位準施加該資料信號DATA及以一邏輯低位準施加該反相資料信號DATA_N。因此，導通該第二十一NMOS電晶體N21，以使該節點QA與該接地節點電連接。在此期間，使該節點QA_N保持「1」。

如果輸入資料係「0」，則以一邏輯低位準施加該資料信號DATA及以一邏輯高位準施加該反相資料信號DATA_N。因此，導通該第二十二NMOS電晶體N22，以使該節點QA_N與該接地節點電連接。亦即，將「0」輸入至該節點QA_N。

此資料輸入模式係一個範例，可與該頁面緩衝器電路之構成結合來對該資料輸入模式實施各式各樣的修改。

該頁面緩衝器121鎖存要被儲存至一被選記憶單元之資料，以及在一程式化操作中轉移該鎖存資料至該第一感測節點。

再者，該頁面緩衝器121讀取及儲存來自一被選記憶單元之資料。

由該控制邏輯電路160產生被施加至該頁面緩衝器121之該等控制信號(亦即，PBSENSE、PRECH_N、TRANA等)。

第3圖以圖形方式顯示程式化記憶單元之臨界電壓分佈。

參考第3圖，該等記憶單元之臨界電壓藉由最低有效位元(LSB)及最有效位元(MSB)頁程式化程序移離一抹除狀態A。

在該LSB頁程式化後，該等記憶單元之臨界電壓持續處於該抹除狀態A或變成高於0V。

在該MSB頁程式化後，在該抹除狀態A中之該等記憶單元的臨界電壓持續處於該抹除狀態A或包含在一臨界電壓分佈B中。例如，已處於該抹除狀態之該等記憶單元的一部分可能仍維持在該抹除狀態A中，以及可能程式化剩餘記憶體單元。

藉由該LSB頁程式化而具有高於0V之臨界電壓的該等記憶體單元之一部分具有一較高位準之臨界電壓，以致於包含在一臨界電壓分佈D中，以及剩餘記憶單元持續具有在一臨界電壓分佈C中之臨界電壓。

此程式化模式稱為「程式改寫(reprogramming)」。

該LSB頁程式化係相同於單層單元之一般程式化模式。

在該MSB頁程式化模式中，藉由第一至第三驗證電壓PV1、PV2及PV3及雙驗證電壓PV0及PV2-1來程式-驗證該等臨界電壓分佈B、C及D。

為了形成如第3圖所示之這樣的臨界電壓分佈A、B、C及D，依序以程式及驗證電壓供應一被選字元線。

第4圖顯示為了程式化對一被選字元線所施加之電壓的波形。

該半導體記憶裝置100以一遞增步級脈衝程式化(ISPP)方案操作來施加一程式電壓。該ISPP方案係藉由從一預定程式起始電壓起以步級電壓之單位增加一程式電壓來實施。在施加該程式電壓後，為了程式驗證相繼地施加驗證電壓至已程式化記憶單元。

參考第3及4圖，假設已程式化一LSB頁，為了MSB頁程式化施加一第一程式起始電壓Vs1至一被選字元線。

藉由施加該第一程式起始電壓Vs1，提高該等記憶單元之臨界電壓。該等臨界電壓在施加該第一程式起始電壓Vs1之第一時間不太可能變成超過該第二驗證電壓PV2。因此，僅以一使用該第一驗證電壓PV1之第一驗證來實施對這樣的第一程式化之結果的程式驗證。如果需要使該臨界電壓分佈之寬度變窄，則可以該第一雙驗證電壓PV0來實施一第一雙驗證。

在該第一驗證後，施加一增加有一步級電壓之程式電壓至該被選字元線及重新開始該第一驗證(S410)。

當該程式電壓增加至高達一預定位準(Vs2)時，除了該第一驗證之外，還以該第二驗證電壓PV2實施一第二驗證(S420)。在此期間，可允許加入一使用該第二雙驗證電壓PV2-1之第二雙驗證。

在使該程式電壓增加而超過一第三程式起始電壓Vs3後，全部以該第一至第三驗證電壓PV1、PV2及PV3來完成第一至第三驗證操作。

就其本身而論，當正施加該程式及驗證電壓至一被選字元線時，將耦接至該被選字元線之記憶單元的臨界電壓改變至其它分佈狀態或保持在它們先前的狀態中。

在此程序中，在該程式電壓達到該第三程式起始電壓Vs3後，可將在該臨界電壓分佈D中所要包含之記憶單元視為已程式化。並且，在施加該第三程式起始電壓Vs3時，可完全程式化在該臨界電壓分佈B及C中所包含之記憶單元的一部分。

在此，當正在程式化該臨界電壓分佈D中所要包含之記憶單元時，將因電容耦合之干擾而遭受資料失真，因為以該程式電壓持續地供應在該等臨界電壓分佈B及D中所包含且已完成程式化之記憶單元。

在這方面的關注上，本發明之實施例為了程式化係以下面方式來配置。

第5圖顯示依據本發明之第一實施例的一程式化操作中之程式及驗證電壓的波形，其係參考第2圖之頁面緩衝器121及第3圖之臨界電壓分佈圖來描述。

將在一MSB頁程式化期間施加第5圖所示之程式及驗證電壓至一被選字元線(Sel WL)，對此一次施加兩次該程式電壓。亦即，以一用以移位該等記憶單元至該等臨界電壓分佈B及C中之第一程式起始電壓Vs1及一用以移位該等記憶單元至該臨界電壓分佈D中之第二程式起始電壓Vs2連續的施加至該被選字元線。

以下，在該臨界電壓分佈B中所要程式化之記憶單元稱為「第一記憶單元組」；在該臨界電壓分佈C中所要程式化之記憶單元稱為「第二記憶單元組」；在該臨界電壓分佈D中所要程式化之記憶單元稱為「第三記憶單元組」。並且，該抹除狀態之記憶單元(對應於該臨界電壓分佈A)稱為「抹除記憶單元組」。

參考第5圖，在用於該第一及第二記憶單元組之第一程式起始電壓Vs1後，施加用於該第三記憶單元組之第二程式啟始電壓Vs2至該被選字元線。

在施加用於該第一及第二記憶單元組之第一程式起始電壓Vs1前，禁止在該抹除單元組及該第三記憶單元組中所包括之記憶單元被該第一程式啟動電壓Vs1程式化。為了此程式禁止，藉由該頁面緩衝器121之第一至第四鎖存器L1~L4實施一位元線設定操作。該位元設定操作將詳述於後。

同時，當施加該第二程式起始電壓Vs2時，不程式化該抹除單元組以及該第一及第二記憶單元組。

在該半導體記憶裝置中，可將該程式化操作分成兩個模式。

一個是增加一記憶單元之臨界電壓的程式模式，另一個是保持一記憶單元之臨界電壓在一目前狀態之禁止模式。

該控制邏輯電路160藉由在該第一至第四鎖存器L1~L4中所儲存之資料設定一耦接至一要被程式化之記憶單元的位元線為0V及預充電一耦接至一要被禁止程式化之記憶單元的位元線至該電源電壓Vcc之位準。

在該ISPP方案中，在程式化後實施一程式-驗證。在本發明之實施例中，在施加該第一及第二程式起始電壓Vs1及Vs2後，開始該程式-驗證。

在此期間，在一使用兩個程式-驗證電壓之雙驗證中處理該第一及第二記憶單元組。參考第5圖，以PV0及PV2-1提及用於雙驗證該第一及第二記憶單元組的電壓。

在第2圖所述之頁面緩衝器121中，該第二及第三鎖存器L2及L3係用於該第一及第二記憶單元組之程式化、程式-驗證及雙程式-驗證。該第四鎖存器L4係用於程式-驗證該第三記憶單元組。

參考第2至4圖更詳細描述依據該第一實施例之程式化操作。

要程式化該半導體記憶裝置100，首先，從一外部系統輸入一指令、位址資訊、待程式化之資料(以下，稱為「程式資料」)等。將這些指令、位址資訊及程式資料提供至該資料輸入/輸出電路120中。

將該指令及位址資訊轉移至該控制邏輯電路160中。將該程式資料轉移至該頁面緩衝器組120中。該控制邏輯電路160以該指令及位址資訊控制該資料輸入/輸出邏輯電路150及該頁面緩衝器組120，以便在該等頁面緩衝器121上鎖存該程式資料。

在該第一實施例中，假設已完成一LSB頁程式化。

要程式化一MSB頁，將經由該資料輸入/輸出電路150所引進之MSB資料轉而輸入至該頁面緩衝器組120之第一鎖存器L1。該頁面緩衝器組120之所有頁面緩衝器121上鎖存LSB資料後，實施此MSB鎖存。

參考第2圖，在程式化之開始將該第一至第四鎖存器L1~L4之節點QA、QB、QC及QD初始化至「1」。

然後，將MSB資料輸入至該等頁面緩衝器121中其係示範性地以用以描述該等臨界電壓分佈A、B、C及D之4個位數來表示。例如，假設將「1010」輸入至該等頁面緩衝器121之節點QA，它表示：「1」係輸入至被耦接至該抹除記憶單元組之頁面緩衝器121的節點QA；「0」係輸入至被耦接至該第一記憶單元組之頁面緩衝器121的節點QA；「1」係輸入至被耦接至該第二記憶單元組之頁面緩衝器121的節點QA；以及「0」係輸入至被耦接至該第三記憶單元組之頁面緩衝器121的節點QA。

表1概述為了依據本發明之第一實施例的程式化操作在該等頁面緩衝器121之節點上所要設定之資料型樣(data patterns)。

參考表1及第2圖，先將該等節點QA_N、QB_N、QC_N及QD_N初始化至「1」。為了此初始化，施加該預充電信號PRECH_N，以將該第一感測節點充電至該電源電壓位準。然後，產生高位準之該第一至第四重置信號ARST、BRST、CRST及DRST。

如果預充電該第一感測節點S01，則導通該第二十NMOS電晶體N20，以電連接該第二感測節點S02至該接地節點。當施加該第一至第四重置信號ARST、BRST、CRST、DRST至該資料轉換電路126時，全部導通該第四、第八、第十二及第十六NMOS電晶體N4、N8、N12及N16。

如果導通該第四、第八、第十二及第十六NMOS電晶體N4、N8、N12及N16，則該等節點QA、QB、QC及QD電連接至該接地節點。因此，設定該等節點QA_N、QB_N、QC_N及QD_N為「1」。

在初始化後，將該MSB資料經由該資料線DL輸入至第一鎖存器L1。已描述關於第2圖之資料輸入電路129的資料輸入之程序，所以它將不做進一步詳述。

依據該等臨界電壓分佈A、B、C及D示範性地以「1010」輸入該MSB資料。該MSB資料之數位型樣藉由如何界定分別對應於該等臨界電壓分佈A、B、C及D之數位資料而是可變的。

如表1所示，如果具有該MSB資料之輸入，則只改變該面緩衝器121之節點QA_N至「1010」，同時使其它節點QB_N、QC_N及QD_N保持在它們的初始狀態。

為了設定資料，將資料從該等節點QA_N複製至該等節點QB_N、QC_N及QD_N。

在複製資料中，致動該預充電信號PRECH_N，以預充電該第一感測節點S01至該電源電壓Vcc之位準。為了方便描述，將預充電一節點至該電源電壓Vcc之位準的情況表示成「1」。再者，將電連接一節點至該接地節點或放電/下拉該節點之情況表示成「1」。

如果施加該第一傳輸信號TRANA成為「1」，則導通該第三NMOS電晶體N3，以將資料從節點QA_N轉移至第一感測節點S01中。如果使該節點QA_N處於「1」，則仍然保持該第一感測節點S01在「1」。如果設定該節點QA_N為「0」，則該第一感測節點S01變成「0」。

因此，使該等頁面緩衝器121之第一感測節點S01處於「1010」。當設定該第一感測節點S01為「1」時，導通該第二十NMOS電晶體N20，但是當設定該第一感測節點S01為「0」時，關閉該第二十NMOS電晶體N20。

如果導通該第二十NMOS電晶體N20，以響應處於「1」之該第一感測節點S01，則該第二感測節點S02電連接至該接地節點。相反地，如果因該第一感測節點S01處於「0」而關閉該第二十NMOS電晶體N20，則使該第二感測節點S02處於一浮點狀態。

然後，致動該第二至第四重置信號BRST、CRST及DRST至「1」。於是，將該等節點QB_N、QC_N及QD_N全改變至「1010」。當設定該等第一感測節點S01為「0」及使第二感測節點S02處於一浮點狀態時，其它節點QB_N、QC_N及QD_N似乎保持在它們的先前狀態，亦即，「1」。

接下來，重置該節點QA_N。要重置該節點QA_N，致動該預充電信號PRECH_N，以使該第一感測節點處於「1」。當使該第一感測節點S01處於「1」時，導通該第二十NMOS電晶體N20，以使該第二感測節點S02變成「0」。如果當使該第二感測節點S02處於「0」時，以「1」施加該第一重置信號ARST，則該節點QA變成「0」及重置該節點QA_N至「1」。

之後，從藉由該LSB頁程式化所程式化之記憶單元載入LSB資料。將載入LSB資料儲存在該等節點QA_N。

如第3圖所示，該LSB資料係「1100」。此資料載入技術在該項技藝中係眾所皆知的，所以沒有做進一步描述。

藉由在該等節點QAN上所載入之該LSB資料改變該等節點QD_N之資料。施加該預充電信號PRECH_N，以設定該第一感測節點在「1」。

施加該第一傳輸信號TRANA，以將資料從該節點QA_N轉移至該第一感測節點S01。於是，使該等頁面緩衝器121之第一感測節點S01處於「1100」。並且，致動該第四重置信號DRST。

只要該第一感測節點S01保持在「1」，導通該第二十NMOS電晶體N20。並且，只要導通該第二十NMOS電晶體N20，允許該第四鎖存器L4改變它的資料。

在改變該等頁面緩衝器121之第一感測節點S01至「1100」後，施加該第四重置信號DRST，以將該等節點QD_N從「1010」設定至「1110」。參考表1，當該第一感測節點S01為「1」時，只將該節點QD_N從「0」改變至「1」，其他則不改變。

接下來，使用該節點QA(該節點QA_N之反相節點)來改變該QB_N及QC_N之資料。

施加該預充電信號PRECH_N，以將該第一感測節點S01設定至「1」。藉由施加該反相第一傳輸信號TRANA_N，將該等頁面緩衝器121之第一感測節點S01設定至「0011」。

並且，藉由施加該第二及第三設定信號BSET及CSET，將該等節點QB_N及QC_N設定至「1000」。最後，使用該節點QD改變該QB_N及QC_N之資料。施加該預充電信號PRECH_N，將該第一感測節點S01設定至「1」。藉由施加該反相第四傳輸信號TRAND_N，將該等頁面緩衝器121之第一感測節點S01設定至「0001」。並且，藉由施加該第二及第三設定信號BSET及CSET，將該等節點QB_N及QC_N設定至「1001」，其可視為相同於第3圖所之MSB資料。經由這樣的資料設定程序，將該LSB資料「1100」輸入至該等節點QA_N中及將該MSB資料「1001」輸入至該等節點QB_N中。

在程式化及驗證該第一及第二記憶單元組中使用該等頁面緩衝器121之節點QB_N及QC_N。使用該等節點QA_N做為用以區分該第一及第二記憶單元組之旗標閂(flag latches)。在該第三記憶單元組之程式化及驗證中使用該等頁面緩衝器121之節點QD_N。

在完成如表1之資料設定後，開始以該MSB資料來程式化。

程式化之第一程序將設定位元線電壓。

藉由設定位元線電壓，程式化一耦接至一被設定成0V之位元線的記憶單元，而禁止程式化一耦接至一預充電位元線之記憶單元。同時，以一較慢速率程式化一耦接至一被預充電至aV之位元線的記憶單元(「a」係正整數之電壓值)，該aV高於0V，但是低於該電源電壓Vcc。實際上，耦接該被預充電至aV的位元線至記憶單元，其中該等記憶單元已通過一使用該第一及第二雙驗證電壓PV0及PV2-1程式-驗證過程，但是當失敗時，以一使用該等驗證電壓PV1及PV2之程式-驗證來決定該等記憶單元。

在該示範性實施例中，先針對該第一及第二記憶單元組施加該第一程式起始電壓Vs1，然後針對該第三記憶單元組施加該第二程式起始電壓Vs2。當施加該第一程式起始電壓Vs1時，必須禁止程式化該第三記憶單元組。當施加該第二程式起始電壓Vs2時，必須禁止程式化該第一及第二記憶單元組。同時，通常應該禁止程式化一抹除單元。

為了該選擇程式禁止，以下面方式設定該等位元線。

首先，預充電所有位元線BL至「1」。在此期間，使該等位元線與該等頁面緩衝器121之第一感測節點S01電分離。

在使該等位元線BL與該等第一感測節點S01電分離之情況下，施加該預充電信號PRECH_N至該等頁面緩衝器121，以設定該等第一感測節點S01至「1」。當施加該第二傳輸信號TRANB時，該等第一感測節點S01變成「1001」。

然後，當以Vcc+Vth之位準施加該感測信號PBSENSE至該等頁面緩衝器121時，將一耦接至使該第一感測節點S01處於「1」之頁面緩衝器的位元線預充電至高達Vcc之位準，然而使一耦接至使該第一感測節點S01處於「1」之頁面緩衝器的位元線放電至0V。依據該等節點QB_N之狀態設定位元線電壓的這個程序可以稱為「第一設定」。

接下來，該感測信號PBSENSE變成0V及預充電該等第一感測節點S01至「1」。然後，施加該第三資料傳輸信號TRANC，以依據該等節點QC_N之狀態改變該等第一感測節點S01。

當在程式化之開始時使該等節點QC_N處於「1001」時，亦使該等第一感測節點S01處於「1001」。並且，以aV+Vth之位準施加該感測信號PBSENSE。依據該等節點QC_N之狀態設定位元線的這個程序可以稱為「第二設定」。

在該第二設定後，一已藉由該第一感測操作處於「1」之位元線仍然保持在「1」之狀態。改變一已藉由該第一感測操作處於「0」之位元線的電壓，以對應於該第一感測節點S01之狀態。

例如，如果以aV+Vth之位準施加該感測信號PBSENSE，同時一「0」之位元線正電連接至該處於「1」之第一感測節點S01，則預充電該位元線至aV。但是，如果一「0」之位元線電連接至該處於「0」之第一感測節點S01，則該位元線仍然保持在「0」。

在程式化速率方面，一耦接至一在aV下充電之位元線的記憶單元比一耦接至一處於0V之位元線的記憶單元晚程式化。換句話說，執行該第一及第二設定操作，以設定耦接至要被雙驗證處理之記憶單元的位元線之電壓。

如第5圖所示，當致動該第一程式起始電壓Vs1時，例如只對屬於該第一及第二記憶單元組之記憶單元執行程式化。此在下面稱為「第一程式化」。

在該第一程式化後，對該第三記憶單元組實施程式化。為此，預充電所有位元線至「1」。此時，該位元線BL正與該第一感測節點S01分離。

在使該位元線與該第一感測節點S01分離之情況中，施加該預充電信號PRECH_N，以設定該第一感測節點S01為「1」。並且，藉由施加該第五傳輸信號TRANF，該等第一感測節點S01變成「1100」，以使該第三記憶單元組成為一程式化模式。

在「1110」之狀況中電連接至該等第一感測節點S01，以設定該等位元線BL為「1110」。用以依據該等節點QD_N之狀態設定該等位元線之此程序可以稱為「第三設定」。

同時，如果施加該第二程式起始電壓Vs2至該被選字元線(Sel WL)，則專門程式化該第三記憶單元組，而不是該第一及第二記憶單元組。為了描述方便，只程式化該第三記憶單元組稱可以為「第二程式化」。之後，每當施加一程式脈衝時，藉由從該第一及第二程式起始電壓Vs1及Vs2以步級電壓之單位提高在該第一及第二程式化操作中所使用之程式電壓。

藉由前述操作，可以相似於該第三記憶單元組程式化該第一及第二記憶單元組。結果，它減輕因該第一及第二記憶單元組與該第三記憶單元組間之程式化速率的不對稱所造成之干擾的效應。依據另一實施例，在針對該第一記憶單元組施加該程式電壓後，亦允許針對該第二及第三記憶單元組施加該程式電壓。

在實施該第一及第二程式化操作後，開始該第一至第三程式-驗證操作。

第6圖係描述依據本發明之第一實施例的程式化後之程式-驗證操作的時序圖，該程式化係參考第5圖來描述。

參考第6圖，藉由使用該第一至第三驗證電壓PV1~PV3及該第一及第二雙驗電壓PV0及PV2-1，依序進行該等程式-驗證操作。

在此期間，將來自該第一及第二記憶單元組之驗證結果儲存在該第二及第三鎖存器L2及L3中，而將來自該第三記憶單元組之驗證結果儲存在該第四鎖存器L4中。

詳言之，首先預充電位元線BL。在此期間，該感測信號PBSENSE之位準係在一第一電壓V1上。在預充電該等位元線後，施加該第一雙驗證電壓PV0至該被選字元線(Sel WL)，而施加一傳遞電壓(pass voltage)Vpass至未被選字元線(Unsel WL)。

然後，此狀況持續，直到在該等位元線上具有電壓變化為止。在此期間，使該等位元線與該等頁面緩衝器121之第一感測節點S01分離。

在預充電該等第一感測節點S01至「1」後，施加該第一資料傳輸信號TRANA至該等頁面緩衝器121，其係為了區分該第一及第二記憶單元組之目的。如果設定該等節點QA_N為「1」，則它對應於該第一記憶單元組。如果設定該等節點QA_N為「0」，則它對應於該第二記憶單元組。

對於一耦接至該第二記憶單元組之頁面緩衝器，如果在預充電該等第一感測節點S01至「1」後，施加該第一資料傳輸信號TRANA，則改變該第一感測節點S01至「0」。因此，該第二及第三鎖存器L2及L3不受使用該第一雙驗證電壓PV0之程式-驗證操作的影響。這是為了程式驗證而在該等第一感測節點S01上設定電壓之程序。

如果完成該第一感測節點之這樣的電壓設定，則以一第二電壓V2施加該感測信號PBSENSE。依據該位元線之電壓，使該第一感測節點S01放電或維持在該先前預充電狀態。並且，施加該第三重置信號CRST，以儲存該第一雙驗證電壓PV0之驗證結果至該等第三鎖存器L3中。以下，使用該第一雙驗證電壓PV0之程式-驗證操作可以稱為「第一雙驗證」。

如果通過該程式化，則使該第一感測節點S01保持在一高位準而不變。因此，該等第三鎖存器L3之節點QC_N變成「1」。當該等第一感測節點S01設定在電壓時，耦接至該第二記憶組之該等頁面緩衝器的節點QC_N不受該雙驗證之影響。

在該第一雙驗證操作後，該感測信號PBSENSE之電壓位準返回至0V及使該位元線BL與該等第一感測節點S01電分離。

改變該被選字元線(Sel WL)至該第一驗證電壓PV1及暫時保持在該第一驗證電壓PV1，直到該等位元線電壓改變。藉由1次位元線預充電實施這樣的數個驗證步驟之模式可以稱為「快速驗證」。

在位元線電壓之改變後，重新預充電該等第一感測節點S01至「1」及施加該第一資料傳輸信號TRANA至該等頁面緩衝器121。然後，施加該第二重置信號BRST，以儲存該第一驗證之結果至該等節點QB_N。

在該第一驗證後，該感測信號PBSENSE返回至0V。施加該第二雙驗證電壓PV2-1至該被選字元線(Sel WL)及保持在該第二雙驗證電壓PV2-1，直到該位元線電壓改變。

之後，預充電該等第一感測節點S01至「1」及以該第二電壓V2之位準施加該感測信號PBSENSE。在此期間，不需施加該第一資料傳輸信號TRANA至該等頁面緩衝器121。這是因為已完成該第一記憶單元組之程式-驗證及耦接至該第一記憶單元組之該等頁面緩衝器121不受該第二記憶單元組之程式-驗證的影響。使用該第二雙驗電壓PV2-1之程式-驗證程序可以稱為「第二雙驗證」。

將該第二雙驗證之結果儲存在該等頁面緩衝器121之第三鎖存器L3中。將使用該第二驗證電壓PV2之第二驗證的結果儲存在該等頁面緩衝器121之第二鎖存器L2中。甚至在使用該第二驗證電壓PV2之第二驗證期間，不施加該第一資料傳輸信號TRANA至該等頁面緩衝器。

最後，為了使用該第三驗證電壓PV3之第三驗證，以0V施加該感測信號PBSENSE。施加該第三驗證電壓PV3至該被選字元線(Sel WL)，以感測來自該等程式化記憶單元之位元線電壓。

將該第三驗證之結果儲存在該等頁面緩衝器121之第四鎖存器中。

如果在完成該第一至第三驗證操作以及該第一及第二雙驗證操作後，偵測該等程式化頁為失敗頁，則重複該第一及第二程式化步驟、該第一至第三驗證步驟以及該第一及第二雙驗證步驟之程序。

藉由前述程序相繼地施加一程式電壓至該第一及第二記憶單元組及一程式電壓至該第三記憶單元組，可禁止程式化該第三記憶單元組，然而程式化該第一及第二記憶單元組；以及禁止程式化該第一及第二記憶單元組，然而程式化該第三記憶單元組。不同於上面所示範性顯示之頁面緩衝器(例如，第2圖之頁面緩衝器)，甚至亦可以使用另一型態之利用一動態鎖存器的頁面緩衝器來實施相同功能，但是要部分修改控制信號。

在一第二實施例中，如參考一包括一動態鎖存器之頁面緩衝器所述，相繼地施加程式電壓，以程式化第一至第三記憶單元組。

第7A至7D圖描述依據本發明之第二實施例的頁面緩衝器。

在第7A圖中簡要顯示該頁面緩衝器之全部配置。在第7B至7D圖中分別詳述第7A圖之頁面緩衝器的鎖存電路。第7A至7D圖描述針對該第二具體例所修改之半導體記憶裝置的部分，其中其它部分可以相同於該第一具體例之那些部分。

參考第7A圖，一包括一動態鎖存器之頁面緩衝器121係由一位元線連接電路710、一預充電電路720及第一至第四鎖存電路730、740、750及760所構成。

該位元線連接電路710係設置用以使一位元線BL與一第一感測節點S01電連接。該位元線連接電路710可以包括一第一電晶體NM1。該第一電晶體NM1係耦接於該位元線BL與該第一感測節點S01之間。對該第一電晶體NM1之閘極施加一位元線連接信號BLCLAMP。

該預充電電路720作用以預充電該第一感測節點S01。該預充電電路720之一第二電晶體NM2耦接於一預充電電壓VPRE之一輸入端子與該第一感測節點S01之間。對該第二電晶體NM2之閘極施加一預充電信號BLPRE。

該第一至第四鎖存電路730~760以並聯方式耦接於該第一及第二感測節點S01及S02之間。聯合第7B至7C圖來描述該第一至第三鎖存電路730~750。

該第四鎖存電路760係由一動態鎖存器所形成，該動態鎖存器包括第三至第五電晶體NM3~NM5及一電容器C。

該第三及第四電晶體NM3及NM4串聯耦接於該第一感測節點S01與該電源電壓Vcc之一輸入端子之間。施加一第四傳輸信號TDPGM至該第三電晶體NM3之閘極。該第四電晶體NM4之閘極耦接至一節點Q4。

該第五電晶體NM5耦接於該節點Q4與該第二感測節點S02之間。施加一雙程式控制信號TDPGM至該第五電晶體NM5之閘極。

該電容器C耦接於一接地節點與該節點Q4之間。在該第四鎖存電路160中所儲存之資料係因應於在該電容器C所充電之電壓。當隨著時間使該電容器C放電時，必須週期性地更新該第四鎖存電路760。為了更新資料，可以加入一額外鎖存電路或利用該第一至第三鎖存電路730~750中之一個。

該第一至第三鎖存電路730~750具有彼此相同之電路組織。

參考第7B至7D圖，該第一鎖存電路730包括一第六NMOS電晶體NM6及一第一鎖存器LT1。

該第六電晶體NM6耦接於該第一及第二感測節點S01及S02之間。施加一第一傳輸信號TPV1至該第六電晶體NM6之閘極。該第一鎖存器LT1包括第一及第二反相器I1及I2。該第一鎖存器LT1之一節點Q1_N耦接至該第二感測節點S02。

參考第7C圖，該第二鎖存電路740包括一第七電晶體NM7及一第二鎖存器LT2。

該第七電晶體NM7耦接於該第一及第二感測節點S01及S02之間。施加一第二傳輸信號TPV2至該第七電晶體NM7之閘極。該第二鎖存器LT2包括第三及第四反相器I3及I4。該第二鎖存器LT2之一節點Q2_N耦接至該第二感測節點S02。

參考第7D圖，該第三鎖存電路750包括一第八電晶體NM8及一第三鎖存器LT3。

該第八電晶體NM8耦接於該第一及第二感測節點S01及S02之間。施加一第三傳輸信號TPV3至該第八電晶體NM8之閘極。該第三鎖存器LT3包括第五及第六反相器I5及I6。該第三鎖存器LT3之一節點Q3_N耦接至該第二感測節點S02。

該第一至第八電晶體NM1~NM8可以包括N型金氧半導體(NMOS)電晶體。

藉由第7B至7C圖所示之頁面緩衝器121描述依據該第二實施例之程式化。

第8圖顯示依據該第二實施例之一程式化操作中對一被選字元線所施加之電壓的波形。

參考第8圖，藉由分別施加用以程式化該第一至第三記憶單元組之程式電壓來實施該第二實施例。

開始一程式化操作，依序施加一程式起始電壓Vst1，以程式化該第一記憶單元組；施加一程式起始電壓Vst2，以程式化該第二記憶單元組；以及施加一程式起始電壓Vst3，以程式化該第三記憶單元組。

並且，每一程式電壓在其每一個脈衝從每一程式起始電壓起以步級電壓Vsp之單位來增加。

要程式化該第一至第三記憶單元組，該頁面緩衝器121之第一至第四鎖存電路730~760需要以它們的初始資料來設定。

在表2中，顯示被耦接至對應於該抹除記憶單元組A及該第一至第三記憶單元組B、C及D之記憶單元的頁面緩衝器121之第一至第四鎖存電路730~760的初始設定資料。

在表2中，「DPGM」表示一具有雙驗證之程式化。對該第一及第二記憶單元組實施雙驗證。

要獨立地程式化該第一至第三記憶單元組，應該禁止程式化該第二及第三記憶單元組，而程式化該第一記憶單元組。應該禁止程式化該第一及第三記憶單元組，而程式化該第二記憶單元組。並且，必須禁止程式化該第一及第二記憶單元組，而程式化該第三記憶單元組。

為了這些獨立合作的程式禁止及程式化操作，該半導體記憶裝置期望在程式化前設定位元線電壓。

第9A至9C圖係描述一用於依據該第二實施例之程式化操作的位元線電壓設定程序之時序圖，該程式化操作係參考第7A至8圖來描述。

第9A圖顯示用以在程式化前設定位元線電壓之控制信號的連續波形及該等位元線電壓每一個時間之變化。

參考第9圖，首先，預充電所有位元線至該電源電壓Vcc之位準(未顯示)。

然後，以位準Vcc+Vth施加該位元線連接信號BLCLAMP。以位準aV+Vth施加該第四傳輸信號TDPGM。於是，將一耦接至一使一節點Q4處於「0」之頁面緩衝器121的位元線充電至aV。使另一耦接至另一使一節點Q4處於「1」之頁面緩衝器121的位元線保持在該電源電壓Vcc之位準。

在該第四傳輸信號TDPGM變成0V後，以Vcc+Vth施加該第一傳輸信號TPV1。

如果使該第一傳輸信號TPV1處於Vcc+Vth的位準，則改變一耦接至一使一節點Q1_N處於「0」之頁面緩衝器121的位元線至0V及將另一耦接至一使一節點Q1_N處於「1」之頁面緩衝器121的位元線充電至高達該電源電壓Vcc之位準。

例如，假設已配置一屬於該第一記憶單元組之第一記憶單元Cb及一屬於該第二記憶單元組之第二記憶單元Cc。

在此，參考表2，在一耦接至該第一記憶單元Cb之頁面緩衝器121中，使節點Q4及Q1_N處於「0」。在另一耦接至該第二記憶單元Cc之頁面緩衝器121中，使一節點Q4處於「0」，而使一節點Q1_N處於「1」。

在已將所有位元線預充電至該電源電壓Vcc之位準的狀況下，以位準Vcc+Vth施加該位元線連接信號BLCLAMP。如果以位準aV+Vth施加該第四傳輸信號TDPGM，則將耦接至該第一及第二記憶單元Cb及Cc之位元線充電至aV。

如果以位準Vcc+Vth施加該第一傳輸信號TPV1，則耦接至該第一記憶單元Cb之位元線變成「0」及耦接至該第二記憶單元Cc之位元線變成該電源電壓Vcc之位準。然後，如果施加該程式電壓Vst1，則程式化該第一記憶單元Cb，但是禁止程式化該第二記憶單元Cc。

在針對該第二記憶單元組施加程式電壓Vst2前，設定該等位元線之電壓，以便禁止程式化該第一及第二記憶單元組。

參考第9B圖，一用以程式化該第二記憶單元組之位元線設定開始於將所有位元線預充電至高達該電源電壓Vcc之位準(未顯示)。

然後，以位準Vcc+Vth施加該位元線連接信號BLCLAMP。以位準aV+Vth施加該第四傳輸信號TDPGM。於是，將一耦接至一使一節點Q4處於「0」之頁面緩衝器121的位元線充電至aV。

如果使該第二傳輸TPV2處於Vcc+Vth的位準，則改變一耦接至一使一節點Q1_N處於「0」之頁面緩衝器121的位元線至0V及將另一耦接至一使一節點Q1_N處於「1」之頁面緩衝器121的位元線充電至高達該電源電壓Vcc之位準。

在上述位元線設定後，將耦接至尚未被完全程式化之第二記憶單元組的位元線設定為aV或該電源電壓Vcc之位準，而將耦接至剩餘記憶單元組之位元線充電至該電源電壓Vcc之位準。

因此，除了尚未完全程式化的該第二記憶單元組之外，禁止程式化該等剩餘記憶單元組。

在針對該第三記憶單元組施加該程式電壓Vst3前，如第9C圖所示，引導設定該等位元線之電壓。

參考第9C圖，在預充電所有位元線至該電源電壓Vcc之位準後，以一位準Vcc+Vth施加該位元線連接信號BLCLAMP及該第三傳輸信號TPV3。據此，改變一耦接至一使一節點Q3_N處於「0」之頁面緩衝器121的位元線至0V。將其它位元線充電至高達該電源電壓Vcc之位準。因此，專門程式化該第三記憶單元組。

在施加該等程式電壓至該第一至第三記憶單元組後，以該第一及第二雙驗證電壓PV0及PV2-1以及該第一至第三驗證電壓PV1~PV3相繼地實施該等程式-驗證操作。

根據該等程式-驗證操作，將第一及第二雙驗證電壓PV0及PV2-1所造成之結果儲存在該等頁面緩衝器121之第四鎖存電路760中。將第一驗證電壓PV1所造成之結果儲存在該等頁面緩衝器121之第一鎖存電路730中。將第二驗證電壓PV2所造成之結果儲存在該等頁面緩衝器121之第二鎖存電路740中。將第三驗證電壓PV3所造成之結果儲存在該等頁面緩衝器121之第三鎖存電路750中。

在使用該第一及第二雙驗證電壓PV0及PV2-1之程式-驗證中，如上面聯合第7A至7D圖所述，期望藉由該等第二鎖存電路740之資料狀態區分該第一及第二記憶單元組。

依據上述示範性實施例，藉由根據臨界電壓分佈相繼地施加程式電壓後實施驗證操作，以控制要程式化成具有相對高臨界電壓之記憶單元與要程式化成具有相對低臨界電壓之記憶單元間之程式化時間。因此，要程式化成具有相對低臨界電壓之記憶單元很少受到要程式化成具有相對高臨界電壓之記憶單元的影響。

前述係示範性實施例之描述用及不可被解釋成限定用。雖然已描述一些示範性實施例，但是熟習該項技藝者將輕易察覺到，在不實質脫離新的教示及優點下，在示範性實施例中可能有許多的修改。於是，所有這樣的修改意欲包含在申請專利範圍中所界定之本發明的範圍內。

100．．．半導體記憶裝置

110．．．記憶單元陣列

120．．．頁面緩衝器組

130．．．X-解碼器

140．．．電壓供應電路

150．．．輸入/輸出邏輯電路

160．．．控制邏輯電路

121．．．頁面緩衝器

122．．．位元線連接電路

123．．．預充電電路

124．．．第一資料傳輸電路

125．．．鎖存電路

126．．．資料轉換電路

127．．．感測電路

128．．．第二資料傳輸電路

129．．．資料輸入電路

710．．．位元線連接電路

720．．．預充電電路

730．．．第一鎖存電路

740．．．第二鎖存電路

750．．．第三鎖存電路

760．．．第四鎖存電路

第1圖綱要性地描述依據本發明之實施例的一半導體記憶裝置；

第2圖描述第1圖所示之頁面緩衝器；

第3圖以圖形方式顯示程式化記憶單元之臨界電壓分佈；

第4圖顯示為了程式化對一被選字元線所施加之電壓的波形；

第5圖顯示依據本發明之第一實施例的一程式化操作中之程式及驗證電壓的波形；

第6圖係描述依據該第一實施例之程式化後的程式-驗證操作之時序圖；

第7A至7D圖描述依據本發明之第二實施例的頁面緩衝器；

第8圖顯示依據該第二實施例之一程式化操作中對一被選字元線所施加之電壓的波形；以及

第9A至9C圖係描述一用於依據該第二實施例之程式化操作的位元線電壓設定程序之時序圖。

WL．．．字元線

Vs1．．．第一程式起始電壓

Vs2．．．第二程式起始電壓

PV0．．．雙驗證電壓

PV1．．．第一驗證電壓

PV2-1．．．雙驗證電壓

PV2．．．第二驗證電壓

PV3．．．第三驗證電壓

Vst．．．程式起始電壓

Claims

一種程式化一半導體記憶裝置之方法，該方法包括：依據目標程式電壓位準將記憶單元分組成記憶單元組；藉由連續施加對應於該等目標程式電壓位準之程式電壓至該等記憶單元組，以在該等記憶單元組執行複數個程式作業，及在所有該等記憶單元組上執行該等程式作業後，依序程式驗證該等記憶單元組。
如申請專利範圍第1項之方法，其中該程式作業依序從一對應於最低臨界電壓之程式電壓開始及結束於一對應於最高臨界電壓之程式電壓。
如申請專利範圍第1項之方法，其中當施加該程式電壓至該等記憶單元組中之一個時，阻止其它記憶單元組被程式化。
一種程式化一半導體記憶裝置之方法，該半導體記憶裝置之記憶單元被程式化成具有第一至第三臨界電壓分佈中之一個，該方法包括：施加一第一程式電壓，以程式化一第一記憶單元組，該第一記憶單元組之臨界電壓將被變換成該第一臨界電壓分佈；施加一第二程式電壓，以程式化一第二記憶單元組，該第二記憶單元組之臨界電壓將被變換成該第三臨界電壓分佈；以及在該第一程式電壓施加至該第一記憶單元組且該第二程式電壓施加至該第二記憶單元組後，依序程式驗證該第一及第二記憶單元組。
如申請專利範圍第4項之方法，進一步包括在該第一程式電壓之施加前，設置一位元線電壓，以禁止該第二記憶單元組被程式化。
如申請專利範圍第4項之方法，進一步包括在該第二程式電壓之施加前，設置一位元線電壓，以禁止該第一記憶單元組被程式化。
如申請專利範圍第4項之方法，其中該第一記憶單元組包括記憶單元，其中該等記憶單元之臨界電壓將被變換成該第二臨界電壓分佈。
如申請專利範圍第4項之方法，其中該第二記憶單元組包括記憶單元，其中該等記憶單元之臨界電壓將被變換成該第二臨界電壓分佈。
一種程式化一半導體記憶裝置之方法，該半導體記憶裝置之記憶單元被程式化成具有第一至第三臨界電壓分佈中之一個，該方法包括：施加一第一程式電壓，以程式化一第一記憶單元組，該第一記憶單元組之臨界電壓將被變換成該第一臨界電壓分佈；施加一第二程式電壓，以程式化一第二記憶單元組，該第二記憶單元組之臨界電壓將被變換成該等第二及第三臨界電壓分佈；施加一第三程式電壓，以程式化一第三記憶單元組，該第三記憶單元組之臨界電壓將被變換成該第三臨界電壓分佈；以及在該第一程式電壓施加至該第一記憶單元組、該第二程式電壓施加至該第二記憶單元組且該第三程式電壓施加至該第三記憶單元組後，依序程式驗證該第一至第三記憶單元組。
如申請專利範圍第9項之方法，進一步包括在該第一程式電壓之施加前，設置一位元線電壓，以禁止該第二及第三記憶單元組被程式化。
如申請專利範圍第9項之方法，進一步包括在該第二程式電壓之施加前，設置一位元線電壓，以禁止該第一及第三記憶單元組被程式化。
如申請專利範圍第9項之方法，進一步包括在該第三程式電壓之施加前，設置一位元線電壓，以禁止該第一及第二記憶單元組被程式化。