KR20120136533A - 반도체 장치 및 이의 동작방법 - Google Patents

반도체 장치 및 이의 동작방법 Download PDF

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Abstract

본 발명은, 다수의 메모리 셀들이 포함된 셀 스트링들; 페이지 버퍼 제어신호들에 따라, 상기 셀 스트링들과 연결된 비트라인과 데이터가 저장되는 래치를 연결하거나, 상기 비트라인을 프리차지하기 위한 회로들이 포함된 페이지 버퍼; 상기 페이지 버퍼 제어신호들을 하나의 고전압원을 사용하여 생성하기 위한 페이지 버퍼 제어회로; 및 상기 페이지 버퍼 제어회로를 제어하기 위한 제어신호들을 생성하는 제어회로를 포함하며, 상기 페이지 버퍼 제어회로는 상기 제어회로보다 상기 페이지 버퍼에 더 인접하여 배치된 반도체 장치로 이루어진다.

Description

반도체 장치 및 이의 동작방법{Semiconductor device and operation method thereof}
본 발명은 반도체 장치 및 이의 동작방법에 관한 것으로, 특히 페이지 버퍼를 제어하기 위한 반도체 장치의 제어회로에 관한 발명이다.
반도체 장치는 데이터가 저장되는 메모리 셀 어레이와 메모리 셀 어레이에 데이터를 저장하거나 저장된 데이터를 독출하기 위한 다수의 회로들을 포함한다. 다수의 회로들 중, 페이지 버퍼는 제어회로로부터 출력되는 페이지 버퍼 신호들에 응답하여 메모리 셀 어레이에 연결된 비트라인들의 전압을 제어한다.
도 1은 종래 기술에 따른 제어회로 및 페이지 버퍼를 설명하기 위한 회로도이다.
도 1을 참조하면, 반도체 장치는 메모리 셀 어레이(10), 페이지 버퍼(20) 및 제어회로(40)를 포함한다.
메모리 셀 어레이(10)는 다수의 메모리 블럭들을 포함하며, 각각의 메모리 블럭들은 비트라인들(BLe 또는 BLo)과 공통 소오스 라인(CSL) t사이에 연결된 다수의 셀 스트링들로 이루어진다. 셀 스트링들은 배열 순서에 따라 이븐(even) 셀 스트링(STe) 및 오드(odd) 셀 스트링(STo)으로 구분된다. 도 1에는 하나의 메모리 블럭에 포함된 한 쌍의 이븐 및 오드 셀 스트링들(STe 및 STo)이 도시되어 있다. 이븐 셀 스트링(STe)에 연결된 비트라인을 이븐 비트라인(BLe)이라 하고, 오드 셀 스트링(STo)에 연결된 비트라인을 오드 비트라인(BLo)이라 한다. 각각의 셀 스트링은 서로 동일한 구조로 이루어지므로, 이븐 셀 스트링(STe)을 예를 들어 구체적으로 설명하면 다음과 같다.
이븐 셀 스트링(STe)은, 이븐 비트라인(BLe)과 공통 소오스 라인(CSL) 사이에서 서로 직렬로 연결된 드레인 셀렉트 트랜지스터(DST), 다수의 메모리 셀들(F0 내지 Fn) 및 소오스 셀렉트 트랜지스터(SST)를 포함한다. 셀 스트링들(STe 및 STo)에 포함된 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결되고, 메모리 셀들의 게이트들은 다수의 워드라인들(WL0 내지 WLn)에 연결되고, 소오스 셀렉트 트랜지스터들(SST)의 게이트들은 소오스 셀렉트 라인(SSL)에 연결된다.
페이지 버퍼(20)는 비트라인들(BLe 및 BLo) 중 어느 하나의 비트라인을 선택하기 위한 비트라인 선택회로(30)와, 독출 동작시 선택된 비트라인의 전위를 센싱노드(SO)로 전달하기 위한 센싱회로(22)와, 센싱노드(SO)를 프리차지하기 위한 프리차지 회로(21), 데이터를 저장하기 위한 제1 래치(25) 및 제2 래치(26)와, 제1 래치(25)에 저장된 데이터를 센싱노드(SO)로 전달하기 위한 제1 전달회로(23)와, 제2 래치(26)에 저장된 데이터를 센싱노드(SO)로 전달하기 위한 제2 전달회로(24)와, 제1 래치(25)를 셋업(setup) 또는 리셋(reset)하기 위한 제1 셋/리셋 회로(27)와, 제2 래치(26)를 셋업 또는 리셋하기 위한 제2 셋/리셋 회로(28)와, 공통노드(CON)를 디스차지하기 위한 디스차지 회로(29)를 포함한다.
비트라인 선택회로(30)는, 프로그램 동작 중 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 각각 프리차지하기 위한 비트라인 프리차지 회로(31)와, 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택하기 위한 선택회로(32)를 포함한다.
비트라인 프리차지 회로(31)는 이븐 프리차지 신호(DISE)에 응답하여 이븐 비트라인(BLe)을 프리차지하기 위한 제1 스위치(N01)와, 오드 프리차지 신호(DISO)에 응답하여 오드 비트라인(BLO)을 프리차지하기 위한 제2 스위치(N02)를 포함한다. 제1 스위치(N01)는 이븐 비트라인(BLe)과 버추어전압(VIRPWR)이 인가되는 단자 사이에 연결된 NMOS 트랜지스터로 구현되며, 제2 스위치(N02)는 오드 비트라인(BLe)과 버추어전압(VIRPWR)이 인가되는 단자 사이에 연결된 NMOS 트랜지스터로 구현된다.
선택회로(32)는 이븐 선택신호(BSLE)에 응답하여 이븐 비트라인(BLe)을 선택하는 제3 스위치(N03)와, 오드 선택신호(BSLO)에 응답하여 오드 비트라인(BLo)을 선택하는 제4 스위치(N04)를 포함한다. 제3 스위치(N03) 및 제4 스위치(N04)는 NMOS 트랜지스터로 구현된다.
센싱회로(22)는 센싱신호(PBSENSE)에 응답하여 선택된 비트라인과 센싱노드(SO)를 연결하는 제5 스위치(N05)로 이루어지며, 제5 스위치(N05)는 NMOS 트랜지스터로 구현된다.
프리차지 회로(21)는 프리차지 신호(PRECHb)에 응답하여 전원전압(VDD) 단자와 센싱노드(SO)를 연결하여 센싱노드(SO)를 프리차지하기 위한 제6 스위치(N06)로 이루어지며, 제6 스위치(N06)는 PMOS 트랜지스터로 구현된다.
제1 래치(25)는 제1 및 제2 인터버들(I1 및 I2)로 이루어진다. 제1 인버터(I1)의 출력단과 제2 인버터(I2)의 입력단이 서로 연결되고, 제2 인버터(I2)의 출력단과 제1 인버터(I1)의 입력단이 서로 연결된다.
제2 래치(26)는 제3 및 제4 인터버들(I3 및 I4)로 이루어진다. 제3 인버터(I3)의 출력단과 제4 인버터(I4)의 입력단이 서로 연결되고, 제4 인버터(I4)의 출력단과 제3 인버터(I3)의 입력단이 서로 연결된다. 도 1에 도시된 페이지 버퍼(20)에는 두 개의 래치들(25 및 26)이 포함되어 있으나, 반도체 장치에 따라 하나 또는 세 개 이상의 래치들이 포함될 수 있다.
제1 전달회로(23)는 제1 전달신호(TRANM)에 응답하여 제1 인버터(I1)의 출력단과 센싱노드(SO)를 연결하는 제8 스위치(N08)를 포함한다. 제8 스위치(N08)는 NMOS 트랜지스터로 구현된다.
제2 전달회로(24)는 제2 전달신호(TRANC)에 응답하여 제3 인버터(I3)의 출력단과 센싱노드(SO)를 연결하는 제10 스위치(N10)를 포함한다. 제10 스위치(N10)는 NMOS 트랜지스터로 구현된다.
제1 셋/리셋 회로(27)는 제1 리셋신호(RESET_A)에 응답하여 제2 인버터(I2)의 출력단과 공통노드(CON)를 연결함으로써 제1 래치(25)를 리셋(reset)하는 제11 스위치(N11)와, 제1 셋신호(SET_A)에 응답하여 제2 인버터(I2)의 입력단과 공통노드(CON)를 연결함으로써 제1 래치(25)를 셋업(setup)하는 제12 스위치(N12)를 포함한다. 제11 및 제12 스위치들(N11 및 N12)은 NMOS 트랜지스터로 구현된다.
제2 셋/리셋 회로(28)는 제2 리셋신호(RESET_B)에 응답하여 제4 인버터(I4)의 출력단과 공통노드(CON)를 연결함으로써 제1 래치(26)를 리셋(reset)하는 제13 스위치(N13)와, 제2 셋신호(SET_B)에 응답하여 제4 인버터(I4)의 입력단과 공통노드(CON)를 연결함으로써 제1 래치(26)를 셋업(setup)하는 제14 스위치(N14)를 포함한다. 제13 및 제14 스위치들(N13 및 N14)은 NMOS 트랜지스터로 구현된다.
디스차지 회로(29)는 센싱노드(SO)에 응답하여 공통노드(CON)와 접지단자(Vss)를 연결함으로써 공통노드(CON)를 디스차지하는 제15 스위치(N15)로 이루어지며, 제15 스위치(N15)는 NMOS 트랜지스터로 구현된다.
제어회로(40)는 반도체 장치에 포함된 회로들을 제어하기 위한 다수의 회로들을 포함하고 있다. 도 1에는, 상기 다수의 회로들 중에서 페이지 버퍼 제어회로(50 및 60)가 도시되어 있다. 페이지 버퍼 제어회로(50 및 60)는 고전압을 생성하는 고전압 생성부(50) 및 상기 고전압 생성부(50)에서 생성된 고전압을 다양한 레벨의 페이지 버퍼 제어신호들(PB SIGNALS)로 변환시켜 출력하는 전압 분배부(60)를 포함한다. 고전압 생성부(50)는 제1 내지 제k 제어신호들(CON1 내지 CONk)에 응답하여 고전압을 각각 생성하는 제1 내지 제k 고전압 생성 회로들(HV1 내지 HVk)을 포함하며, 전압 분배부(60)는 각각의 고전압을 다양한 레벨의 페이지 버퍼 제어신호들(PB SIGNALS)로 출력하는 제1 내지 제2 전압 분배회로들(DIV1 내지 DIVk)을 포함한다. 특히, 페이지 버퍼 제어신호들(PB SIGNALS)의 고전압원(high voltage source)으로 다수의 제1 내지 제k 고전압 생성회로들(HV1 내지 HVk)을 사용하는 이유는, 페이지 버퍼 제어신호들(PB SIGNALS)을 목표레벨에 빠르게 도달시키기 위함이다. 예를 들어, 제1 전압 분배회로(DIV1)는 제1 고전압 생성 회로(HV1)에서 생성된 고전압을 인가받아 제1 스위치(N01)를 턴온(turn on)시키기 위한 이븐 프리차지 신호(DISE)를 출력한다. 제2 전압 분배회로(DIV2)는 제2 고전압 생성 회로(HV2)에서 생성된 고전압을 인가받아 오드 프리차지 신호(DISO)를 출력한다. 이와 같은 방식으로, 각각의 전압 분배회로들(DIV1 내지 DIVk)은 각각의 고전압 생성 회로들(HV1 내지 HVk)에서 생성된 고전압을 이용하여 페이지 버퍼(20)에 포함된 스위치들을 턴온 또는 턴오프하기 위한 페이지 버퍼 제어신호들(PB SIGNALS)을 출력한다.
하지만, 페이지 버퍼 제어신호들(PB SIGNALS)의 고전압원으로 다수의 고전압 생성회로들(HV1 내지 HVk)을 이용하면, 페이지 버퍼(20)의 동작 속도를 빠르게 할 수는 있으나, 다수의 고전압 생성회로들을 구동시켜야 하므로 소모되는 전류의 량이 증가하는 문제가 발생한다. 특히, 프로그램 동작의 후반부보다 초기에는 프로그램 데이터 '0'의 개수가 많으므로, 이븐 및 오드 비트라인들 간에 캐패시턴스(capacitance)가 크게 증가한다. 이로 인해, 비선택된 비트라인들의 전위를 프로그램 금지전압(Vcc) 레벨까지 상승시키기 위해 피크 커런트(peak current)가 상승하는데, 이때 소모되는 전류량이 급격히 증가할 수 있다.
본 발명이 해결하려는 과제는, 프로그램 동작 시, 선택된 페이지 내에서 프로그램 완료된 셀들의 개수에 따라 고전압 생성회로의 구동력이 변하는 것을 이용함으로써, 프로그램 동작시 소모되는 전류를 감소시키는 데 있다.
본 발명의 일 실시 예에 따른 반도체 장치는, 다수의 메모리 셀들이 포함된 셀 스트링들; 페이지 버퍼 제어신호들에 따라, 상기 셀 스트링들과 연결된 비트라인과 데이터가 저장되는 래치를 연결하거나, 상기 비트라인을 프리차지하기 위한 회로들이 포함된 페이지 버퍼; 상기 페이지 버퍼 제어신호들을 하나의 고전압원을 사용하여 생성하기 위한 페이지 버퍼 제어회로; 및 상기 페이지 버퍼 제어회로를 제어하기 위한 제어신호들을 생성하는 제어회로를 포함하며, 상기 페이지 버퍼 제어회로는 상기 제어회로보다 상기 페이지 버퍼에 더 인접하여 배치된다.
본 발명의 다른 실시 예에 따른 반도체 장치는, 다수의 메모리 셀들이 포함된 이븐 및 오드 셀 스트링들; 이븐 또는 오드 프리차지 신호에 따라 상기 이븐 셀 스트링들과 연결된 이븐 비트라인 또는 상기 오드 셀 스트링과 연결된 오드 비트라인을 프리차지하기 위한 비트라인 프리차지 회로, 이븐 또는 오드 선택신호에 따라 상기 이븐 또는 오드 비트라인을 선택하기 위한 선택회로, 센싱신호에 따라 선택된 비트라인과 센싱노드를 연결하기 위한 센싱회로, 전달신호에 따라 래치에 저장된 데이터를 상기 센싱노드로 전달하기 위한 전달회로가 포함된 페이지 버퍼; 및 상기 이븐 및 오드 프리차지 신호들, 상기 이븐 및 오드 선택신호들, 상기 센싱신호 및 상기 전달신호를 하나의 고전압원을 사용하여 생성하기 위한 페이지 버퍼 제어회로를 포함하는 반도체 장치를 포함한다.
본 발명의 또 다른 실시 예에 따른 반도체 장치는, 데이터가 저장되는 페이지 버퍼들 및 상기 페이지 버퍼들을 동작시키기 위한 페이지 버퍼 제어신호들을 출력하는 페이지 버퍼 제어회로를 포함하며, 상기 페이지 버퍼 제어회로는, 고전압을 생성하되, 상기 페이지 버퍼들에 저장된 데이터에 따라 구동력이 가변되는 하나의 고전압 생성회로; 및 상기 고전압을 공통으로 인가받고, 제어신호들에 응답하여 상기 페이지 버퍼 제어신호들을 출력하는 스위치 회로들을 포함한다.
본 발명의 실시 예에 따른 반도체 장치의 동작방법은, 하나의 고전압원을 사용하여 고전압을 생성하는 단계; 상기 고전압을 각각 분배하여 페이지 버퍼 제어신호들을 출력하는 단계; 및 상기 페이지 버퍼신호들에 따라 셀 스트링들과 연결된 비트라인들에 프로그램 금지전압 또는 프로그램 허용전압을 인가하는 단계를 포함한다.
본 발명은, 페이지 버퍼를 제어하기 위한 고전압 생성회로의 개수를 감소시킴으로써 반도체 장치의 크기를 감소시킬 수 있으며, 프로그램 동작 시 소모되는 전류를 감소시킬 수 있다.
도 1은 종래 기술에 따른 제어회로 및 페이지 버퍼를 설명하기 위한 회로도이다.
도 2는 본 발명에 따른 반도체 장치를 설명하기 위한 블럭도이다.
도 3은 프로그램 동작 시, 프로그램 데이터에 따른 피크 커런트 및 디스터브를 설명하기 위한 그래프이다.
도 4a는 도 3의 (A) 구간을 설명하기 위한 도면이다.
도 4b는 도 3의 (B) 구간을 설명하기 위한 도면이다.
도 4c는 도 3의 (C) 구간을 설명하기 위한 도면이다.
도 5a는 본 발명의 제1 실시 예에 따른 페이지 버퍼 및 제어회로를 구체적으로 설명하기 위한 회로도이다.
도 5b는 본 발명의 제2 실시 예에 따른 제어회로를 구체적으로 설명하기 위한 회로도이다.
도 5c는 본 발명의 제3 실시 예에 따른 제어회로를 구체적으로 설명하기 위한 회로도이다.
도 6a는 본 발명의 원리를 설명하기 위한 트랜지스터의 단면도이다.
도 6b는 도 6a에서 설명한 트랜지스터들을 다수개 연결한 경우를 설명하기 위한 도면이다.
도 7은 도 6a 및 6b에서 설명한 원리를 본 발명의 반도체 장치에 적용하여 설명하기 위한 도면이다.
도 8은 프로그램 데이터에 따른 고전압 생성회로의 구동력을 설명하기 위한 그래프이다.
도 9는 본 발명에 따른 프로그램 방법을 설명하기 위한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명에 따른 반도체 장치를 설명하기 위한 블럭도이다.
도 2를 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 다수의 회로들(130, 140, 150, 160, 170, 180) 및 입력되는 데이터에 따라 선택된 메모리 셀들의 문턱전압 레벨들을 설정하기 위해 다수의 회로들(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어회로(120)를 포함한다.
NAND 플래시 메모리 장치의 경우, 상기 회로들은 전압 생성 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160), 입출력 회로(170) 및 패스/페일 판단회로(180)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블럭들을 포함하며, 도 2에는 그 중 하나의 메모리 블럭이 도시되어 있다. 각각의 메모리 블럭은 다수의 스트링들(ST)을 포함한다. 스트링들(ST) 중 일부는 노말 스트링들로 지정되고, 일부는 플래그(flag) 스트링들로 지정된다. 각각의 스트링(ST)은 서로 동일하게 구성되며, 공통 소오스 라인(CSL)에 연결되는 소오스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F0 내지 Fn), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 플래그 스트링에 포함되는 셀들을 플래그 셀이라 부르지만, 구조는 메모리 셀과 동일하다. 소오스 셀렉트 트랜지스터(SST)의 게이트는 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(F0 내지 Fn)의 게이트들은 워드라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST)은 스트링들(ST) 각각에 대응하는 비트라인들(BLe 및 BLo)과 공통 소오스 라인(CSL) 사이에 연결된다. 비트라인들은 배열에 따라 짝수차 비트라인들을 이븐(even) 비트라인(BLe)이라 부르고, 홀수차 비트라인들을 오드(odd) 비트라인이라 부른다. 또한, 이븐 비트라인들(BLe)에 연결된 스트링들을 이븐 스트링이라 부르고, 오드 비트라인들(BLo)에 연결된 스트링들을 오드 스트링이라 부른다.
제어회로(120)는 메모리 셀들에 소거 펄스를 인가하는 동작, 메모리 셀들이 목표 소거 전압까지 낮아졌는지를 페이지 버퍼 그룹(150)을 통해 검출하기 위한 소거 검증동작, 소거 검증동작 결과 목표 소거 전압까지 낮아진 셀들과 낮아지지 않은 셀들이 혼재하면 목표 소거 전압까지 낮아진 셀들을 위한 프리 프로그램 동작 및 프리 프로그램 동작 수행 후, 모든 메모리 셀들이 목표 소거 전압까지 낮아질 때까지 소거 펄스 인가 동작, 소거 검증동작 및 프리 프로그램 동작을 반복하도록 제어한다. 제어회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 페이지 버퍼 신호들(PB SIGNALS)을 출력한다. 특히, 페이지 버퍼 신호들(PB SIGNALS)을 출력하기 위한 페이지 버퍼 제어회로(미도시)를 포함하는데, 페이지 버퍼 제어회로(미도시)는 하나의 고전압 생성회로 및 다수의 전압 분배회로들을 포함하며, 다수의 전압 분배회로들을 이용하여 페이지 버퍼신호들(PB SIGNALS)을 출력한다. 페이지 버퍼 제어회로(미도시)는 도 5a 내지 5c에서 상세히 설명하도록 한다.
또한, 제어회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어회로(120)는 프로그램 또는 소거 검증 동작 시 패스/페일 판단회로(180)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 목표 전압까지 상승했거나 하강했는지를 확인하고, 확인 결과에 따라 프로그램 또는 소거 동작의 재실시, 완료 또는 페일(fail) 여부를 결정한다.
전압 공급 회로(130, 140)는 제어회로(120)의 신호들(PGM, ERASE, READ, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 전압들을 선택된 메모리 블럭의 드레인 셀렉트 라인(DSL), 워드라인들(WL0 내지 WLn) 및 소오스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 생성 회로(130) 및 로우 디코더(140)를 포함한다.
전압 생성 회로(130)는 제어회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass, Vread)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 발생된 동작 전압들을 선택된 메모리 블럭의 라인들(DSL, SSL, WL[n:0])로 전달한다.
페이지 버퍼 그룹(150)은 메모리 셀들의 프로그램 상태 또는 소거 상태를 검출한다. 페이지 버퍼 그룹(150)은 비트라인들(BLe 및 BLo)과 각각 연결되는 페이지 버퍼들을 포함하며, 제어회로(120)에서 출력된 페이지 버퍼 신호들(PB SIGNALS)에 응답하여 메모리 셀들(F0 내지 Fn)에 데이터를 저장하는데 필요한 전압을 비트라인들(BLe 및 BLo)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 메모리 셀들(F0 내지 Fn)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BLe 및 BLo)을 프리차지하거나, 비트라인들(BLe 및 BLo)의 전압 변화에 따라 검출된 메모리 셀들(F0 내지 Fn)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼 그룹(150)에 포함된 각각의 페이지 버퍼들(PB)은 프로그램 동작시에는 래치에 입력된 프로그램 데이터가 '0'이면 비트라인들(BLe 또는 BLo)에 프로그램 허용전압(0V)을 인가하고, 프로그램 데이터가 '1'이면 비트라인들(BLe 또는 BLo)에 프로그램 금지전압(Vcc)을 인가한다. 또한, 페이지 버퍼들(PB)은 리드 동작 시에는 메모리 셀들(F0 내지 Fn)에 저장된 데이터에 따라 비트라인들(BL1 내지 BLk)의 전압을 조절하여 메모리 셀들(F0 내지 Fn)에 저장된 데이터를 검출한다. 또한, 페이지 버퍼들(PB)은 소거 동작 초기에는 비트라인들(BLe 및 BLo)에 소거 허용전압(예컨대, Vcc)을 인가하고, 소거 동작 중에는 소거 검증 결과에 따라 수행하는 프로그램 동작 시 소거된 스트링들(ST)에 연결된 비트라인들에 프로그램 허용 전압(예컨대, 0V)을 인가한다. 프로그램 허용 전압은 소거 검증 결과에 따라 각각의 페이지 버퍼의 래치에 입력된 데이터에 따라 결정된다.
컬럼 선택 회로(160)는 제어회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다. 또한, 페이지 버퍼 그룹(150)에서 출력된 데이터를 컬럼 라인(CL)을 통해 전달받고, 이를 패스/페일 판단회로(180)에 전달하기도 한다.
입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 페이지 버퍼그룹(150)의 페이지 버퍼들에 각각 입력하기 위하여 제어회로(120)의 제어에 따라 데이터(DATA)를 컬럼 선택 회로(160)에 전달한다. 전달된 데이터를 컬럼 선택 회로(160)가 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터(DATA)를 외부로 출력한다.
패스/페일 판단회로(180)는 프로그램 또는 소거 동작 후 실시되는 검증 동작에서 에러 셀들의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 또한, 패스/페일 판단회로(180)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다.
제어회로(120)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압들이 선택적으로 인가될 수 있도록 전압 생성 회로(130)를 제어한다. 이때, 패스/페일 판단회로(180)의 체크 신호(CS)에 따라 제어회로(120)가 전압 생성 회로(130)를 제어할 수도 있다.
도 3은 프로그램 동작 시, 프로그램 데이터에 따른 피크 커런트 및 디스터브를 설명하기 위한 그래프이다.
도 3을 참조하여, 반도체 장치의 프로그램 동작을 간략히 설명하면 다음과 같다. 프로그램 동작은, 선택된 메모리 셀들의 문턱전압을 상승시키는 단계, 메모리 셀들의 문턱전압이 목표레벨에 도달했는지를 검증하는 검증단계, 검증단계가 패스되지 않았으면 프로그램 전압을 점진적으로 상승시키면서 문턱전압이 목표레벨레 모두 도달할 때까지 상기 단계들을 반복한다. 특히, 검증단계에서는 선택된 페이지(page; 동일한 워드라인에 연결된 메모리 셀들의 그룹) 내의 메모리 셀들 중, 프로그램할 메모리 셀들의 문턱전압이 목표레벨에 모두 도달했는지를 검증한다. 검증결과, 목표레벨에 도달하지 않은 메모리 셀들에 연결된 비트라인들에는 프로그램 허용전압을 인가하고, 목표레벨에 도달한 메모리 셀들에 연결된 비트라인들에는 프로그램 금지전압을 인가한다. 목표레벨에 도달한 메모리 셀들은 해당 페이지 버퍼의 래치에 저장된 프로그램 데이터가 검증동작 시 '0'에서 '1'로 바뀌게 되므로 이후의 프로그램 동작에서는 해당 비트라인에 프로그램 금지전압이 인가되는 것이다.
따라서, 검증동작으로 인해 프로그램 동작의 초기(A)에는 프로그램 데이터 '0'의 개수가 가장 많고, 중간 단계(B)에서는 프로그램 데이터 '0'의 개수가 초기(A)보다 감소하게 되며(대신에, 프로그램 데이터 '1'의 개수는 증가함), 프로그램 동작이 완료될 때(C)에는 페이지 버퍼의 래치에 저장되었던 프로그램 데이터 '0'은 모두 '1'로 바뀌게 된다. 특히, 프로그램 데이터 '0'의 개수가 가장 많은 프로그램 동작 초기(A)에는 프로그램 허용전압(0V)이 인가되는 비트라인들의 개수가 가장 많기 때문에, 피크 커런트(peak current)도 가장 크다. 반면에, 프로그램 금지 포텐셜(potentail)에 해당하는 디스터브(disturb)는 프로그램 데이터 '0'의 개수가 많을수록 낮다. 즉, 비트라인들의 피크 커런트(peak current)는 디스터브 에너지와 반비례한다. 프로그램 데이터에 따른 피크 커런트의 변화를 구체적으로 설명하면 다음과 같다.
도 4a는 도 3의 (A) 구간을 설명하기 위한 도면이다.
도 3의 (A) 구간은 프로그램 데이터 '0'의 개수가 가장 많은 프로그램 초기단계에 해당하며, 이븐 비트라인들(BLe)이 선택되고, 오드 비트라인들(BLo)은 비선택된 경우를 예로 도시하였다. 비선택된 오드 비트라인들(BLo)에는 모두 프로그램 금지전압(Vcc)이 인가되고, 이븐 비트라인들(BLe) 중 선택된 비트라인들에는 프로그램 허용전압(0V)이 인가된다. 도 4a에서는 설명의 편의를 위하여 모든 이븐 비트라인들(BLe)을 선택된 비트라인으로 도시하였으나, 페이지 버퍼(PB)에 입력된 프로그램 데이터에 따라 이븐 비트라인들(BLe) 중에서도 프로그램 동작을 수행하지 않을 비트라인들에는 프로그램 금지전압(Vcc)을 인가한다. 도 4a에 도시된 바와 같이, 프로그램 금지전압(Vcc)을 인가하는 비트라인과 프로그램 허용전압(0V)을 인가하는 비트라인이 서로 인접해 있으면, 두 비트라인들 간의 전위차로 인하여 캐패시턴스(capacitance; cc)가 발생한다. 캐패시턴스가 증가할수록 프로그램 금지전압(Vcc) 레벨로 전위를 상승시키기가 어려워지기 때문에, 도 3의 (A) 구간과 같이 피크 커런트(peak current)가 증가한다.
도 4b는 도 3의 (B) 구간을 설명하기 위한 도면이다.
도 3의 (B) 구간은 프로그램 동작의 중간 단계에 해당되므로, 프로그램이 완료된 메모리 셀들의 개수가 점차 증가한다. 따라서, 페이지 버퍼의 래치에 저장된 프로그램 데이터 중 일부가 '0'에서 '1'로 바뀐다. 프로그램 데이터가 '0'에서 '1'로 바뀌면, 해당 페이지 버퍼(PB)에 연결된 이븐 비트라인들(BLe)에는 프로그램 금지전압(Vcc)이 인가된다. 즉, 프로그램 허용전압(0V)이 인가되던 비트라인들의 개수가 감소하므로, 비트라인들(BLe 및 BLo) 간의 캐패시턴스(cc) 또한 감소한다. 캐패시턴스(cc)가 감소할수록 비트라인들(BLe 및 BLo)에 프로그램 금지전압(Vcc)을 인가하기가 쉬워지므로, 프로그램 동작의 중간 단계(B)에서는 프로그램 동작의 초기(A)보다 피크 커런트(peak current)가 감소한다.
도 4c는 도 3의 (C) 구간을 설명하기 위한 도면이다.
도 3의 (C) 구간은 프로그램 동작의 완료 단계에 해당되므로, 페이지 버퍼의 래치에 저장된 프로그램 데이터는 모두 '1'이 된다. 이에 따라, 모든 이븐 및 오드 비트라인들(BLe 및 BLo)에 프로그램 금지전압(Vcc)이 인가될 때, 비트라인들(BLe 및 BLo) 간의 캐패시턴스(cc)는 최소가 되므로, 피크 커런트(peak current) 또한 최소가 된다.
상술한 도 3과 도 4a 내지 도 4c에서 설명한 프로그램 동작을 보면, 프로그램 동작의 초기(A)에는 프로그램 데이터 '0'이 가장 많고, 이때 캐패시턴스(cc)도 가장 크다는 것을 알 수 있다. 이러한 원리를 이용하여, 프로그램 동작 시 비트라인들(BLe 및 BLo)의 피크 커런트를 감소시키는 방법을 설명하면 다음과 같다.
도 5a는 본 발명의 제1 실시 예에 따른 페이지 버퍼 및 제어회로를 구체적으로 설명하기 위한 회로도이다.
도 5a를 참조하면, 페이지 버퍼(PB)는 비트라인들(BLe 및 BLo) 중 어느 하나의 비트라인을 선택하기 위한 비트라인 선택회로(210)와, 독출 동작시 선택된 비트라인의 전위를 센싱노드(SO)로 전달하기 위한 센싱회로(222)와, 센싱노드(SO)를 프리차지하기 위한 프리차지 회로(221), 데이터를 저장하기 위한 제1 래치(225) 및 제2 래치(226)와, 제1 래치(225)에 저장된 데이터를 센싱노드(SO)로 전달하기 위한 제1 전달회로(223)와, 제1 래치(226)에 저장된 데이터를 센싱노드(SO)로 전달하기 위한 제2 전달회로(224)와, 제1 래치(225)를 셋업(setup) 또는 리셋(reset)하기 위한 제1 셋/리셋 회로(227)와, 제2 래치(226)를 셋업 또는 리셋하기 위한 제2 셋/리셋 회로(228)와, 공통노드(CON)를 디스차지하기 위한 디스차지 회로(229)를 포함한다.
비트라인 선택회로(210)는, 프로그램 동작 중 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 각각 프리차지하기 위한 비트라인 프리차지 회로(211)와, 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택하기 위한 선택회로(212)를 포함한다.
비트라인 프리차지 회로(211)는 이븐 프리차지 신호(DISE)에 응답하여 이븐 비트라인(BLe)을 프리차지하기 위한 제1 스위치(N01)와, 오드 프리차지 신호(DISO)에 응답하여 오드 비트라인(BLO)을 프리차지하기 위한 제2 스위치(N02)를 포함한다. 제1 스위치(N01)는 이븐 비트라인(BLe)과 버추어전압(VIRPWR)이 인가되는 단자 사이에 연결된 NMOS 트랜지스터로 구현되며, 제2 스위치(N02)는 오드 비트라인(BLe)과 버추어전압(VIRPWR)이 인가되는 단자 사이에 연결된 NMOS 트랜지스터로 구현된다.
선택회로(212)는 이븐 선택신호(BSLE)에 응답하여 이븐 비트라인(BLe)을 선택하는 제3 스위치(N03)와, 오드 선택신호(BSLO)에 응답하여 오드 비트라인(BLo)을 선택하는 제4 스위치(N04)를 포함한다. 제3 스위치(N03) 및 제4 스위치(N04)는 NMOS 트랜지스터로 구현된다.
센싱회로(222)는 센싱신호(PBSENSE)에 응답하여 선택된 비트라인과 센싱노드(SO)를 연결하는 제5 스위치(N05)로 이루어지며, 제5 스위치(N05)는 NMOS 트랜지스터로 구현된다.
프리차지 회로(221)는 프리차지 신호(PRECHb)에 응답하여 전원전압(VDD) 단자와 센싱노드(SO)를 연결하여 센싱노드(SO)를 프리차지하기 위한 제6 스위치(N06)로 이루어지며, 제6 스위치(N06)는 PMOS 트랜지스터로 구현된다.
제1 래치(225)는 제1 및 제2 인터버들(I1 및 I2)로 이루어진다. 제1 인버터(I1)의 출력단과 제2 인버터(I2)의 입력단이 서로 연결되고, 제2 인버터(I2)의 출력단과 제1 인버터(I1)의 입력단이 서로 연결된다.
제2 래치(26)는 제3 및 제4 인터버들(I3 및 I4)로 이루어진다. 제3 인버터(I3)의 출력단과 제4 인버터(I4)의 입력단이 서로 연결되고, 제4 인버터(I4)의 출력단과 제3 인버터(I3)의 입력단이 서로 연결된다. 도 5에 도시된 페이지 버퍼(PB)에는 두 개의 래치들(225 및 226)이 포함되어 있으나, 반도체 장치에 따라 하나 또는 세 개 이상의 래치들이 포함될 수 있다.
제1 전달회로(223)는 제1 전달신호(TRANM)에 응답하여 제1 인버터(I1)의 출력단과 센싱노드(SO)를 연결하는 제8 스위치(N08)를 포함한다. 제8 스위치(N08)는 NMOS 트랜지스터로 구현된다.
제2 전달회로(224)는 제2 전달신호(TRANC)에 응답하여 제3 인버터(I3)의 출력단과 센싱노드(SO)를 연결하는 제10 스위치(N10)를 포함한다. 제10 스위치(N10)는 NMOS 트랜지스터로 구현된다.
제1 셋/리셋 회로(227)는 제1 리셋신호(RESET_A)에 응답하여 제2 인버터(I2)의 출력단과 공통노드(CON)를 연결함으로써 제1 래치(225)를 리셋(reset)하는 제11 스위치(N11)와, 제1 셋신호(SET_A)에 응답하여 제2 인버터(I2)의 입력단과 공통노드(CON)를 연결함으로써 제1 래치(225)를 셋업(setup)하는 제12 스위치(N12)를 포함한다. 제11 및 제12 스위치들(N11 및 N12)은 NMOS 트랜지스터로 구현된다.
제2 셋/리셋 회로(228)는 제2 리셋신호(RESET_B)에 응답하여 제4 인버터(I4)의 출력단과 공통노드(CON)를 연결함으로써 제1 래치(226)를 리셋(reset)하는 제13 스위치(N13)와, 제2 셋신호(SET_B)에 응답하여 제4 인버터(I4)의 입력단과 공통노드(CON)를 연결함으로써 제2 래치(226)를 셋업(setup)하는 제14 스위치(N14)를 포함한다. 제13 및 제14 스위치들(N13 및 N14)은 NMOS 트랜지스터로 구현된다.
디스차지 회로(229)는 센싱노드(SO)에 응답하여 공통노드(CON)와 접지단자(Vss)를 연결함으로써 공통노드(CON)를 디스차지하는 제15 스위치(N15)로 이루어지며, 제15 스위치(N15)는 NMOS 트랜지스터로 구현된다.
제어회로(120)는 반도체 장치에 포함된 회로들을 제어하기 위한 다수의 회로들을 포함한다. 이 중에서, 본 발명의 제1 실시 예에 따른 페이지 버퍼 제어회로(121)를 설명하면 다음과 같다.
페이지 버퍼 제어회로(121)는 하나의 고전압 생성회로(HV) 및 전압 분배회로들(DIV1 내지 DIVk)을 포함한다. 하나의 고전압 생성회로(HV)에서 생성된 고전압은 제1 내지 제k 전압 분배회로들(DIV1 내지 DIVk)에 전달되고, 제1 내지 제k 전압 분배회로들(DIV1 내지 DIVk)은 전달받은 고전압을 제어회로(120)에서 생성된 제1 내지 제k 제어신호들(CON1 내지 CONk)에 따라 페이지 버퍼(PB)에 포함된 각 스위치들(N01 내지 N06, N08, N10 내지 N15)을 동작시키기 위한 신호로 출력한다. 예를 들어, 제1 전압 분배회로(DIV1)는, 제1 제어신호(CON1)에 응답하여 고전압 생성회로(HV)에서 생성된 고전압을 페이지 버퍼(PB)의 제1 스위치(N01)를 턴온(turn on)시키기 위한 이븐 프리차지 신호(DISE)로 출력한다. 또한, 제2 전압 분배회로(DIV2)는, 제2 제어신호(CON2)에 응답하여 고전압 생성회로(HV)에서 생성된 고전압을 페이지 버퍼(PB)의 제2 스위치(N02)를 턴온시키기 위한 오드 프리차지 신호(DISO)로 출력한다. 이와 같은 방식으로, 페이지 버퍼 제어회로(121)는 하나의 고전압 생성회로(HV)에서 생성된 고전압을 제1 내지 제k 전압 분배회로들(DIV1 내지 DIVk)이 인가받고, 이를 페이지 버퍼(PB)에 포함된 스위치들에 전달한다. 따라서, 페이지 버퍼 제어회로(121)는 페이지 버퍼(PB)에 포함된 스위치들의 개수만큼 전압 분배회로들(DIV1 내지 DIVk)을 포함하여야 한다. 각각의 전압 분배회로들(DIV1 내지 DIVk)에서 출력된 신호들을 묶어서 상술한 페이지 버퍼 제어 신호(PB SIGNALS)라 한다.
제1 실시 예와 같이, 페이지 버퍼(PB)에 포함된 스위치들을 하나의 고전압 생성회로(HV)에서 생성된 고전압으로 제어하면, 페이지 버퍼(PB)의 래치(225 또는 226)에 저장된 데이터에 따라 고전압 생성회로(HV)의 구동력을 변화시킬 수 있다. 래치에 저장되는 데이터는 프로그램 동작 중, 프로그램 완료된 메모리 셀들에 따라 '0' 에서 '1'로 바뀌는데, 그 이유를 제1 래치(225)를 예를 들어 설명하면 다음과 같다.
제1 래치(225)에 프로그램 데이터가 저장되어 QA 노드의 전위가 접지전압(0V) 레벨이 된 경우, 제1 래치(225)에 저장된 데이터를 '0'이라 하고, QA 노드의 전위가 전원전압(Vcc) 레벨이 된 경우, 제1 래치(225)에 저장된 데이터를 '1'이라 한다. 페이지 버퍼(PB)를 동작시키기 위한 고전압의 페이지 버퍼 제어 신호들(PB SIGNALS)을 출력할 때, 제1 래치(225)에 '0' 데이터가 저장된 페이지 버퍼들의 개수가 많을수록 QA 노드의 낮은 전위(0V)로 인하여 캐패시턴스가 증가한다. 캐패시턴스가 증가하면, 캐패시턴스의 량에 따라 페이지 버퍼 신호들(PB SIGNALS)의 전위가 상승되는 속도가 변하게 된다. 이로 인해, 비트라인들에 전원전압(Vcc) 또는 프리차지 전압을 전달하는 스위치들의 턴온 속도가 변화된다. 즉, 페이지 버퍼들에 저장된 데이터 중 '0' 데이터의 개수가 많을수록 비트라인들의 전위를 상승시키는 속도를 늦출 수 있다. 특히, 선택된 페이지(동일한 워드라인에 연결된 메모리 셀들의 그룹)의 프로그램 동작 시, 선택된 페이지에 포함된 셀들 중 프로그램 완료된 셀들의 개수가 증가할수록 '1' 데이터가 저장된 페이지 버퍼들의 개수가 증가한다.
도 5b는 본 발명의 제2 실시 예에 따른 제어회로를 구체적으로 설명하기 위한 회로도이다.
도 5b를 참조하면, 제어회로(120)는 반도체 장치에 포함된 회로들을 제어하기 위한 다수의 회로들을 포함한다. 이 중에서, 본 발명의 제2 실시 예에 따른 페이지 버퍼 제어회로(122)를 설명하면 다음과 같다.
페이지 버퍼 제어회로(122)는 제1 고전압 생성회로(HV1), 제2 고전압 생성회로(HV2), 제1 고전압 생성회로(HV1)에서 생성된 고전압을 공통으로 전달받아 제1 내지 제6 제어신호들(CON1 내지 CON6)에 따라 이븐 프리차지 신호(DISE), 오드 프리차지 신호(DISO), 이븐 선택신호(BSLE), 오드 선택신호(BSLO), 센싱신호(PBSENSE), 제1 전달신호(TRANM)를 각각 출력하는 제1 내지 제6 전압 분배회로들(DIV1 내지 DIV6), 제2 고전압 생성회로(HV2)에서 생성된 고전압을 공통으로 전달받고 제7 내지 제k 제어신호들(CON7 내지 CONk)에 따라 페이지 버퍼에 포함된 나머지 스위치들을 제어하기 위한 신호들(TRANC, RESET_A,..., SET_B)을 출력하는 제7 내지 제k 전압 분배회로들(DIV1 내지 DIVk)을 포함한다.
특히, 페이지 버퍼(도 5a의 PB)에 포함된 스위치들 중, 비트라인의 전위 제어용 스위치들을 제어하기 위한 전압 분배회로들(DIV1 내지 DIV6)을 그룹화하고, 해당 스위치 회로들(DIV1 내지 DIV6)에는 하나의 고전압 생성회로에서 생성된 고전압을 공통으로 인가한다. 구체적으로, 제1 래치(도 5a의 225)에 저장된 데이터를 선택된 비트라인(BLe)에 반영하는데 사용되는 스위치들(N01, N03 내지 N05 및 N08) 및 비선택된 비트라인(BLo)을 프리차지하는데 사용되는 스위치(N2)를 제어하기 위한 제1 내지 제6 전압 분배회로들(DIV1 내지 DIV6)은 제1 고전압 생성회로(HV1)에서 생성된 고전압을 공통으로 인가받도록 한다. 그리고, 나머지 제7 내지 제k 전압 분배회로들(DIV7 내지 DIVk)은 제2 고전압 생성회로(HV2)에서 생성된 고전압을 공통으로 인가받도록 한다. 제1 및 제2 고전압 생성회로들(HV1 및 HV2)은 제어회로(120) 내부에서 생성되는 인에이블 신호에 의해 고전압을 생성하도록 할 수 있다. 제1 내지 제k 전압 분배회로들(DIV1 내지 DIVk)은 제어회로(120)의 내부에서 생성되는 제1 내지 제k 제어신호들(CON1 내지 CONk)에 응답하여 각각의 고전압 생성회로(HV1 또는 HV2)에서 생성된 고전압을 페이지 버퍼 제어신호들(PB SIGNALS)로 출력한다.
도 5c는 본 발명의 제3 실시 예에 따른 제어회로를 구체적으로 설명하기 위한 회로도이다.
도 5c를 참조하면, 제어회로(120)는 반도체 장치에 포함된 회로들을 제어하기 위한 다수의 회로들을 포함한다. 이 중에서, 본 발명의 제3 실시 예에 따른 페이지 버퍼 제어회로(121)를 설명하면 다음과 같다.
페이지 버퍼 제어회로(121)는 고전압을 생성하는 제1 고전압 생성회로(HV1), 제1 고전압 생성회로(HV1)에서 생성된 고전압을 공통으로 전달받아 이븐 프리차지 신호(DISE), 오드 프리차지 신호(DISO), 이븐 선택신호(BSLE), 오드 선택신호(BSLO), 센싱신호(PBSENSE), 제1 전달신호(TRANM)를 각각 출력하는 제1 내지 제6 전압 분배회로들(DIV1 내지 DIV6)을 포함한다. 또한, 페이지 버퍼 제어회로(121)는 제7 내지 제k 제어신호들(CON7 내지 CONk)에 응답하여 고전압을 각각 생성하는 제2 내지 제k-5 고전압 생성회로들(HV2 내지 HVk-5), 제2 내지 제k-5 고전압 생성회로들(HV2 내지 HVk-5)로부터 생성된 고전압을 각각 분배하여 이븐 프리차지 신호(DISE), 오드 프리차지 신호(DISO), 이븐 선택신호(BSLE), 오드 선택신호(BSLO), 센싱신호(PBSENSE), 제1 전달신호(TRANM) 이외의 나머지 신호들(TRANC, RESET_A,..., SET_B)를 출력하는 제7 내지 제k 전압 분배회로들(DIV7 내지 DIVk)을 포함한다.
특히, 페이지 버퍼(도 5a의 PB)에 포함된 스위치들 중, 비트라인의 전위 제어용 스위치들을 제어하기 위한 전압 분배회로들(DIV1 내지 DIV6)을 그룹화하고, 해당 전압 분배회로들(DIV1 내지 DIV6)에는 하나의 고전압 생성회로에서 생성된 고전압을 공통으로 인가한다. 구체적으로, 제1 래치(도 5a의 225)에 저장된 데이터를 선택된 비트라인(BLe)에 반영하는데 사용되는 스위치들(N01, N03 내지 N05 및 N08) 및 비선택된 비트라인(BLo)을 프리차지하는데 사용되는 스위치(N2)를 제어하기 위한 제1 내지 제6 전압 분배회로들(DIV1 내지 DIV6)은 하나의 제1 고전압 생성회로(HV1)에서 생성된 고전압을 공통으로 인가받고, 제1 내지 제6 제어신호들(CON1 내지 CON6)에 응답하여 제1 그룹의 페이지 버퍼 제어신호들(DISE, DISO, BSLE, BSLO, PBSENSE 및 TRANM)을 출력한다. 그리고, 나머지 제2 내지 제k-5 고전압 생성회로들(HV2 내지 HVk-5)은 제7 내지 제k 제어신호들(CON7 내지 CONk)에 응답하여 제2 그룹의 고전압의 페이지 버퍼 제어신호들을 생성한다. 즉, 페이지 버퍼 제어신호들(PB SIGNALS)은 제1 내지 제6 전압 분배회로들(DIV1 내지 DIV6)에서 출력된 제1 그룹의 페이지 버퍼 제어신호들과 제2 내지 제k-5 고전압 생성회로(HV2 내지 HVk-5)에서 생성된 제2 그룹의 페이지 버퍼 제어신호들을 포함한다.
도 6a는 본 발명의 원리를 설명하기 위한 트랜지스터의 단면도이다.
도 6a를 참조하여, 페이지 버퍼의 래치에 저장된 데이터에 따라 캐패시턴스가 변하는 원리를 보다 구체적으로 설명하면 다음과 같다.
페이지 버퍼(도 5a의 PB)에 포함된 각각의 스위치들(N01 내지 N06, N08, N10 내지 N15)은 도 6a에 도시된 바와 같은 트랜지스터(transistor; TR)로 구현된다. 도 6에는 트랜지스터의 기본 구조가 도시되어 있다. 트랜지스터는 반도체 기판(601) 상에 형성된 게이트 전극(603), 게이트 전극(603)의 양단과 접하는 반도체 기판(601)에 형성된 드레인(drain; 604), 소오스(source(605) 및 게이트 전극(603)과 반도체 기판(601) 사이에 형성된 게이트 절연막(602)으로 이루어진다. 트랜지스터의 접합영역 중, 드레인(604)의 전위가 0V인 경우, 게이트 전극(603)에 턴온전압(VG)을 인가하면 게이트 전극(603)과 드레인(604) 간의 캐패시턴스(cc)로 인해 게이트 전극(603)의 전위를 턴온전압(V G )의 목표레벨까지 상승시키는데 걸리는 시간이 길어진다. 이러한 특성은 하나의 트랜지스터보다는 다수의 트랜지스터들이 서로 연결될 때 더욱 크게 발생한다.
이에 대하여, 다음의 도6b를 참조하여 설명하도록 한다.
도 6b는 도 6a에서 설명한 트랜지스터들을 다수개 연결한 경우를 설명하기 위한 도면이다.
도 6b를 참조하면, 다수의 트랜지스터들(TR)의 게이트 전극(603)이 동일한 게이트 라인에 연결되면, 게이트 라인에 인가되는 게이트 전압은 각 트랜지스터들의 드레인에 인가된 전위의 영향을 받는다. 즉, 드레인의 전위가 각각 0V 또는 전원전압(Vcc)인 트랜지스터들이 서로 교호적으로 배열된 경우, 드레인의 전위가 모두 전원전압(Vcc)일 때보다 캐패시턴스가 증가하므로, 게이트 라인들의 전위를 상승시키는데 걸리는 시간이 길어진다. 따라서, 트랜지스터들 중, 드레인에 전원전압(Vcc)이 인가된 트랜지스터(TR)도 서서히 턴온되며, 이로 인해 소오스(source)로 전달되는 전압(VOL) 또한 서서히 상승하게 된다.
도 7은 도 6a 및 6b에서 설명한 원리를 본 발명의 반도체 장치에 적용하여 설명하기 위한 도면이다.
도 7을 참조하면, 도 6b와 마찬가지로, 반도체 장치에 포함된 다수의 페이지 버퍼들(PB)에 '0'데이터가 많이 저장될수록 캐패시턴스가 증가하므로, 페이지 버퍼 제어신호(PB SIGNALS)를 목표레벨까지 상승시키는데 걸리는 시간이 길어진다. 이로 인해, 페이지 버퍼(PB)와 비트라인(BLe 또는 BLo)을 연결하는 스위치들도 점진적으로 턴온되기 때문에 전원전압(Vcc)이 전달될 비트라인들(BLe)의 전위가 목표레벨(전원전압 레벨)에 도달하는데 걸리는 시간도 길어진다.
따라서, 프로그램 동작 초기에는 후반부보다 프로그램 데이터 '0'의 개수가 더 많기 때문에 캐패시턴스도 더 크고, 이로 인해 비선택된 비트라인들의 전위를 목표레벨까지 상승시키는 데 걸리는 시간도 길어진다.
도 8은 프로그램 데이터에 따른 고전압 생성회로의 구동력을 설명하기 위한 그래프이다.
구체적으로, 도 8은 프로그램 동작을 진행하는 동안, 프로그램 데이터 '0'의 개수 변화에 따른 고전압 생성회로의 구동력 변화를 나타낸 그래프이다. 프로그램 동작이 시작할 때(A)에는 프로그램 완료된 셀들이 없으므로, 프로그램 데이터 '0'의 개수가 가장 많다. 이때, 페이지 버퍼에서는 캐패시턴스가 가장 높게 발생하므로, 페이지 버퍼에 전달하는 페이지 버퍼 제어신호들(PB SIGNALS)의 고전압원(high voltage source)인 고전압 생성회로의 구동력은 가장 낮아진다. 프로그램 동작을 진행할수록 프로그램 완료되는 셀들이 발생하므로, 페이지 버퍼에 저장되었던 일부 프로그램 데이터 '0'이 '1'로 바뀌면서 '0' 데이터의 개수는 점차 감소한다. 이에 따라, 페이지 버퍼의 캐패시턴스 또한 감소하므로, 고전압 생성회로의 구동력은 점차 상승한다(상승구간). 프로그램 데이터 '0'의 개수가 일정 수에 도달한 이후부터는 캐패시턴스의 감소 량에 관계없이 고전압 생성회로의 구동력은 일정해진다(유지구간). 이때, 일정 수는 반도체 장치에 포함된 전체 페이지 버퍼들의 개수 중 약 50%에 해당하는 수가 될 수 있다. 특히, 상승구간 초기에서는, 프로그램 금지전압(예컨대, 전원전압)이 인가되어야 하는 비트라인들의 전위가 목표레벨까지 도달하지 못하더라도, 프로그램 동작 초기에는 선택된 워드라인에 인가되는 프로그램 전압 레벨이 낮으므로 비선택된 셀들이 프로그램되는 현상은 발생하지 않는다.
도 9는 본 발명에 따른 프로그램 방법을 설명하기 위한 타이밍도이다.
도 9 및 도 5a를 참조하여, 이븐 비트라인들(BLe)이 선택되고 오드 비트라인들(BLo)이 비선택된 프로그램 동작을 예를 들어 설명하면 다음과 같다.
( T1 내지 T2 ) 비트라인 프리차지 구간
버추어전압(VIRPWR)을 하이(high)레벨로 상승시킨 후, T1 시점에서 오드 프리차지 신호(DISO), 이븐 선택신호(BSLE), 센싱신호(PBSENSE) 및 제1 전달신호(TRANM)를 각각의 스위치들(도 5a의 N02, N03, N05 및 N08)에 공급한다. 오드 프리차지 신호(DISO), 이븐 선택신호(BSLE), 센싱신호(PBSENSE) 및 제1 전달신호(TRANM)의 고전압원(high voltage source)은 하나의 고전압 생성회로(도 5a의 121)에서 생성되는 고전압이므로, 제1 래치(도 5a의 225)에 저장된 프로그램 데이터에 따라 목표레벨(VG1)에 도달하는 시간이 달라진다. 예를 들어, ISPP(incremental step pulse program) 방식의 프로그램 수행 시, 프로그램 동작의 초기(A)에는, 프로그램 데이터 '0'의 개수가 많기 때문에 오드 프리차지 신호(DISO), 이븐 선택신호(BSLE), 센싱신호(PBSENSE) 및 제1 전달신호(TRANM)가 목표레벨(VG1)에 도달하는 시간이 오래 걸린다. 하지만, 프로그램 동작이 진행될수록, 즉 프로그램 완료된 메모리 셀들의 개수가 많아질수록(C) 제1 래치(255)에 '1'의 프로그램 데이터가 저장된 페이지 버퍼(PB)가 많아지기 때문에 캐패시턴스는 감소하고, 오드 프리차지 신호(DISO), 이븐 선택신호(BSLE), 센싱신호(PBSENSE) 및 제1 전달신호(TRANM)가 목표레벨(VG1)에 도달하는 시간은 짧아진다(C).
제1 래치(255)에 '0'의 프로그램 데이터가 입력되어 있는 경우, 오드 프리차지 신호(DISO)가 제2 스위치(N02)에 인가되면, 버추어전압(VIRPWR)이 인가되는 단자와 비선택된 오드 비트라인들(BLo)이 서로 연결되면서 오드 비트라인들(BLo)에는 프로그램 금지전압(Vcc)이 인가된다. 이와 동시에, 이븐 선택신호(BSLE), 센싱신호(PBSENSE) 및 제1 전달신호(TRANM)가 각각의 스위치들(N03, N05 및 N08)에 인가되면, 이븐 비트라인들(BLe)은 0V의 프로그램 허용전압(0V) 레벨을 유지한다. 이때, 반도체 장치에 포함된 페이지 버퍼들 중, 프로그램 데이터 '0'이 저장된 페이지 버퍼들의 개수가 많을수록 오드 비트라인들(BLo)에 인가되는 프로그램 금지전압은 목표레벨(VG1)까지 천천히 상승하고(A), 프로그램 데이터 '0'이 저장된 페이지 버퍼들의 개수가 적어질수록 오드 비트라인들(BLo)에 인가되는 프로그램 금지전압은 목표레벨(VG1)까지 빠르게 상승한다(C).
제1 래치(255)에 '1'의 프로그램 데이터가 입력되어 있는 경우, 오드 프리차지 신호(DISO)가 제2 스위치(N02)에 인가되면, 버추어전압(VIRPWR)이 인가되는 단자와 비선택된 오드 비트라인들(BLo)이 서로 연결되면서 오드 비트라인들(BLo)의 전위가 점진적으로 상승한다. 이와 동시에, 이븐 선택신호(BSLE), 센싱신호(PBSENSE) 및 제1 전달신호(TRANM)가 각각의 스위치들(N03, N05 및 N08)에 인가되면, 이븐 비트라인들(BLe)은 프로그램 금지전압(Vcc)으로 상승한다. 이때, 반도체 장치에 포함된 페이지 버퍼들 중, 프로그램 데이터 '0'이 저장된 페이지 버퍼들의 개수가 많을수록 오드 비트라인들(BLo) 및 이븐 비트라인들(BLe)에 인가되는 프로그램 금지전압은 천천히 상승하고(A), 프로그램 데이터 '0'이 저장된 페이지 버퍼들의 개수가 적어질수록 오드 비트라인들(BLo) 및 이븐 비트라인들(BLe)에 인가되는 프로그램 금지전압은 빠르게 상승한다(C).
따라서, 프로그램 동작 초기에 이븐 및 오드 비트라인들(BLe 및 BLo)의 전위가 상승하는 속도를 늦춤으로써 피크 커런트(peak currnet)의 급격한 증가를 억제할 수 있다.
( T2 내지 T3 ) 패스전압 인가구간
제5 및 제6 스위치들(도 5a의 DIV5 및 DIV6)을 턴오프(turn off)시켜서 센싱신호(PBSENSE) 및 제1 전달신호(TRANM)의 공급을 차단하고, 모든 워드라인들(Sel. WL 및 Unsel. WL)에 패스전압(Vpass)을 인가한다.
( T3 내지 T4 ) 부스팅 구간
모든 워드라인들(Sel. WL 및 Unsel. WL)에 패스전압(Vpass)이 인가된 상태를 일정시간 동안 유지시킴으로써, 비선택된 셀 스트링들에 채널 부스팅(channel boosting)을 발생시킨다. 이에 따라, 비선택된 셀 스트링들의 채널 전위가 상승한다. 이때, 센싱신호(PBSENSE)는 로우레벨을 유지시켜도 되지만, 목표레벨보다 낮은 하이레벨의 센싱신호(PBSENSE)를 발생시켜서 프로그램 동작을 수행하는 동안 선택된 비트라인들에 제1 래치(225)에 저장된 데이터가 계속 반영될 수 있도록 할 수 있다.
( T4 내지 T5 ) 프로그램 전압 인가 구간
선택된 워드라인들(Sel. WL)에 프로그램 전압(Vpgm)을 인가하여, 선택된 셀 스트링들에 포함된 선택된 메모리 셀들을 프로그램한다.
T6 이후에는, 선택된 워드라인(Sel. WL)에 연결된 메모리 셀들의 프로그램 검증동작을 수행하고, 검증동작이 패스되면 프로그램 동작을 종류하고, 패스되지 않았으면 프로그램 전압을 점진적으로 상승시키면서 선택된 메모리 셀들의 문턱전압이 프로그램 목표레벨에 도달할 때까지 프로그램 및 검증동작을 반복한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
110: 메모리 셀 어레이 120 : 제어회로
130: 전압 생성 회로 140: 로우 디코더
150: 페이지 버퍼그룹 160: 컬럼 선택 회로
170: 입출력 회로 180: 패스/페일 판단회로
121, 122, 123: 페이지 버퍼 제어회로

Claims (15)

  1. 다수의 메모리 셀들이 포함된 셀 스트링들;
    페이지 버퍼 제어신호들에 따라, 상기 셀 스트링들과 연결된 비트라인과 데이터가 저장되는 래치를 연결하거나, 상기 비트라인을 프리차지하기 위한 회로들이 포함된 페이지 버퍼;
    상기 페이지 버퍼 제어신호들을 하나의 고전압원을 사용하여 생성하기 위한 페이지 버퍼 제어회로; 및
    상기 페이지 버퍼 제어회로를 제어하기 위한 제어신호들을 생성하는 제어회로를 포함하며,
    상기 페이지 버퍼 제어회로는 상기 제어회로보다 상기 페이지 버퍼에 더 인접하여 배치된 반도체 장치.
  2. 제1항에 있어서,
    상기 페이지 버퍼 제어회로는,
    상기 고전압원에 해당되는 제1 고전압 생성회로; 및
    상기 제어신호들 중, 제1 제어신호들에 따라 상기 제1 고전압 생성회로에서 생성된 고전압을 각각 분배하여 상기 회로들을 제어하기 위해 제1 페이지 버퍼 제어신호들을 출력하는 전압 분배회로들을 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 페이지 버퍼 제어회로는,
    고전압을 생성하는 하나의 제2 고전압 생성회로; 및
    상기 제어신호들 중, 제2 제어신호들에 따라 상기 제2 고전압 생성회로에서 생성된 고전압을 분배하여 상기 페이지 버퍼들에 포함된 나머지 회로들을 제어하기 위해 제2 페이지 버퍼 제어신호들을 각각 출력하는 제2 전압 분배회로들을 더 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 페이지 버퍼 제어회로는,
    고전압을 생성하는 다수의 제2 고전압 생성회로들; 및
    상기 제어신호들 중, 제2 제어신호들에 따라, 상기 제2 고전압 생성회로들에서 생성된 고전압을 분배하여 상기 페이지 버퍼들에 포함된 나머지 회로들을 제어하기 위해 제2 페이지 버퍼 제어신호들을 출력하는 제2 전압 분배회로들을 더 포함하는 반도체 장치.
  5. 다수의 메모리 셀들이 포함된 이븐 및 오드 셀 스트링들;
    이븐 또는 오드 프리차지 신호에 따라 상기 이븐 셀 스트링들과 연결된 이븐 비트라인 또는 상기 오드 셀 스트링과 연결된 오드 비트라인을 프리차지하기 위한 비트라인 프리차지 회로, 이븐 또는 오드 선택신호에 따라 상기 이븐 또는 오드 비트라인을 선택하기 위한 선택회로, 센싱신호에 따라 선택된 비트라인과 센싱노드를 연결하기 위한 센싱회로, 전달신호에 따라 래치에 저장된 데이터를 상기 센싱노드로 전달하기 위한 전달회로가 포함된 페이지 버퍼; 및
    상기 이븐 및 오드 프리차지 신호들, 상기 이븐 및 오드 선택신호들, 상기 센싱신호 및 상기 전달신호를 하나의 고전압원을 사용하여 생성하기 위한 페이지 버퍼 제어회로를 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 페이지 버퍼 제어회로는,
    상기 고전압원에 해당되는 고전압 생성회로; 및
    상기 제어신호들에 따라 상기 고전압 생성회로에서 생성된 고전압을 각각 분배하여 상기 이븐 및 오드 프리차지 신호들, 상기 이븐 및 오드 선택신호들, 상기 센싱신호 및 상기 전달신호를 출력하는 전압 분배회로들을 포함하는 반도체 장치.
  7. 데이터가 저장되는 페이지 버퍼들 및 상기 페이지 버퍼들을 동작시키기 위한 페이지 버퍼 제어신호들을 출력하는 페이지 버퍼 제어회로를 포함하며,
    상기 페이지 버퍼 제어회로는,
    고전압을 생성하되, 상기 페이지 버퍼들에 저장된 데이터에 따라 구동력이 달라지는 하나의 고전압 생성회로; 및
    상기 고전압을 공통으로 인가받고, 제어신호들에 응답하여 상기 페이지 버퍼 제어신호들을 출력하는 전압 분배회로들을 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 고전압 생성회로의 구동력은, 상기 페이지 버퍼들에 입력된 데이터 중, '0' 데이터가 입력된 페이지 버퍼들의 수에 의해 달라지는 반도체 장치.
  9. 제7항에 있어서,
    상기 고전압 생성회로는,
    상기 '0' 데이터가 저장된 페이지 버퍼들의 수가 감소하여 일정 수에 도달할 때까지는 점차 상승하는 구동력을 갖고, 상기 '0' 데이터가 저장된 페이지 버퍼들의 수가 상기 일정 수에 도달한 이후부터는 일정한 구동력을 유지하는 반도체 장치.
  10. 제7항에 있어서,
    프로그램 동작 시, 상기 '0' 데이터가 저장된 페이지 버퍼들에 연결된 비트라인들에는 프로그램 금지전압이 인가되고,
    나머지 비트라인들에는 프로그램 허용전압이 인가되는 반도체 장치.
  11. 제10항에 있어서,
    상기 고전압 생성회로의 구동력에 의해, 상기 프로그램 금지전압이 목표레벨에 도달하는데 걸리는 시간이 달라지는 반도체 장치.
  12. 제11항에 있어서,
    상기 프로그램 금지전압이 목표레벨에 도달하는데 걸리는 시간은, 상기 고전압 생성회로의 구동력에 비례하는 반도체 장치.
  13. 하나의 고전압원을 사용하여 고전압을 생성하는 단계;
    상기 고전압을 각각 분배하여 페이지 버퍼 제어신호들을 출력하는 단계; 및
    상기 페이지 버퍼신호들에 따라 셀 스트링들과 연결된 비트라인들에 프로그램 금지전압 또는 프로그램 허용전압을 인가하는 단계를 포함하는 반도체 장치의 동작방법.
  14. 제13항에 있어서,
    프로그램 동작 시,
    상기 프로그램 금지전압은 전원전압(Vcc)이고, 상기 프로그램 허용전압은 접지전압(0V)의 전압이 되는 반도체 장치의 동작방법.
  15. 제13항에 있어서,
    프로그램 동작 시, 상기 비트라인들에 상기 프로그램 금지전압 또는 상기 프로그램 허용전압을 인가하기 위하여, 상기 페이지 버퍼 제어신호들을 동시에 출력하는 반도체 장치의 동작방법.
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