CN102820051B - 半导体器件及其操作方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其操作方法。所述半导体器件包括：单元串，所述单元串每个都包括多个存储器单元；页缓冲器，所述页缓冲器与位线耦接且被配置成响应于页缓冲器控制信号对所述位线预充电以及将数据储存在锁存器中；页缓冲器控制电路，所述页缓冲器控制电路被配置成利用高电压源产生所述页缓冲器控制信号；以及控制器，所述控制器被配置成产生用于控制所述页缓冲器控制电路的控制信号。

Description

半导体器件及其操作方法
相关申请的交叉引用
本申请要求2011年6月9日提交的韩国专利申请的申请号为10-2011-0055530的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的实施例涉及一种半导体器件及其操作方法，更具体而言涉及一种用于控制页缓冲器(page buffer)的半导体器件的控制器。
背景技术
半导体器件包括用于储存数据的存储器单元阵列和用于储存存储器单元阵列中的数据或读取储存在存储器单元阵列中的数据的多个电路。包括在多个电路中的页缓冲器响应于控制器所产生的页缓冲器信号来控制与存储器单元阵列耦接的位线的电压。
图1是说明现有的控制器和现有的页缓冲器的电路图。
参见图1，半导体器件包括存储器单元阵列10、多个页缓冲器20、以及控制器40。
存储器单元阵列10包括多个存储块。每个存储块包括多个单元串，多个单元串每个都耦接在位线BLe或BLo与公共源极线CSL之间。单元串根据它们的排列顺序而分为偶数单元串STe和奇数单元串STo。图1示出包括在存储块中的一个中的偶数单元串STe和奇数单元串STo。与偶数单元串STe耦接的位线被称为偶数位线BLe、与奇数单元串STo耦接的位线被称为奇数位线BLo。单元串具有相同的构造，因而下面将仅以偶数单元串Ste为例进行详细描述。
偶数单元串STe包括串联耦接在偶数位线BLe与公共源极线CSL之间的漏极选择晶体管DST、多个存储器单元F0至Fn、以及源极选择晶体管SST。单元串STe和STo中所包括的漏极选择晶体管DST的栅极与漏极选择线DSL耦接，单元串STe和STo中所包括的存储器单元F0至Fn的栅极与多个字线WL0至WLn耦接，且单元串STe和STo中所包括的源极选择晶体管SST的栅极与源极选择线SSL耦接。
页缓冲器20包括用于选择位线BLe和BLo中的一个的位线选择电路30、用于在读取操作中将选中的位线的电位传送到感测节点SO的感测电路22、用于对感测节点SO预充电的预充电电路21、用于储存数据的第一锁存器25和第二锁存器26、用于将储存在第一锁存器25中的数据传送到感测节点SO的第一传送电路23、用于将储存在第二锁存器26中的数据传送到感测节点SO的第二传送电路24、用于对第一锁存器25进行设置和复位的第一设置/复位电路27、用于对第二锁存器26进行设置和复位的第二设置/复位电路28、以及用于对公共节点CON进行放电的放电电路29。
位线选择电路30包括用于在编程操作中对偶数位线Ble或奇数位线Blo进行预充电的位线预充电电路31以及用于选择偶数位线Ble或奇数位线Blo的选择电路32。
位线预充电电路31包括用于响应于偶数预充电信号DISE对偶数位线Ble预充电的第一开关N01以及用于响应于奇数预充电信号DISO对奇数位线BLo预充电的第二开关N02。第一开关N01由耦接在偶数位线Ble与用于供应虚拟电压VIRPWR的端子之间的NMOS晶体管形成。第二开关N02由耦接在奇数位线Ble与用于供应虚拟电压VIRPWR的端子之间的NMOS晶体管。
选择电路32包括用于响应于偶数选择信号BSLE选择偶数位线Ble的第三开关N03和用于响应于奇数选择信号BSLO选择奇数位线Blo的第四开关N04。第三开关N03和第四开关N04每个都由NMOS晶体管形成。
感测电路22包括用于响应于感测信号PBSENSE将选中的位线与感测节点SO耦接的第五开关N05。第五开关N05由NMOS晶体管形成。
预充电电路21包括用于响应于预充电信号PRECHb将电源电压VDD的端子与感测节点SO耦接并且对感测节点SO预充电的第六开关N06。第六开关N06由PMOS晶体管形成。
第一锁存器25包括第一反相器I1和第二反相器I2。第一反相器I1的输出端子与第二反相器I2的输入端子耦接，以及第二反相器I2的输出端子与第一反相器I1的输入端子耦接。
第二锁存器26包括第三反相器I3和第四反相器I4。第三反相器I3的输出端子与第四反相器I4的输入端子耦接，以及第四反相器I4的输出端子与第三反相器I3的输入端子耦接。尽管仅示出两个锁存器25和26被包括在图1的页缓冲器20中，但是根据半导体器件、页缓冲器20中可以包括一个锁存器或者三个或更多个锁存器。
第一传送电路23包括用于响应于第一传送信号TRANM将第一反相器I1的输出端子与感测节点SO耦接的第八开关N08。第八开关N08由NMOS晶体管形成。
第二传送电路24包括用于响应于第二传送信号TRANC将第三反相器I3的输出端子与感测节点SO耦接的第十开关N10。第十开关N10由NMOS晶体管形成。
第一设置/复位电路27包括第十一开关N11和第十二开关N12，所述第十一开关N11用于通过响应于第一复位信号RESET_A将第二反相器I2的输出端子与公共节点CON耦接来将第一锁存器25复位，所述第十二开关N12用于通过响应于第一设置信号SET_A将第二反相器I2的输入端子与公共节点CON耦接来设置第一锁存器25。第十一开关N11和第十二开关N12每个都由NMOS晶体管形成。
第二设置/复位电路28包括第十三开关N13和第十四开关N14，所述第十三开关N13用于通过响应于第二复位信号RESET_B将第四反相器I4的输出端子与公共节点CON耦接来将第二锁存器26复位，所述第十四开关N14用于通过响应于第二设置信号SET_B将第四反相器I4的输入端子与公共节点CON耦接来设置第一锁存器26。第十三开关N13和第十四开关N14每个都由NMOS晶体管形成。
放电电路29包括用于通过响应于感测节点SO的电压而将公共节点CON与接地端子Vss耦接而将公共节点CON放电的第十五开关N15。第十五开关N15由NMOS晶体管形成。
控制器40包括用于控制包括在半导体器件中的电路的多个电路。图1示出多个电路之中的页缓冲器控制电路(50和60)。页缓冲器控制电路(50和60)包括用于产生高电压的高电压发生单元50和用于将高电压发生单元50的高电压转换成具有各种电平的页缓冲器控制信号PB形式并输出页缓冲器控制信号PB SIGNALS的电压分压单元60。高电压发生单元50包括用于响应于第一至第k控制信号CON1至CONk产生各个高电压的第一至第k高电压发生器HV1至HVk。高电压发生电路60包括用于输出具有各种电平的各个页缓冲器控制信号PBSIGNALS形式的高电压的第一至第k分压器DIV1至DIVk。根据一个实例，多个第一至第k高电压发生器HV1至HVk用作页缓冲器控制信号PB SIGNALS的高电压源的原因在于可以使页缓冲器控制信号PB SIGNALS PB SIGNALS快速达到目标电平。例如，第一分压器DIV1可以从第一高电压发生器HV1接收高电压并且输出用于导通第一开关N01的偶数预充电信号DISE。第二分压器DIV2可以从第二高电压发生器HV2接收高电压并输出奇数预充电信号DISO。同样地，分压器DIV1至DIVk可以从高电压发生器HV1至HVk接收各个高电压并且输出用于使包括在页缓冲器20中的开关导通或截止的各个页缓冲器控制信号PB SIGNALS。
然而，如果多个高电压发生器HV1至HVk用作页缓冲器控制信号PB SIGNALS的高电压源，页缓冲器20的操作速度可以提高，但是多个高电压发生器HV1至HVk所消耗的电流量增大，因为多个高电压发生器被驱动。根据一个实例，大大增大偶数位线与奇数位线之间的电容(即，耦接在偶数位线与奇数位线之间的寄生电容)，因为编程数据“0”的数目在编程操作的早期比编程操作的后期大。为此，在将未选中的位线的电位提高到等于编程禁止电压Vcc的电平的过程中，峰值电流增大。此时，电流量可能会突然上升。
发明内容
本发明的示例性实施例涉及一种半导体器件及其制造方法，所述半导体器件及其制造方法基于高电压发生器的驱动力根据编程操作中的选中的页内的被编程单元的数目而改变这一原理来减少编程操作中所消耗的电流。
根据本发明的一个方面，一种半导体器件包括：单元串，所述单元串每个都包括多个存储器单元；页缓冲器，所述页缓冲器与位线耦接且被配置成响应于页缓冲器控制信号对所述位线预充电以及将数据储存在锁存器中；页缓冲器控制电路，所述页缓冲器控制电路被配置成利用高电压源产生所述页缓冲器控制信号；以及控制器，所述控制器被配置成产生用于控制所述页缓冲器控制电路的控制信号。
根据本发明的另一个方面，一种半导体器件，包括：偶数单元串和奇数单元串，所述偶数单元串和所述奇数单元串每个都包括多个存储器单元；页缓冲器，所述页缓冲器包括分别响应于偶数预充电信号和奇数预充电信号用于对与偶数单元串耦接的偶数位线和与奇数单元串耦接的奇数位线预充电的位线预充电电路、用于分别响应于偶数选择信号和奇数选择信号来选择偶数位线和奇数位线的选择电路、用于响应于感测信号而将选中的位线与感测节点耦接的感测电路、以及用于响应于传送信号而将储存在锁存器中的数据传送到所述感测节点的传送电路；以及页缓冲器控制电路，所述页缓冲器控制电路被配置成利用高电压源产生所述偶数预充电信号和所述奇数预充电信号、所述偶数选择信号和所述奇数选择信号、所述感测信号、以及所述传送信号。
根据本发明的又一个方面，一种半导体器件，包括：页缓冲器，所述页缓冲器被配置成储存数据；以及页缓冲器控制电路，所述页缓冲器控制电路被配置成产生用于操作所述页缓冲器的页缓冲器控制信号，其中，所述页缓冲器控制电路包括：高电压发生器，所述高电压发生器被配置成产生高电压且具有根据储存在页缓冲器中的数据而改变的驱动力；以及分压器，所述分压器被配置成响应于控制信号共同地接收所述高电压且产生所述页缓冲器控制信号。
根据本发明的又一个方面，一种操作半导体器件的方法，包括以下步骤：利用高电压源产生高电压；通过对所述高电压分压来产生页缓冲器控制信号；以及响应于所述页缓冲器控制信号向与单元串耦接的位线提供编程禁止电压或编程允许电压。
附图说明
图1是说明现有的控制器和现有的页缓冲器的电路图；
图2是说明根据本发明的半导体器件的框图；
图3是说明根据编程操作中的编程数据的峰值电流和干扰的图；
图4A是说明图3的部分(A)的图；
图4B是说明图3的部分(B)的图；
图4C是说明图3的部分(C)的图；
图5A是说明根据本发明的第一实施例的页缓冲器和控制器的详细电路图；
图5B是根据本发明的第二实施例的控制器的详细电路图；
图5C是根据本发明的第三实施例的控制器的详细电路图；
图6A是用于说明本发明的原理的晶体管的截面图；
图6B是说明参照图6A描述的多个晶体管耦接的实例的图；
图7是说明参照图6A和图6B描述的原理应用于本发明的半导体器件的实例的图；
图8是说明根据编程数据的高电压发生器的驱动力的图；以及
图9是说明根据本发明的编程方法的时序图。
具体实施方式
下面将参照附图详细描述本发明的一些示例性实施例。提供附图是为了使本领域技术人员能理解本发明的实施例的范围。
图2是说明根据本发明的半导体器件的框图。
参见图2，半导体存储器件包括存储器单元阵列110、被配置成对包括在存储器单元阵列110中的存储器单元执行编程操作或读取操作的多个电路(130、140、150、160、170和180)、以及被配置成控制多个电路(130、140、150、160、170和180)以便基于输入数据设置选中的存储器单元的阈值电压的控制器120。
在NAND快闪存储器件的情况下，电路包括电压发生器130、行译码器140、页缓冲器组150、列选择器160、输入/输出(I/O)电路170、以及通过/失败(P/F)检查电路180。
存储器单元阵列110包括多个存储块。图2示出存储块中的一个示例性存储块。存储块包括多个串ST。串ST中的一些被指定作为正常串，以及串ST中的一些被指定作为标志串。串ST具有相同的构造。每个串都包括与公共源极线CSL耦接的源极选择晶体管SST、多个存储器单元F0至Fn、以及与位线BL耦接的漏极选择晶体管DST。包括在标志串中的存储器单元被称为标志单元，其中标志单元具有与包括在正常串中的正常单元相同的构造。源极选择晶体管SST的栅极与源极选择线SSL耦接，存储器单元F0至Fn的栅极与各个字线WL0至WLn耦接，以及漏极选择晶体管DST的栅极与漏极选择线DSL耦接。串ST耦接在各个位线Ble和Blo与公共源极线CSL之间。在位线中，根据布置，偶数编号的位线被称为偶数位线Ble，奇数编号的位线被称为奇数位线Blo。另外，与偶数位线Ble耦接的串被称为偶数串，以及与奇数位线Blo耦接的串被称为奇数串。
控制器120实施控制，从而执行供应擦除脉冲至存储器单元的操作，执行经由页缓冲器组150来执行检测存储器单元的阈值电压是否具有目标擦除电压的擦除验证操作，如果擦除验证的结果是具有目标擦除电压的阈值电压的单元与具有高于目标擦除电压的阈值电压的单元共存，则对具有目标擦除电压的阈值电压的单元执行预编程操作，以及重复执行供应擦除脉冲的操作、擦除验证操作和预编程操作直到所有的存储器单元的阈值电压都在预编程操作执行之后达到目标擦除电压。控制器120响应于命令信号CMD在内部产生编程操作信号PGM、读取操作信号READ或擦除操作信号ERASE，而且还根据操作的类型产生用于控制页缓冲器组150的页缓冲器PB的页缓冲器信号PB SIGNALS。根据一个实例，控制器120包括用于产生页缓冲器信号PB SIGNALS的页缓冲器控制电路(未示出)。页缓冲器控制电路(未示出)包括单个高电压发生器和多个分压器，并且利用所述多个分压器产生页缓冲器信号PB SIGNALS。下面参照图5A至图5C详细描述页缓冲器控制电路(未示出)。
控制器120响应于地址信号ADD在内部产生行地址信号RADD和列地址信号CADD。另外，控制器120在编程或擦除验证操作中响应于P/F检查电路180所产生的检查信号PFC来检查选中的存储器单元的阈值电压是否已上升或下降到目标电压。控制器120根据检查结果来判断是否再次执行编程或擦除操作或者来判断编程或擦除操作的结果是通过还是失败。
电压供应电路(130和140)响应于控制器120的信号PGM、ERASE、READ和RADD将存储器单元的编程操作、擦除操作或读取操作的电压供应给选中的存储器单元的漏极选择线DSL、字线WL0至WLn、以及源极选择线SSL。电压供应电路(130和140)包括电压发生器130和行译码器140。
电压发生器130响应于控制器120的内部操作信号PGM、READ和ERASE(即内部命令信号)将用于编程、读取或擦除存储器单元的操作电压输出至全局线。如果存储器单元要被编程，则电压发生器130输出用于编程的操作电压(例如，Vpgm、Vpass和Vread)至全局线。
行译码器140响应于控制器120的行地址信号RADD将电压发生器130的操作电压传送到选中的存储块的线DSL、SSL和WL[n:0]。
页缓冲器组150检测存储器单元的编程状态或擦除状态。页缓冲器组150包括每个都与位线BLe和BLo耦接的页缓冲器PB。页缓冲器组150响应于控制器120的页缓冲器信号PBSIGNALS向每个位线BLe和BLo供应用于将数据储存在存储器单元F0至Fn中的电压。更具体而言，页缓冲器组150在存储器单元F0至Fn的编程操作、擦除操作或读取操作中，对位线BLe和BLo预充电，或者锁存基于位线BLe和BLo的电压的偏移而检测到的与存储器单元F0至Fn的阈值电压相对应的数据。也就是说，在编程操作中，页缓冲器组150的页缓冲器PB在输入给它们的锁存器的编程数据为“0”时将编程允许电压0V提供至各个位线BLe或BLo，而在编程数据为“1”时将编程禁止电压Vcc提供至各个位线BLe或BLo。另外，在读取操作中，页缓冲器PB通过基于储存在存储器单元F0至Fn中的数据控制位线BLe或BLo的电压来检测储存在存储器单元F0至Fn中的数据。另外，页缓冲器PB在擦除操作的早期阶段将擦除允许电压(例如，Vcc)提供至位线BLe或BLo，并且在由于在擦除操作期间的擦除验证操作而执行的编程操作中向与擦除的串ST耦接的位线提供编程允许电压(例如，0V)。根据擦除验证操作的结果基于输入至每个页缓冲器PB的锁存器的数据来确定编程允许电压。
列选择器160响应于控制器120的列地址信号CADD来选择页缓冲器组150的页缓冲器PB。输出由列选择器160选中的页缓冲器中所锁存的数据。另外，列选择器160经由列线CL来从页缓冲器组150接收数据，并且将数据传送到P/F检查电路180。
I/O电路170在编程操作中在控制器120的控制之下将外部数据DATA传送至列选择器160，使得外部数据DATA输入到页缓冲器组150的页缓冲器PB。当列选择器160将外部数据DATA顺序地传送到页缓冲器组150的页缓冲器PB时，页缓冲器PB将外部数据DATA储存在它们的锁存器中。另外，在读取操作中，I/O电路170经由列选择器160将从页缓冲器组150的页缓冲器PB接收而来的数据DATA向外输出。
P/F检查电路180判断在编程或擦除操作之后执行的验证操作中是否已经出现编程失败的单元，并且以检查信号PFC的形式输出检查结果。另外，P/F检查电路180还用于对编程失败单元的数目进行计数，并且以计数信号CS的形式输出计数结果。
控制器120对在与选中的字线耦接的存储器单元的编程操作中提供给选中的字线的编程电压的电平进行控制，并且控制电压发生器130，使得在编程验证操作中选择性地向选中的字线提供验证电压。在这种情况下，控制器120可以响应于P/F检查电路180的检查信号PFC来控制电压发生器130。
图3是说明根据编程操作中的数据的峰值电压和干扰的图。
下面参照图3简短描述半导体器件的编程操作。编程操作包括执行提高选中的存储器单元的阈值电压的操作、执行验证存储器单元的阈值电压是否已经达到目标电平的验证操作、以及如果验证操作的结果没有通过，则重复上述操作直到所有的阈值电压都达到目标电平同时逐渐提高编程电压。根据一个实例，在验证操作中，验证包括在选中的页中的存储器单元(即，与同一字线耦接的存储器单元组)之中的所有要编程的存储器单元的阈值电压是否已经达到目标电平。提供编程允许电压0V到与验证操作得出的阈值电压未达到目标电平的存储器单元耦接的位线，并且提供编程禁止电压Vcc到根据验证操作阈值电压达到目标电平的存储器单元所耦接的位线。这里，储存在与阈值电压达到目标电平的存储器单元耦接的页缓冲器中的编程数据在验证操作中从“0”改变到“1”，并且在后续编程操作中提供编程禁止电压Vcc到阈值电压达到目标电平的存储器单元耦接的位线。
作为验证操作的结果，储存在页缓冲器的锁存器中的编程数据“0”的数目在编程操作的早期阶段(A)最大，储存在页缓冲器的锁存器中的编程数据“0”的数目在编程操作的中期阶段(B)相比于在早期阶段(A)有所下降(取代地，编程数据“1”的数目增加)，而储存在页缓冲器的锁存器中的所有编程数据“0”在编程操作完成(C)时改变为“1”。根据一个实例，因为被供应编程允许电压0V的位线的数目最大，所以在编程数据“0”的数目最大的编程操作的早期阶段(A)，峰值电流最大。相比较而言，与编程禁止电位相对应的干扰根据编程数据“0”的数目增加而减少。也就是说，位线的峰值电流与干扰能量成反比。下面详细描述峰值电流根据编程数据的改变。
图4A是说明图3的部分(A)的图。
图3的部分(A)对应于编程数据“0”的数目最大的编程操作的早期阶段。在图4A中，假设偶数位线BLe被选中而奇数位线BLo未被选中。向所有的未选中的奇数位线BLo提供编程禁止电压Vcc，并且向从选中的偶数位线BLe中选中的位线BLe提供编程允许电压0V。在图4A中，尽管假设所有的偶数位线BLe为选中的位线，但是出于说明的目的，基于输入给页缓冲器PB的编程数据而向所述选中的偶数位线BLe之中的将不会执行编程操作的位线BLo提供编程禁止电压Vcc。如果被提供编程禁止电压Vcc的位线BLo和被提供编程允许电压0V的位线BLe如图4A所示那样彼此相邻，则会因为两个位线BLe和BLo之间的电位差而产生电容cc。随着电容cc增加，难以将电位提高至编程禁止电压(Vcc)的电平。结果，峰值电流增大，如在图3的部分(A)所示。
图4B是说明图3的部分(B)的图。
图3的部分(B)对应于编程操作的中期阶段。在这个部分中，随着被编程的存储器单元的数目逐渐增加，储存在页缓冲器PB的锁存器中的一些编程数据从“0”改变为“1”。当编程数据从“0”改变为“1”时，提供编程禁止电压Vcc到与相关的页缓冲器PB耦接的偶数位线BLe。也就是说，由于被施加编程允许电压0V的位线BLe的数目减小，因此位线BLe和BLo之间的电容cc(即，与电容耦合相对应的电容)也减小，并且由于电容cc的减少所以提供编程禁止电压Vcc给位线BLe和BLo变得容易。结果，编程操作的中期阶段(B)中的峰值电流相比于编程操作的早期阶段(A)而减小。
图4C是说明图3的部分(C)的图。
图3的部分(C)对应于编程操作的完成阶段。在这个部分中，储存在页缓冲器PB的锁存器中的整个编程数据变为“1”。因此，当将编程禁止电压Vcc提供给所有的偶数位线BLe和奇数位线BLo时，位线BLe和BLo之间的电容cc为最小，因而峰值电流也最小。
在参照图3A和图4A至图4C描述的编程操作中，可以看出，编程数据“0”的数目在编程操作的早期阶段(A)处为最大，且电容cc此时为最大。下面描述在基于这种原理的编程操作中减小位线BLe和BLo的峰值电流的方法。
图5A是说明根据本发明的第一实施例的页缓冲器PB和控制器120的详细电路图。
参见图5A，页缓冲器PB包括用于选择位线BLe和BLo中的一个的位线选择电路210、用于在读取操作中将选中的位线的电位传送到感测节点SO的感测电路222、对感测节点SO预充电的预充电电路221、用于储存数据的第一锁存器225和第二锁存器226、用于将储存在第一锁存器225中的数据传送到感测节点SO的第一传送电路223、用于将储存在二锁存器226中的数据传送到感测节点SO的第二传送电路224、用于对第一锁存器225进行设置/复位的第一设置/复位电路227、用于对第二锁存器226进行设置/复位的第二设置/复位电路228、以及用于对公共节点CON进行放电的放电电路229。
位线选择电路210包括用于在编程操作中对偶数位线BLe或奇数位线BLo预充电的位线预充电电路211以及用于选择偶数位线BLe或奇数位线BLo的选择电路212。
位线预充电电路211包括用于响应于偶数预充电信号DISE对偶数位线BLe预充电的第一开关N01、以及用于响应于奇数预充电信号DISO对奇数位线BLO预充电的第二开关N02。第一开关N01由耦接在偶数位线BLe与用于提供虚拟电压VIRPWR的端子之间的NMOS晶体管形成。第二开关N02由耦接在奇数位线BLo与用于提供虚拟电压VIRPWR的端子之间的NMOS晶体管形成。
选择电路212包括用于响应于偶数选择信号BSLE选择偶数位线BLe的第三开关N03、以及用于响应于奇数选择信号BSLO选择奇数位线BLo的第四开关N04。第三开关N03和第四开关N04每个都由NMOS晶体管形成。
感测电路222包括用于响应于感测信号PBSENSE将选中的位线与感测节点SO耦接的第五开关N05。第五开关N05由NMOS晶体管形成。
预充电电路221包括用于响应于预充电信号PRECHb将电源电压VDD的端子与感测节点SO耦接并且对感测节点SO预充电的第六开关N06。第六开关N06由PMOS晶体管形成。
第一锁存器225包括第一反相器I1和第二反相器I2。第一反相器I1的输出端子与第二反相器I2输入端子耦接，且第二反相器I2的输出端子与第一反相器I1的输入端子耦接。
第二锁存器226包括第三反相器I3和第四反相器I4。第三反相器I3的输出端子与第四反相器I4的输入端子耦接，且第四反相器I4的输出端子与第三反相器I3的输入端子耦接。尽管示出了仅两个锁存器25和26包括在图5A的页缓冲器PB中，但是在根据半导体器件页缓冲器PB中可以包括一个锁存器或三个或更多个的锁存器。
第一传送电路223包括用于响应于第一传送信号TRANM将第一反相器I1的输出端子与感测节点SO耦接的第八开关N08。第八开关N08由NMOS晶体管形成。
第二传送电路224包括用于响应于第二传送信号TRANC将第三反相器I3的输出端子与感测节点SO耦接的第十开关N10。第十开关N10由NMOS晶体管形成。
第一设置/复位电路227包括用于通过响应于第一复位信号RESET_A将第二反相器I2的输出端子与公共节点CON耦接而将第一锁存器225复位的第十一开关N11以及用于通过响应于第一设置信号SET_A将第二反相器I2的输入端子与公共节点CON耦接而对第一锁存器225进行设置的第十二开关N12。第十一开关N11和第十二开关N12每个都由NMOS晶体管形成。
第二设置/复位电路228包括用于通过响应于第二复位信号RESET_B将第四反相器I4的输出端子与公共节点CON耦接而将第二锁存器226复位的第十三开关N13以及用于通过响应于第二设置信号SET_B将第四反相器I4的输入端子与公共节点CON耦接而对第二锁存器226进行设置的第十四开关N14。第十三开关N13和第十四开关N14每个都由NMOS晶体管形成。
放电电路229包括用于通过响应于感测节点SO的电压将公共节点CON与接地端子Vss耦接而对公共节点CON放电的第十五开关N15。第十五开关N15由NMOS晶体管形成。
控制器120包括用于控制包括在半导体器件中的电路的多个电路。下面描述多个电路之中的根据本发明的第一实施例的页缓冲器控制电路121。
页缓冲器控制电路121包括单个高电压发生器HV和分压器DIV1至DIVk。自高电压发生器HV产生的高电压被传送到第一至第k分压器DIV1至DIVk。第一至第k分压器DIV1至DIVk响应于控制器120产生的第一至第k控制信号CON1 to CONk，以用于操作页缓冲器PB的各个开关N01至N06、N08、以及N10至N15的信号形式，来输出所接收的高电压。例如，第一分压器DIV1可以响应于第一控制信号CON1，以用于导通页缓冲器PB的第一开关N01的偶数预充电信号DISE的形式，来输出高电压发生器HV的高电压。另外，第二分压器DIV2可以响应于第二控制信号CON2，以用于导通页缓冲器PB的第二开关N02奇数预充电信号DISO形式来输出高电压发生器HV的高电压。同样地，在页缓冲器控制电路121中，自高电压发生器HV产生的高电压被传送至第一至第k分压器DIV1至DIVk，然后传送到包括在页缓冲器PB中的开关N01至N06、N08、以及N10至N15。因此，页缓冲器控制电路121包括与页缓冲器PB中所包括的开关的数目相等的分压器DIV1至DIVk。从各个分压器DIV1至DIVk输出的信号被合称为页缓冲器控制信号PB SIGNALS。
如果，如在第一实施例中，由高电压发生器HV产生的高电压来控制页缓冲器PB的开关，则高电压发生器HV的驱动力可以根据储存在页缓冲器PB的锁存器225或226中的数据而改变。储存在锁存器225或226中的数据在编程操作期间根据已完成编程的存储器单元从“0”变化到“1”，下面以第一锁存器225为例描述原因。
如果编程数据储存在第一锁存器225中且因而节点QA的电位变为接地电压(0V)电平，则储存在第一锁存器225中的数据为“0”。如果编程数据储存在第一锁存器225中且因而节点QA的电位变为电源电压(Vcc)电平，则储存在第一锁存器225中的数据为“1”。当输出用于操作页缓冲器PB的高电压的页缓冲器控制信号PB SIGNALS时，随着第一锁存器225中的储存数据“0”的页缓冲器PB的数目增加，电容因为节点QA处的低电位0V而增加。如果电容增加，则页缓冲器控制信号PB SIGNALS的电位上升的速度根据电容的量而改变。因此，用于将电源电压Vcc或预充电电压传送到位线的开关的导通速度改变。也就是说，位线的电位上升的速度可以根据储存在页缓冲器PB中的所有数据中的数据“0”的数目的增加而降低。根据一个实例，在对与选中的页(即，同一字线)耦接的存储器单元组执行的编程操作中，储存有数据“1“的页缓冲器PB的数目根据与所述选中的页耦接的存储器单元组之中的已完成编程的存储器单元的数目的增加而增加。
图5B是根据本发明的第二实施例的控制器120的详细电路图。
参见图5B，控制器120包括用于控制包括在半导体器件中的电路的多个电路。在所述多个电路之中，下面描述根据本发明的第二实施例的页缓冲器控制电路122。
页缓冲器控制电路122包括第一高电压发生器HV1、第二高电压发生器HV2、第一至第六分压器DIV1至DIV6以及第七至第k分压器DIV1至DIVk，所述第一至第六分压器DIV1至DIV6用于分别响应于第一至第六控制信号CON1至CON6来接收第一高电压发生器HV1所产生的高电压并且以偶数预充电信号DISE、奇数预充电信号DISO、偶数选择信号BSLE、奇数选择信号BSLO、感测信号PBSENSE、以及第一传送信号TRANM形式来输出高电压，所述第七至第k分压器DIV7至DIVk用于分别响应于第七至第k控制信号CON7至CONk来接收第二高电压发生器HV2所产生的高电压并且以用于控制页缓冲器的其余开关的信号TRANC、RESET_A、...、SET_B的形式来输出高电压。
根据一个实例，在图5B中，用于对图5A的页缓冲器PB的开关之中的用于控制位线的电位的开关进行控制的分压器DIV1至DIV6分组，且高电压发生器所产生的高电压被共同提供给分压器DIV1至DIV6。更具体而言，将第一高电压发生器HV1的高电压提供给第一至第六分压器DIV1至DIV6，以用于控制用来将储存在图5A的第一锁存器225中的数据合并在选中的位线BLe中的开关N01、N03至N05、N08以及用于控制用来对未选中的位线BLo进行预充电的开关N2。另外，第二高电压发生器HV2的高电压被共同提供给其余的第七至第k分压器。第一高电压发生器HV1和第二高电压发生器HV2每个都响应于从控制器120产生的使能信号来产生高电压。第一至第k分压器DIV1至DIVk响应于从控制器120产生的第一至第k控制信号CON1至CONk输出页缓冲器控制信号PB SIGNALS形式的高电压发生器HV1或HV2的高电压。
图5C是根据本发明的第三实施例的控制器120的详细电路图。
参见图5C，控制器120包括用于控制包括在半导体器件中的电路的多个电路。在所述多个电路之中，下面将描述根据本发明的第二实施例的页缓冲器控制电路123。
页缓冲器控制电路123包括用于产生高电压的第一高电压发生器HV1、以及第一至第六分压器DIV1至DIV6，所述第一至第六分压器DIV1至DIV6用于从第一高电压发生器HV1共同接收高电压并且以偶数预充电信号DISE、奇数预充电信号DISO、偶数选择信号BSLE、奇数选择信号BSLO、感测信号PBSENSE、以及第一传送信号TRANM的形式分别输出高电压。页缓冲器控制电路123还包括第二至第(k-5)高电压发生器HV2至HVk-5以及第七至第k分压器DIV7至DIVk，所述第二至第(k-5)高电压发生器HV2至HVk-5用于响应于第七至第k控制信号CON7至CONk产生各个高电压，所述第七至第k分压器DIV7至DIVk用于通过将第二至第(k-5)的高电压发生器HV2至HVk-5的高电压进行分压来产生除了偶数预充电信号DISE、奇数预充电信号DISO、偶数选择信号BSLE、奇数选择信号BSLO、感测信号PBSENSE以及第一传送信号TRANM之外的其余信号TRANC、RESET_A、...、SET_B。
根据一个实例，在图5C中，图5A的页缓冲器PB的开关之中的用于对控制位线的电位的开关进行控制的分压器DIV1至DIV6被分组，且高电压发生器所产生的高电压被共同提供给分压器DIV1至DIV6。更具体而言，将第一高电压发生器HV1的高电压提供给第一至第六分压器DIV1至DIV6，以用于控制用来将储存在图5A的第一锁存器225中的数据合并在选中的位线BLe中的开关N01、N03至N05、N08以及用于控制用来对未选中的位线BLo进行预充电的开关N2。第一至第六分压器DIV1至DIV6分别响应于第一至第六控制信号CON1至CON6以属于第一组的页缓冲器控制信号DISE、DISO、BSLE、BSLO、PBSENSE和TRANM的形式输出所接收的高电压。另外，其余的第二至第(k-5)高电压发生器HV2至HVk-5分别响应于第七至第k控制信号CON7至CONk产生属于第二组的页缓冲器控制信号。也就是说，页缓冲器控制信号PBSIGNALS包括第一至第六分压器DIV1至DIV6所产生的第一组的页缓冲器控制信号、以及第二至第(k-5)高电压发生器HV2至HVk-5所产生的第二组的页缓冲器控制信号。
图6A是用于说明本发明的原理的晶体管的截面图。
下面参照图6A更加详细地描述根据储存在页缓冲器的锁存器中的数据而改变电容的原理。
包括在图5A的页缓冲器PB中的开关N01至N06、N08、N10至N15每个都由晶体管TR形成，如图6A所示。图6A示出晶体管的基本结构。晶体管包括形成在半导体衬底601之上的栅电极603、形成在半导体601中且被形成为与栅电极603的两端相邻的漏极604和源极605、以及形成在栅电极603与半导体衬底601之间的栅绝缘层602。如果晶体管TR的结的漏极604的电位是0V，则当提供导通电压VG给栅电极603时，用于将栅电极603的电位提高到导通电压VG的目标电平的时间由于栅电极603与漏极604之间的电容cc而增加。此特性在当多个晶体管耦接时比在使用单个晶体管时好。
下面将参照图6B描述这种特性。
图6B是示出参照图6A描述的多个晶体管耦接的实例的图示。
参见图6B，如果多个晶体管TR的栅电极603与同一栅极线耦接，则提供给栅极线的栅电压受施加给每个晶体管的漏极的电位的影响。也就是说，电容在漏极电位为0V或电源电压Vcc的晶体管交替布置时比在漏极电位为电源电压Vcc的晶体管时有所增加，结果是，用于提高栅极线的电位的时间增加。因此，晶体管之中的漏极被供应电源电压Vcc的晶体管TR被慢慢地导通，因而供应给晶体管TR的源极的电压VOL也慢慢上升。
图7是说明参照图6A和6B描述的原理应用于本发明的半导体器件的实例的图。
参见图7，与图6B一样，电容根据半导体器件中所包括的多个页缓冲器PB中所储存的数据“0”的数目的增加而增加，因而提高页缓冲器控制信号PB SIGNALS达到目标电平所花费的时间增加。为此，用于将页缓冲器PB与位线BLe或BLo耦接的开关慢慢地导通，将要被传送电源电压Vcc的位线BLe的电位达到目标电平(即电源电压(Vcc)电平)所花费的时间也增加。
因此，因为编程数据“0”的数目在编程操作的早期阶段比在编程操作的后期部分大，所以电容大，因而将未选中的位线的电位提高到目标电平所花费的时间也增加。
图8是说明根据编程数据的高电压发生器的驱动力的图示。
更具体而言，图8是示出高电压发生器的驱动力根据在编程操作期间的编程数据“0”的数目的改变而改变的图。在编程操作的早期阶段(A)中，因为已完成了编程的存储器单元不存在，所以编程数据“0”的数目最大。在这种情况下，因为页缓冲器中的电容最大，高电压发生器的驱动力即传送给相关页缓冲器的页缓冲器控制信号PB SIGNALS的高电压源最小。由于已完成编程的存储器单元与要编程的存储器单元容性耦接，随着执行编程操作，储存在页缓冲器中的一些编程数据“0”被改变为“1”，因而编程数据“0”的数目逐渐减少。因此，因为页缓冲器的电容减小(即，上升部分)，所以高电压发生器的驱动力逐渐上升。在编程数据“0”的数目达到特定的数目之后，高电压发生器的驱动力变得基本恒定，而不管电容如何减小(即，维持部分)。这里，特定的数目可以对应于包括在半导体器件中的页缓冲器的总数目的约50％。根据一个实例，在上升部分的早期阶段，尽管被提供编程禁止电压(例如，电源电压Vcc)的位线的电位没有达到目标电平，但是因为提供给选中的字线的编程电压在编程操作的早期阶段较低，所以未选中的存储器单元避免被编程。
图9是说明根据本发明的编程方法的时序图。
下面参照图9和图5A来以在偶数位线BLe被选中时和奇数位线BLo未被选中时的编程操作为例进行描述。
位线预充电部分(T1至T2)
在将虚拟电压VIRPWR提高到高电平时，在时间点T1提供奇数预充电信号DISO、偶数选择信号BSLE、感测信号PBSENSE和第一传送信号TRANM给图5A的各个开关N02、N03、N05和N08。图5A的高电压发生器121产生高电压源即奇数预充电信号DISO、偶数选择信号BSLE、感测信号PBSENSE、以及第一传送信号TRANM。奇数预充电信号DISO、偶数选择信号BSLE、感测信号PBSENSE、以及第一传送信号TRANM中的每个达到目标电平VG1所花费的时间根据储存在图5A中的第一锁存器225中的编程数据而不同。例如，在根据增量步进脉冲编程(ISPP)方法执行的编程操作中，在编程操作的早期阶段(A)，奇数预充电信号DISO、偶数选择信号BSLE、感测信号PBSENSE、以及第一传送信号TRANM达到目标电平VG1的时间长，这是因为具有编程数据“0”的存储器单元的数目大。然而，随着编程操作进行，即，已完成编程的存储器单元的数目增加(C)，第一锁存器255中的储存有编程数据“1”的页缓冲器PB的数目增加。因此，页缓冲器PB中的电容减小，且奇数预充电信号DISO、偶数选择信号BSLE、感测信号PBSENSE、以及第一传送信号TRANM达到目标电平VG1的时间减小(C)。
如果已输入编程数据“0”至第一锁存器255，则当提供奇数预充电信号DISO至第二开关N02时，用于供应虚拟电压VIRPWR的端子与未选中的奇数位线BLo耦接，因而编程禁止电压Vcc被提供给未选中的奇数位线BLo。同时，当供应偶数选择信号BSLE、感测信号PBSENSE、以及第一传送信号TRANM至各个开关N03、N05和N08时，选中的偶数位线BLe保持0V的编程允许电压。在这种情况下，随着半导体器件的页缓冲器PB之中的在它们的锁存器225中储存编程数据“0”的页缓冲器PB的数目增加，提供给未选中的奇数位线BLo的编程禁止电压Vcc慢慢上升至目标电平VG1(A)。随着半导体器件的页缓冲器PB之中的在它们的锁存器225中储存编程数据“0”的页缓冲器PB的数目减小，提供给未选中的奇数位线BLo的编程禁止电压Vcc快速上升至目标电平VG1(C)。
如果已输入编程数据“1”至第一锁存器255，则当提供奇数预充电信号DISO至第二开关N02时，用于供应虚拟电压VIRPWR的端子与未选中的奇数位线BLo耦接，因而未选中的奇数位线BLo的电位逐渐上升。同时，当供应偶数选择信号BSLE、感测信号PBSENSE、以及第一传送信号TRANM至各个开关N03、N05和N08时，选中的偶数位线BLe的电压上升至编程禁止电压Vcc。在这种情况下，随着半导体器件的页缓冲器PB之中的在它们的锁存器225中储存编程数据“0”的页缓冲器PB的数目增加，提供给未选中的奇数位线BLo和选中的偶数位线BLe的编程禁止电压Vcc慢慢上升(A)。随着半导体器件的页缓冲器PB之中的在它们的锁存器225中储存编程数据“0”的页缓冲器PB的数目减小，提供给未选中的奇数位线BLo和选中的偶数位线BLe的编程禁止电压Vcc快速上升(C)。
因此，在编程操作的早期阶段，可以通过减慢偶数位线BLe和奇数位线BLo的电位上升的速度来抑制峰值电流的突然增加。
通过电压供应部分(T2至T3)
图5A的第五开关DIV5和第六开关DIV6关断，使得感测信号PBSENSE和第一传送信号TRANM的供应被阻断，且向所有的字线Sel.WL和Unsel.WL提供通过电压Vpass。
升压部分(T3至T4)
向所有的字线Sel.WL和Unsel.WL提供通过电压Vpass的状态在特定的时段中保持不变，使得在未选中的单元串中产生沟道升压。因此，未选中的单元串的沟道的电位上升。在这种情况下，感测信号PBSENSE可以保持低电平，但是可以产生具有比目标电平低的高电平的感测信号PBSENSE，使得在编程操作期间，储存在第一锁存器225中的数据继续被合并在选中的位线中。
编程电压供应部分(T4至T5)
通过提供编程电压Vpgm到选中的字线Sel.WL，对包括在选中的单元串中的选中的存储器单元进行编程。
在时间点T5之后，对与选中的字线Sel.WL耦接的选中的存储器单元执行编程验证操作。如果编程验证操作的结果是通过，则编程操作完成。然而，如果编程验证操作的结果是未通过，则重复地执行编程操作和编程验证操作同时逐渐提高编程电压Vpgm，直到所有选中的存储器单元的阈值电压达到编程目标电平。
根据本发明，可以通过减少用于控制页缓冲器的高电压发生器的数目来减小半导体器件的尺寸和减少编程操作中所消耗的电流。

Claims (14)

1.一种半导体器件，包括：
单元串，所述单元串每个都包括多个存储器单元；
页缓冲器，所述页缓冲器与至少一条位线耦接且被配置成响应于页缓冲器控制信号对所述至少一条位线预充电以及将数据储存在锁存器中；
页缓冲器控制电路，所述页缓冲器控制电路被配置成利用高电压源产生所述页缓冲器控制信号；以及
控制器，所述控制器被配置成产生用于控制所述页缓冲器控制电路的控制信号，
其中，所述页缓冲器控制电路包括：
单个第一高电压发生器，所述单个第一高电压发生器与所述高电压源相对应；以及
多个分压器，所述多个分压器被配置成响应于所述控制信号中的第一控制信号通过对所述单个第一高电压发生器所产生的高电压进行分压来产生所述页缓冲器控制信号之中的第一页缓冲器控制信号。
2.如权利要求1所述的半导体器件，其中，所述页缓冲器控制电路被设置成比所述控制器更靠近所述页缓冲器。
3.如权利要求1所述的半导体器件，其中，所述页缓冲器控制电路还包括：
第二高电压发生器，所述第二高电压发生器被配置成产生高电压；以及
多个第二分压器，所述多个第二分压器被配置成响应于所述控制信号中的第二控制信号通过对所述第二高电压发生器的所述高电压进行分压来产生第二页缓冲器控制信号。
4.如权利要求1所述的半导体器件，其中，所述页缓冲器控制电路还包括：
多个第二高电压发生器，所述多个第二高电压发生器被配置成分别产生高电压；以及
多个第二分压器，所述多个第二分压器被配置成响应于所述控制信号中的第二控制信号通过对所述第二高电压发生器的所述高电压进行分压来产生第二页缓冲器控制信号。
5.一种半导体器件，包括：
偶数单元串和奇数单元串，所述偶数单元串和所述奇数单元串每个都包括多个存储器单元；
页缓冲器，所述页缓冲器包括分别响应于偶数预充电信号和奇数预充电信号用于对与偶数单元串耦接的偶数位线和与奇数单元串耦接的奇数位线预充电的位线预充电电路、用于分别响应于偶数选择信号和奇数选择信号来选择偶数位线和奇数位线的选择电路、用于响应于感测信号而将选中的位线与感测节点耦接的感测电路、以及用于响应于传送信号而将储存在锁存器中的数据传送到所述感测节点的传送电路；以及
页缓冲器控制电路，所述页缓冲器控制电路被配置成利用高电压源产生所述偶数预充电信号和所述奇数预充电信号、所述偶数选择信号和所述奇数选择信号、所述感测信号、以及所述传送信号，
其中，所述页缓冲器控制电路包括：
单个高电压发生器，所述单个高电压发生器与所述高电压源相对应；以及
多个分压器，所述多个分压器被配置成响应于所述控制信号通过对所述单个高电压发生器所产生的高电压进行分压来产生所述偶数预充电信号和所述奇数预充电信号、所述偶数选择信号和所述奇数选择信号、所述感测信号、以及所述传送信号。
6.一种半导体器件，包括：
页缓冲器，所述页缓冲器被配置成储存数据；以及
页缓冲器控制电路，所述页缓冲器控制电路被配置成产生用于操作所述页缓冲器的页缓冲器控制信号，
其中，所述页缓冲器控制电路包括：
高电压发生器，所述高电压发生器被配置成产生高电压且具有根据储存在页缓冲器中的数据而改变的驱动力；以及
分压器，所述分压器被配置成响应于控制信号共同地接收所述高电压且产生所述页缓冲器控制信号。
7.如权利要求6所述的半导体器件，其中，所述高电压发生器的驱动力根据储存有数据“0”的页缓冲器的总数目而改变。
8.如权利要求6所述的半导体器件，其中：
所述高电压发生器的驱动力逐渐上升，直到储存有数据“0”的页缓冲器的总数目减少且达到特定的数目为止，以及
在储存有数据“0”的页缓冲器的总数目达到所述特定的数目之后，所述高电压发生器具有处在基本恒定水平的驱动力。
9.如权利要求6所述的半导体器件，其中，在编程操作中，提供编程禁止电压至与储存有数据“0”的页缓冲器耦接的位线，以及提供编程允许电压至其它位线。
10.如权利要求9所述的半导体器件，其中，通过所述高电压发生器的驱动力来改变所述编程禁止电压达到目标电平所花费的时间段。
11.如权利要求10所述的半导体器件，其中，所述编程禁止电压达到所述目标电平所花费的时间段与所述高电压发生器的驱动力成比例。
12.一种操作半导体器件的方法，包括以下步骤：
利用单个高电压源产生高电压；
通过利用多个分压器对所述高电压分压来产生页缓冲器控制信号；以及
响应于所述页缓冲器控制信号向与单元串耦接的位线提供编程禁止电压或编程允许电压。
13.如权利要求12所述的方法，其中，在编程操作中，所述编程禁止电压是电源电压，而所述编程允许电压是接地电压。
14.如权利要求12所述的方法，其中，在编程操作中，同时产生所述页缓冲器控制信号，以便提供所述编程禁止电压或所述编程允许电压至所述位线。
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