KR20060054572A - 플래쉬 메모리 소자의 읽기 방법 - Google Patents

플래쉬 메모리 소자의 읽기 방법 Download PDF

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KR20060054572A
KR20060054572A KR1020040093176A KR20040093176A KR20060054572A KR 20060054572 A KR20060054572 A KR 20060054572A KR 1020040093176 A KR1020040093176 A KR 1020040093176A KR 20040093176 A KR20040093176 A KR 20040093176A KR 20060054572 A KR20060054572 A KR 20060054572A
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Abstract

본 발명은 플래쉬 메모리 소자의 읽기 방법에 관한 것으로, 다수의 비트라인을 통해 메모리 셀 어레이와 연결된 다수의 페이지 버퍼를 소정의 그룹으로 분할하고 페이지 버퍼를 그룹 단위로 순차적으로 구동시킴으로써 모든 페이지 버퍼가 동시에 구동함에 따라 발생되는 전류의 과다 소모에 의한 파워 손실 문제를 해결할 수 있어 파워 손실에 따른 오동작을 방지할 수 있는 NAND형 플래쉬 메모리 소자의 읽기 방법이 제시된다.
NAND 플래쉬, 읽기, 페이지 버퍼, 그룹 분할, 파워 손실

Description

플래쉬 메모리 소자의 읽기 방법{Method of reading a flash memory device}
도 1은 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 읽기 방법을 설명하기 위한 플래쉬 메모리 소자의 일 부분의 개략도.
도 2는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 읽기 방법을 설명하기 위한 페이지 버퍼의 구성도.
도 3은 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 읽기 방법을 설명하기 위한 동작 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 페이지 버퍼 콘트롤러
11 내지 1n : 페이지 버퍼
100 내지 400 : 페이지 버퍼
N101, N201, N301 및 N401 : 제 1 NMOS 트랜지스터
N102, N202, N302 및 N402 : 제 2 NMOS 트랜지스터
N103, N203, N303 및 N403 : 제 3 NMOS 트랜지스터
N104, N204, N304 및 N404 : 제 4 NMOS 트랜지스터
N105, N205, N305 및 N405 : 제 5 NMOS 트랜지스터
N106, N206, N306 및 N406 : 제 6 NMOS 트랜지스터
N107, N207, N307 및 N407 : 제 7 NMOS 트랜지스터
N108, N208, N308 및 N408 : 제 8 NMOS 트랜지스터
P101, P201, P301 및 P401 : 제 1 PMOS 트랜지스터
101, 201, 301 및 401 : 래치
본 발명은 플래쉬 메모리 소자의 읽기 방법에 관한 것으로, 특히 다수의 페이지 버퍼를 소정의 그룹으로 분할하고 그룹 단위로 순차적으로 구동시킴으로써 과도한 파워 소모에 의한 오동작을 방지할 수 있는 NAND형 플래쉬 메모리 소자의 읽기 방법에 관한 것이다.
최근 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터를 재작성하는 리프레시(refresh) 기능이 필요없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 셀(memory cell)의 고집적화 기술이 개발되고 있다. 메모리 셀의 고집적화를 위해 복수개의 셀들을 직렬로 연결하여 하나의 스트링(string)을 구성하고 두개의 스트링이 한 개의 콘택(contact)을 공유하는 NAND형 플래쉬 메모리(NAND flash memory)가 개발되었다. NAND형 플래쉬 메모리 소자의 소거 및 프로그램은 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱 전압을 제어함으로써 이루어진다. 따라서, 소거된 셀은 플로팅 게이트의 전자가 방출되어 음(negative)의 문턱 전압을 가지며, 프로그램된 셀은 플로팅 게이트로 전자가 주입되어 양(positive)의 문턱 전압을 가진다. 그러나, NAND형 플래쉬 메모리 장치의 경우 전하 이득(gain)이나 전하 손실(loss)에 의한 불량이 발생하며, 이러한 특성과 관련하여 여러가지 검증을 수행하고 있다. 이러한 정상적인 프로그램 및 소거 여부를 검증하기 위한 읽기 동작을 수행하거나 프로그램을 위한 데이터를 저장하기 위하여 페이지 버퍼(page buffer)가 사용된다.
페이지 버퍼는 메모리 셀 어레이의 스트링과 연결되어 선택된 페이지의 메모리 셀에 저장될 데이터를 임시 저장하거나 선택된 페이지의 메모리 셀의 정보를 감지 및 증폭하여 셀의 상태를 읽는 동작을 한다.
이렇게 NAND형 플래쉬 메모리 소자의 선택된 셀의 정보를 읽기 위해서는 1개의 칩에 있는 모든 페이지 버퍼를 동시에 동작시키고, 선택된 블럭의 모든 워드라인을 인에이블시키며, 셀을 선택하기 위한 신호에 따라 하나의 셀이 선택되어 셀의 정보를 읽어낸다. 이때, 선택된 블럭의 모든 워드라인이 인에이블되기 때문에 페이지 버퍼에서 셀로 전류가 흐르게 된다. (2k+64)Byte의 모든 페이지 버퍼가 동작하 여 최대의 전류가 흐르게 되면 순간적으로 흐르는 피크 전류가 커지게 되어 칩 내부의 파워 다운을 유발하게 되고, 이로 인하여 칩의 오동작을 일으키게 된다. 한편, 피크 전류는 동시에 동작하는 페이지 버퍼의 갯수가 증가함에 따라 증가하게 된다.
본 발명의 목적은 페이지 버퍼가 동작하여 셀로 흐르는 전류를 줄여 파워 다운 및 그에 따른 칩의 오동작을 방지할 수 있는 플래쉬 메모리 소자의 읽기 방법을 제공하는데 있다.
본 발명의 다른 목적은 다수의 페이지 버퍼를 소정의 그룹으로 분할하여 그룹별로 순차적으로 페이지 버퍼를 구동시킴으로써 페이지 버퍼가 동작하여 셀로 흐르는 전류를 줄여 파워 다운 및 그에 따른 칩의 오동작을 방지할 수 있는 플래쉬 메모리 소자의 읽기 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 읽기 방법은 다수의 비트라인을 통해 메모리 셀 어레이와 연결된 다수의 페이지 버퍼를 적어도 두개 이상의 그룹으로 분할하고 상기 페이지 버퍼를 그룹 단위로 순차적으로 구동시켜 소정 셀의 상태를 읽는다.
본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자의 읽기 방법은 디스차지 신호에 따라 읽기 동작을 위해 선택된 메모리 셀에 비트라인을 통해 접지 전압을 공급하기 위한 제 1 트랜지스터; 서로 다른 전위로 인가되는 제어 신호에 따라 상기 비트라인을 프리차지시키고, 상기 비트라인에 연결된 셀의 상태에 따른 전위를 입출력 노드에 공급하기 위한 제 2 트랜지스터; 프리차지 신호에 상기 입출력 노드에 소정의 전압을 공급하여 상기 비트라인을 프리차지하기 위한 제 3 트랜지스터; 프로그램시 프로그램 신호에 따라 프로그램 정보가 선택된 비트라인을 통해 상기 메모리 셀 어레이의 선택된 셀에 공급되도록 하기 위한 제 4 트랜지스터; 상기 메모리 셀 어레이의 선택된 셀로부터의 출력 데이터를 저장하고, 상기 출력 데이터를 데이터 라인으로 출력하기 위한 래치; 초기화 신호에 따라 상기 래치를 초기화시키기 위한 제 5 트랜지스터; 상기 입출력 노드의 전위 및 반전 신호에 따라 상기 래치에 저장된 출력 데이터를 반전시키기 위한 제 6 트랜지스터를 포함하여 페이지 버퍼가 구성되고, 상기 페이지 버퍼가 다수로 구성된 플래쉬 메모리 소자가 제공되는 단계; 상기 트랜지스터를 구동시키기 위한 신호를 분할하여 상기 다수의 페이지 버퍼를 소정의 그룹으로 분할하고 상기 분할된 신호를 그룹 단위로 순차적으로 인가하여 상기 페이지 버퍼가 그룹 단위로 순차적으로 구동되도록 하는 단계를 포함한다.
상기 제 1, 제 2, 제 3 및 제 6 트랜지스터를 구동시키기 위한 신호중 적어도 하나 이상의 신호를 분할하고자 하는 상기 페이지 버퍼의 그룹 수만큼 분할한다.
본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자의 읽기 방법은 선택된 메모리 셀과 연결된 비트라인을 통해 소정 전압을 공급하여 상기 비트라인을 프리차지하는 단계; 상기 소정 전압의 공급을 중단하고 상기 메모리 셀의 상태에 따라 상기 비트라인의 전위를 조절하는 단계; 상기 메모리 셀의 상태에 따른 전위를 저장한 후 출력하는 단계를 포함하여 선택된 셀을 읽기 위해 페이지 버퍼가 동작하고, 상기 페이지 버퍼가 다수로 구성되어 다수의 페이지 버퍼가 선택된 셀의 상태를 읽는 플래쉬 메모리 소자의 읽기 방법에 있어서, 다수의 비트라인을 통해 메모리 셀 어레이와 연결된 다수의 페이지 버퍼를 적어도 두개 이상의 그룹으로 분할하고 상기 페이지 버퍼를 그룹 단위로 구동시키되, 하나의 그룹이 하나의 단계를 종료하기 이전에 다른 그룹이 동일 단계를 시작하도록 하여 상기 다수의 페이지 버퍼 그룹을 순차적으로 구동시켜 소정 셀의 상태를 읽는다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 읽기 방법을 설명하기 위한 플래쉬 메모리 소자의 일 부분의 개략도이다.
도 1을 참조하면, 페이지 버퍼 콘트롤러(10)로부터 생성된 제 1 및 제 2 제어 신호(S1 및 S2)에 따라 다수의 페이지 버퍼(11 내지 1n)가 두개의 그룹으로 나뉘어 동작된다. 즉, 제 1 제어 신호(S1)에 따라 홀수번째 페이지 버퍼(11, 13, …, 1(2n-1))가 동작되고, 제 2 제어 신호(S2)에 따라 짝수번째 페이지 버퍼(12, 14, …, 1(2n))가 동작된다.
도 2는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 읽기 방법을 설명하기 위한 페이지 버퍼의 구성도로서, 도 1에서 제시한 개략도를 구체화한 것이다. 여기서, 페이지 버퍼 콘트롤러는 도시하지 않았지만, 페이지 버퍼로 입력되는 모든 신호는 페이지 버퍼 콘트롤러로부터 생성된 신호이다. 또한, 도 2에는 다수의 페이지 버퍼중 편의상 네개의 페이지 버퍼를 도시하였으며, 그 구성을 설명하면 다음과 같다.
도 2를 참조하면, 메모리 셀 어레이의 제 1 이븐 비트라인(BLe<0>)과 제 1 오드 비트라인(BLo<0>)이 제 1 페이지 버퍼(100)에 연결되고, 제 2 이븐 비트라인(BLe<1>)과 제 2 오드 비트라인(BLo<1>)이 제 2 페이지 버퍼(200)에 연결되며, 제 3 이븐 비트라인(BLe<2>)과 제 3 오드 비트라인(BLo<2>)이 제 3 페이지 버퍼(300)에 연결되고, 제 4 이븐 비트라인(BLe<3>)와 제 4 오드 비트라인(BLo<3>)이 제 4 페이지 버퍼(400)에 연결되는데, 제 1 및 제 3 페이지 버퍼(100 및 300)등의 홀수번째 페이지 버퍼가 동시에 구동되고, 제 2 및 제 4 페이지 버퍼(200 및 400)등의 짝수번째 페이지 버퍼가 동시에 구동된다.
페이지 버퍼의 상세 구성을 설명하면 다음과 같다. 제 1 NMOS 트랜지스터(N101, N201, N301 및 N401)는 신호(DISCHe<0:1>)에 따라 각각 구동되어 신호(VIRPWR)에 따른 전압을 메모리 셀 어레이의 비트라인(BLe<0:3>)에 각각 인가한다. 제 2 NMOS 트랜지스터(N102, N202, N302 및 N402)는 신호(DISCHo<0:1>)에 따라 각각 구동되어 신호(VIRPWR)에 따른 전압을 메모리 셀 어레이의 비트라인(BLo<0:3>) 에 각각 인가한다. 제 3 NMOS 트랜지스터(N103, N203, N303 및 N403)는 신호(BSLe<0:1>)에 따라 각각 구동되어 비트라인(BLe<0:3>)과 노드(SO1, SO2, SO3 및 SO4)를 각각 연결시킨다. 제 4 NMOS 트랜지스터(N104, N204, N304 및 N404)는 신호(BLSo<0:1>)에 따라 각각 구동되어 비트라인(BLo<0:3>)과 노드(SO1, SO2, SO3 및 SO4)를 각각 연결시킨다. 제 1 PMOS 트랜지스터(P101, P201, P301 및 P401)는 신호(PRECHb<0:1>)에 따라 각각 구동되어 노드(S01, SO2, SO3 및 SO4)에 전원 전압(Vcc)이 각각 공급되도록 한다. 제 5 NMOS 트랜지스터(N105, N205, N305 및 N405)는 신호(PGM)에 따라 구동되어 프로그램될 정보가 선택된 비트라인(BLe<0:3> 및 BLo<0:3>)에 전송되도록 한다. 제 6 NMOS 트랜지스터(N106, N206, N306 및 N406)는 노드(S01, SO2, SO3 및 SO4)의 전위에 따라 구동된다. 래치(101, 201, 301 및 401)는 메모리 셀 어레이로부터의 데이터를 저장하거나 프로그램될 데이터를 저장한다. 제 7 NMOS 트랜지스터(N107, N207, N307 및 N407)는 신호(MLCH<0:1>)에 따라 각각 구동되어 래치(101, 201, 301 및 401)에 저장된 데이터를 반전시킨다. 제 8 NMOS 트랜지스터(N108, N208, N308 및 N408)는 신호(MRST)에 따라 각각 구동되어 래치(101, 201, 301 및 401)를 각각 초기화시킨다. 제 9 NMOS 트랜지스터(N109, N209, N309 및 N409)는 신호(PBDO)에 따라 구동되어 프로그램될 데이터를 래치(101, 201, 301 및 401)에 각각 저장되도록 한다.
상기와 같이 구성되는 본 발명에 따른 NAND형 플래쉬 메모리 소자의 읽기 방법을 도 3의 동작 타이밍도를 이용하여 설명하면 다음과 같다.
1) t1 시간 이전: 래치 초기화
신호(DISCHe<0> 및 DISCHe<1>)가 로우 레벨로 인가되면 제 1 NMOS 트랜지스터(N101, N201, N301 및 N401)가 턴오프되고, 신호(DISCHo<0> 및 DISCHe<1>)가 하이 레벨로 인가되면 제 2 NMOS 트랜지스터(N102, N202, N302 및 N402)가 턴온된다. 따라서, 신호(VIRPWR)의 전위가 제 2 NMOS 트랜지스터(N102, N202, N302 및 N402)를 통해 비트라인(BLo<0:3>)로 공급되는데, 읽기 동작시의 신호(VIRPWR)는 0V의 전압을 유지하므로 비트라인(BLo<0:3>)에 0V의 전압이 공급된다. 그리고, 신호(MRST)가 하이 레벨로 인가되어 제 8 NMOS 트랜지스터(N108, N208, N308 및 N408)가 턴온되어 래치(101, 201, 301 및 401)가 초기화된다.
2) t1 내지 t3 시간 : 홀수번째 페이지 버퍼에 연결된 비트라인 프리차지
신호(PRECHb<0>)가 로우 레벨로 인가되면 제 1 및 제 3 페이지 버퍼(100 및 300)를 포함한 홀수번째 페이지 버퍼의 제 1 PMOS 트랜지스터(P101 및 P301)가 턴온되어 전원 전압(Vcc)이 노드(SO1 및 SO3)로 인가되므로 노드(SO1 및 SO3)는 하이 레벨을 유지하게 된다. 그리고, 신호(BSLe<0>)가 제 1 전압(V1)의 전위로 인가되고, 신호(BSLo<0>)가 로우 레벨로 인가되면 비트라인(BLe<0> 및 BLe<2>)에는 제 1 전압(V1)과 제 3 NMOS 트랜지스터(N103 및 N303)의 문턱 전압(Vt)을 뺀 전압(V1-Vt)이 인가되어 비트라인(BLe<0> 및 BLe<2>)이 프리차지된다. 따라서, 비트라인(BLe<0> 및 BLe<2>)에 연결된 셀이 프로그램 셀이면 비트라인(BLe<0> 및 BLe<2>)은 (V1-Vt)의 전위를 유지하게 되고, 비트라인(BLe<0> 및 BLe<2>)에 연결된 셀이 소거 셀이면 비트라인(BLe<0> 및 BLe<2>)의 전위는 점차 낮아져 로우 레벨을 유지하게 된다.
3) t2 내지 t4 시간 : 짝수번째 페이지 버퍼에 연결된 비트라인 프리차지
신호(PRECHb<1>)가 로우 레벨로 인가되면 제 2 및 제 4 페이지 버퍼(200 및 400)를 포함한 짝수번째 페이지 버퍼의 제 1 PMOS 트랜지스터(P201 및 P401)가 턴온되어 전원 전압(Vcc)이 노드(SO2 및 SO4)로 인가되므로 노드(SO2 및 SO4)는 하이 레벨을 유지하게 된다. 그리고, 신호(BSLe<1>)가 제 1 전압(V1)의 전위로 인가되고, 신호(BSLo<1>)가 로우 레벨로 인가되면 비트라인(BLe<1> 및 BLe<3>)에는 제 1 전압(V1)과 제 3 NMOS 트랜지스터(N203 및 N403)의 문턱 전압(Vt)을 뺀 전압(V1-Vt)이 인가되어 비트라인(BLe<1> 및 BLe<3>)이 프리차지된다. 따라서, 비트라인(BLe<1> 및 BLe<3>)에 연결된 셀이 프로그램 셀이면 비트라인(BLe<1> 및 BLe<3>)은 (V1-Vt)의 전위를 유지하게 되고, 비트라인(BLe<1> 및 BLe<3>)에 연결된 셀이 소거 셀이면 비트라인(BLe<1> 및 BLe<3>)의 전위는 점차 낮아져 로우 레벨을 유지하게 된다.
4) t3 내지 t5 시간 : 홀수번째 페이지 버퍼에 연결된 셀 이밸류에이션
신호(BSLe<0>)가 로우 레벨로 천이되어 인가되면 비트라인(BLe<0> 및 BLe<2>)의 전위는 비트라인(BLe<0> 및 BLe<2>)에 연결된 셀이 프로그램 셀일 경우 (V1-Vt)의 전위를 유지하게 되고, 소거 셀일 경우 (V1-Vt)에서 점차 감소하여 로우 레벨을 유지하게 된다. 따라서, 노드(SO1 및 SO3)는 프로그램 셀일 경우 하이 레벨을 유지하고, 소거 셀일 경우 전위가 점차 낮아져 로우 레벨을 유지하게 된다.
5) t4 내지 t6 시간 : 짝수번째 페이지 버퍼에 연결된 셀 이밸류에이션
신호(BSLe<1>)가 로우 레벨로 천이되어 인가되면 비트라인(BLe<1> 및 BLe<3>)의 전위는 비트라인(BLe<1> 및 BLe<3>)에 연결된 셀이 프로그램 셀일 경우 (V1-Vt)의 전위를 유지하게 되고, 소거 셀일 경우 (V1-Vt)에서 점차 감소하여 로우 레벨을 유지하게 된다. 따라서, 노드(SO2 및 SO4)는 프로그램 셀일 경우 하이 레벨을 유지하고, 소거 셀일 경우 전위가 점차 낮아져 로우 레벨을 유지하게 된다.
4) t5 내지 t6 시간 : 홀수번째 페이지 버퍼에 연결된 셀 센싱
신호(BSLe<0>)가 인가되기 이전에 신호(PRECHb<0>)가 하이 레벨로 인가되면 제 1 PMOS 트랜지스터(P101 및 P301)가 턴오프되고, 신호(BSLe<0>)가 제 1 전압(V1)보다 낮은 제 2 전압(V2)의 전위로 인가되면 제 3 NMOS 트랜지스터(N103 및 N303)가 턴온된다. 이렇게 하면, 메모리 셀이 프로그램 셀일 경우 비트라인(BLe<0> 및 BLe<2>)의 전위는 (V1-Vt)의 전위를 유지하게 되고, 노드(SO1 및 SO3)의 전위는 하이 레벨을 유지하게 된다. 그러나, 메모리 셀이 소거 상태일 경우 비트라인(BLe<0> 및 BLe<2>)의 전위는 점차 감소하게 되어 로우 레벨을 유지하게 되고, 노드(SO1 및 SO3)의 전위는 로우 레벨을 유지하게 된다. 그리고, 신호(MLCH<0>)가 하이 레벨로 인가되면 메모리 셀이 프로그램 셀일 경우 노드(Q101 및 Q301)는 로우 레벨을 유지하게 되고, 이에 따라 노드(Qb101 및 Qb301)는 하이 레벨을 유지하게 된다. 이는 메모리 셀이 프로그램 셀일 경우 노드(SO1 및 SO3)가 하이 레벨을 유지하여 제 6 NMOS 트랜지스터(N106 및 N306)가 턴온되고 신호(MLCH<0>)에 의해 제 7 NMOS 트랜지스터(N107 및 N307)가 턴온되어 노드(Q101 및 Q301)가 로우 레벨을 유지하기 때문이다. 이에 반해 메모리 셀이 소거 셀일 경우 노드(SO1 및 SO3)가 로우 레벨을 유지하며, 노드(Qb101 및 Qb301)도 로우 레벨을 유지하게 된다. 따라서, 노드(Qb101 및 Qb301)의 전위를 검출하여 메모리 셀의 상태를 센싱하게 된다.
4) t6 내지 t7 시간 : 짝수번째 페이지 버퍼에 연결된 셀 센싱
신호(BSLe<1>)가 인가되기 이전에 신호(PRECHb<1>)가 하이 레벨로 인가되면 제 1 PMOS 트랜지스터(P201 및 P401)가 턴오프되고, 신호(BSLe<1>)가 제 1 전압(V1)보다 낮은 제 2 전압(V2)의 전위로 인가되면 제 3 NMOS 트랜지스터(N203 및 N403)가 턴온된다. 이렇게 하면, 메모리 셀이 프로그램 셀일 경우 비트라인(BLe<1> 및 BLe<3>)의 전위는 (V1-Vt)의 전위를 유지하게 되고, 노드(SO2 및 SO4)의 전위는 하이 레벨을 유지하게 된다. 그러나, 메모리 셀이 소거 상태일 경우 비트라인(BLe<1> 및 BLe<3>)의 전위는 점차 감소하게 되어 로우 레벨을 유지하게 되고, 노드(SO2 및 SO4)의 전위는 로우 레벨을 유지하게 된다. 그리고, 신호(MLCH<1>)가 하이 레벨로 인가되면 메모리 셀이 프로그램 셀일 경우 노드(Q201 및 Q401)는 로우 레벨을 유지하게 되고, 이에 따라 노드(Qb201 및 Qb401)는 하이 레벨을 유지하게 된다. 이는 메모리 셀이 프로그램 셀일 경우 노드(SO2 및 SO4)가 하이 레벨을 유지 하여 제 6 NMOS 트랜지스터(N206 및 N406)가 턴온되고 신호(MLCH<1>)에 의해 제 7 NMOS 트랜지스터(N207 및 N407)가 턴온되어 노드(Q201 및 Q401)가 로우 레벨을 유지하기 때문이다. 이에 반해 메모리 셀이 소거 셀일 경우 노드(SO2 및 SO4)가 로우 레벨을 유지하며, 노드(Qb201 및 Qb401)도 로우 레벨을 유지하게 된다. 따라서, 노드(Qb201 및 Qb401)의 전위를 검출하여 메모리 셀의 상태를 센싱하게 된다.
상기한 바와 같이 신호(DISCHe 및 DISCHo), 신호(BSLe 및 BSLo), 신호(ORECHb) 및 신호(MLCH)를 분류하여 다수의 페이지 버퍼를 두개의 그룹으로 나누고, 이들 신호의 생성 시점을 조절하여 홀수번째 페이지 버퍼의 동작중에 짝수번째 페이지 버퍼가 동작되도록 함으로써 피크 전류를 1/2로 감소시키게 되고, 그에 따라 파워 감소에 의한 오동작을 예방할 수 있다.
한편, 상기 실시 예에서는 다수의 페이지 버퍼를 두개의 그룹으로 분할하는 것을 설명하였지만, 여기에 국한되지 않고 두개의 그룹 이상으로 분할하여 동작하는 것이 가능하다. 이렇게 하기 위해서는 상기 신호들을 분할하는 그룹의 수만큼 늘려 생성하면 된다. 예를들어 페이지 버퍼를 네개의 그룹으로 분할하고 네개의 그룹별로 순차적으로 구동시키면 피크 전류를 1/4로 감소시킬 수 있게 된다.
상술한 바와 같이 본 발명에 의하면 다수의 페이지 버퍼를 소정의 그룹으로 분할하고 그룹 단위로 순차적으로 구동시킴으로써 모든 페이지 버퍼가 동시에 구동 함에 따라 발생되는 전류의 과다 소모에 의한 파워 손실 문제를 해결할 수 있어 파워 손실에 따른 오동작을 방지할 수 있다.

Claims (4)

  1. 다수의 비트라인을 통해 메모리 셀 어레이와 연결된 다수의 페이지 버퍼를 적어도 두개 이상의 그룹으로 분할하고 상기 페이지 버퍼를 그룹 단위로 순차적으로 구동시켜 소정 셀의 상태를 읽는 플래쉬 메모리 소자의 읽기 방법.
  2. 디스차지 신호에 따라 읽기 동작을 위해 선택된 메모리 셀에 비트라인을 통해 접지 전압을 공급하기 위한 제 1 트랜지스터;
    서로 다른 전위로 인가되는 제어 신호에 따라 상기 비트라인을 프리차지시키고, 상기 비트라인에 연결된 셀의 상태에 따른 전위를 입출력 노드에 공급하기 위한 제 2 트랜지스터;
    프리차지 신호에 상기 입출력 노드에 소정의 전압을 공급하여 상기 비트라인을 프리차지하기 위한 제 3 트랜지스터;
    프로그램시 프로그램 신호에 따라 프로그램 정보가 선택된 비트라인을 통해 상기 메모리 셀 어레이의 선택된 셀에 공급되도록 하기 위한 제 4 트랜지스터;
    상기 메모리 셀 어레이의 선택된 셀로부터의 출력 데이터를 저장하고, 상기 출력 데이터를 데이터 라인으로 출력하기 위한 래치;
    초기화 신호에 따라 상기 래치를 초기화시키기 위한 제 5 트랜지스터;
    상기 입출력 노드의 전위 및 반전 신호에 따라 상기 래치에 저장된 출력 데 이터를 반전시키기 위한 제 6 트랜지스터를 포함하여 페이지 버퍼가 구성되고, 상기 페이지 버퍼가 다수로 구성된 플래쉬 메모리 소자가 제공되는 단계;
    상기 트랜지스터를 구동시키기 위한 신호를 분할하여 상기 다수의 페이지 버퍼를 소정의 그룹으로 분할하고 상기 분할된 신호를 그룹 단위로 순차적으로 인가하여 상기 페이지 버퍼가 그룹 단위로 순차적으로 구동되도록 하는 단계를 포함하는 플래쉬 메모리 소자의 읽기 방법.
  3. 제 2 항에 있어서, 상기 제 1, 제 2, 제 3 및 제 6 트랜지스터를 구동시키기 위한 신호중 적어도 하나 이상의 신호를 분할하고자 하는 상기 페이지 버퍼의 그룹 수만큼 분할하는 플래쉬 메모리 소자의 읽기 방법.
  4. 선택된 메모리 셀과 연결된 비트라인을 통해 소정 전압을 공급하여 상기 비트라인을 프리차지하는 단계;
    상기 소정 전압의 공급을 중단하여 상기 메모리 셀의 상태에 따라 상기 비트라인의 전위를 조절하는 단계;
    상기 메모리 셀의 상태에 따른 데이터를 저장한 후 출력하는 단계를 포함하여 상기 선택된 셀을 상태를 읽기 위해 페이지 버퍼가 동작하고, 상기 페이지 버퍼가 다수로 구성되어 다수의 페이지 버퍼가 선택된 셀의 상태를 읽는 플래쉬 메모리 소자의 읽기 방법에 있어서,
    다수의 비트라인을 통해 메모리 셀 어레이와 연결된 다수의 페이지 버퍼를 적어도 두개 이상의 그룹으로 분할하고 상기 페이지 버퍼를 그룹 단위로 구동시키되, 하나의 그룹이 하나의 단계를 종료하기 이전에 다른 그룹이 동일 단계를 시작하도록 하여 상기 다수의 페이지 버퍼 그룹을 순차적으로 구동시켜 소정 셀의 상태를 읽는 플래쉬 메모리 소자의 읽기 방법.
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