WO2016084995A1 - 개선된 시간 응답 특성을 가지는 패스 스위치 회로 및 그 제어 방법 - Google Patents

개선된 시간 응답 특성을 가지는 패스 스위치 회로 및 그 제어 방법 Download PDF

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WO2016084995A1
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switch
voltage
pass switch
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이승종
조후현
우영진
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주식회사 실리콘웍스
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/04106—Modifications for accelerating switching without feedback from the output circuit to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0054—Gating switches, e.g. pass gates

Definitions

  • the present invention relates to a pass switch circuit for transferring a voltage of an input node to an output node. More particularly, the present invention relates to a pass switch circuit capable of quickly switching with improved time response characteristics.
  • level shifters In electronic circuit applications that support high voltage switching operations, circuits called level shifters are used for signal transfer between circuit networks having different voltage levels. When combined with an inverter, the level shifter converts a logic signal operating in the voltage range [0 to V1] into an output signal operating in the voltage range of [0 to V2].
  • the level shifter refers to a circuit that simply transmits a voltage level in addition to transmitting a logic signal. In this case, when a specific logic condition is satisfied, the level shifter transfers the voltage level of the input side to the output side through a pass switch. Subsequently, an operation of boosting or stepping down a voltage may be performed by using a circuit such as a bootstrap or a charge pump.
  • Typical examples of such a high voltage level shifter include U.S. Patent No. 5,160,854 "Single-Drive Level Shifter with Low Dynamic Impedance", U.S. Patent No. 6,727,742 "High-Voltage Level Shifting Circuit with Optimized Response Time”. have.
  • U. S. Patent No. 6,727, 742 shows an example of a typical prior art circuit of a high voltage level shifter, which is illustrated through FIG.
  • a level shifter circuit is shown in which an output voltage OUT swings between VBOOT and VPHASE by an input control signal.
  • VBOOT which is the upper limit of the output voltage VOUT
  • VPHASE which is the lower limit of the output voltage VOUT
  • VBOOT is typically a high voltage power supply of 40-50 [V] or more
  • VPHASE which is the lower limit of the output voltage VOUT
  • VBOOT is typically a high voltage power supply of 40-50 [V] or more
  • VPHASE which is the lower limit of the output voltage VOUT
  • VBOOT is typically a high voltage power supply of 40-50 [V] or more
  • VPHASE which is the lower limit of the output voltage VOUT
  • DMOS double diffused MOS
  • DMOS includes vertical diffusion type VDMOS (Vertical DMOS) and horizontal diffusion type LDMOS (Lateral DMOS) .
  • VDMOS vertical diffusion type
  • LDMOS horizontal diffusion type LDMOS
  • the breakdown voltage between drain and source is as high as 40-50 [V]
  • silver is determined by the thickness of channel oxide of a transistor, it is known to be very difficult to increase it to several tens of Volts.
  • a high voltage level shifter is typically designed not to exceed the gate-source voltage limit for the safe operation of the DMOS transistor. For example, if the gate-source voltage limit of the DMOS is 10 [V] in FIG. The difference between and VPHASE is determined within 10 [V].
  • the combination of the resistor R1 and the current source Idd and the clamping circuit M3 are widely used to obtain a VPHASE potential having a constant difference on a VBOOT basis.
  • Vx VPHASE-VT, M3
  • Vx VBOOT-Idd ⁇ R1
  • VPHASE VBOOT-Idd ⁇ R1 + VT, M3
  • the difference between the lower limit of VPHASE and VBOOT of the output voltage VOUT is determined by the threshold voltages VT and M3 of the current source Idd, the resistor R1, and the transistor M3.
  • the circuit of FIG. 1 will operate in the manner described above if observed for a long time period, but in practice, the problem of delayed operation due to parasitic capacitances Cr and Cp of the node X 110 shown in FIG. have.
  • Cr is the parasitic capacitance of the resistor R1
  • Cp is the parasitic capacitance of the switch MHV.
  • the voltage Vx of the node X110 should drop from VBOOT to (VBOOT-Idd ⁇ R1), but in this process the time constant of R1 ⁇ (Cr + Cp) ) Will slow down the RC delay.
  • the voltage Vx of the node X 110 should rise from (VBOOT-Idd ⁇ R1) to VBOOT, but in this process, the time constant of R1 ⁇ (Cr + Cp) constant), Vx will slowly go back to steady state.
  • FIG. 2 is a view showing an improvement proposed for the circuit of FIG. 1 in US Patent No. 6,727,742.
  • the gate node of the clamping transistor M3 is connected to the output voltage OUT instead of VPHASE.
  • VBOOT which is the voltage level of the output voltage OUT, not from VPHASE. That is, the following equation (4) holds.
  • Vx VBOOT-VT, M3
  • the swing range of Vx becomes smaller than Idd ⁇ R1 in Fig. 1, and thus the switching speed of the level shifter is increased.
  • node X 110 still suffers from a delay in time response due to the RC time constant.
  • circuit of FIG. 2 which is an improvement scheme, has a problem that it is more difficult to match the threshold voltage characteristics of the transistors M1, M2, and M3 than the circuit of FIG.
  • the present invention is derived to solve the above problems of the prior art, and aims to overcome the RC delay in a pass switch circuit and to improve the time response speed more quickly.
  • the prior art shown in FIG. 2 can shorten the time when the input control signal ⁇ transitions from ON to OFF (when Vx rises from a low voltage to a high voltage), but this is not a fundamental solution, and eventually rises of Vx. There is a problem that the / falling characteristic is determined by the RC time constant.
  • the threshold voltages VT and M1 of the transistor M1 must satisfy the following equation (6).
  • the prior art is not a fundamental solution to the RC time delay, but also has a problem that it is very difficult to match the threshold voltage characteristics of the transistor.
  • An object of the present invention is to provide a stable and fast high voltage switching operation regardless of device characteristics such as threshold voltages of transistors constituting a circuit.
  • the present invention generally aims at improving the time response performance of pass switches carrying voltage levels, and more specifically, while meeting the low Vgs requirement for protection of pass switches carrying high voltage levels.
  • the purpose is to improve the time response performance.
  • the present invention aims to reduce the leakage current generated during the transient time by reducing the transient time that the pass switch reaches the desired operating state.
  • the present invention aims to reduce leakage current and effectively achieve the performance desired in an application by reducing the transient time to reach a desired operating state when using a pass switch in a charge pump or in place of a diode.
  • a pass switch circuit includes a pass switch for transferring a voltage level from an input node to an output node; A first capacitor having a voltage at a first voltage level at one node when the voltage at the control node of the pass switch is in a first state; And a first switch connecting the node on one side of the first capacitor and the control node of the pass switch.
  • a pass switch circuit is a bias circuit for maintaining a constant gate-source voltage of a pass switch circuit, and includes any one of a control node of the pass switch, the input node and the output node.
  • a resistor connected to the liver; And a current source connected to the control node of the pass switch via the first switch.
  • a pass switch circuit is a means for preventing an excessively large gate-source voltage of a pass switch circuit, and includes a control node of the pass switch, the input node or the output node. It may further include a clamping circuit is connected to one.
  • the node of the other side of the first capacitor may be connected to the first power source, and when the voltage of the control node of the pass switch is in the first state, both nodes of the first capacitor may equally apply the voltage of the first voltage level. Can be controlled to have.
  • the first switch connects a node of one side of the first capacitor and a control node of the pass switch when the voltage of the control node of the pass switch is in the first state, and sets the voltage of the control node of the pass switch in the first state. To the second state.
  • a pass switch circuit includes a pass switch, a first capacitor, and a control switch of a pass switch in addition to the first switch, and a second switch connected to any one of the input node and the output node; A third switch connected to the control node of the second switch; And a second node having a second voltage level when a node of one side is connected to a control node of the second switch via the third switch and the voltage of the control node of the pass switch is in a second state. It may further include a capacitor.
  • the pass switch circuit according to an embodiment of the present invention, the node of one side is connected to any one of the input node or the output node to which the second switch is connected, the other node is the control of the second switch
  • the control node may further include a fourth switch connected to the control node of the second switch.
  • the third switch connects the node of one side of the second capacitor and the control node of the second switch when the voltage of the control node of the pass switch is the second state,
  • the voltage may be changed, and the voltage of the control node of the pass switch may be changed from the second state to the first state according to the change of the voltage of the control node of the second switch.
  • the third switch when the third switch connects a node of one side of the second capacitor and a control node of the second switch, the third switch is controlled by the parasitic capacitance of the control node of the second switch and the charge sharing between the second capacitor.
  • the change of the voltage of the control node of the second switch may be promoted, and the voltage of the control node of the pass switch may change from the second state to the first state according to the change of the voltage of the control node of the second switch.
  • a control method of a pass switch is such that the node of one side of the first capacitor has a voltage at a first voltage level when the voltage of the control node of the pass switch is in the first state. Controlling; And connecting a control node of the pass switch and a node of one side of the first capacitor by an input control signal. And changing the voltage of the control node of the pass switch from the first state to the second state.
  • the step of changing the voltage of the control node of the pass switch from the first state to the second state the control node of the pass switch by the charge sharing between the parasitic capacitance of the control node of the pass switch and the first capacitor
  • the voltage of may facilitate the process of changing from the first state to the second state.
  • control method of the pass switch if the voltage of the control node of the pass switch is the second state, the voltage level based on the voltage level of the input node of the pass switch output node of the pass switch.
  • the method may further include controlling the pass switch to have.
  • controlling the node of one side of the first capacitor to have a voltage of the first voltage level when the voltage of the control node of the pass switch is in the first state, the nodes of both sides of the first capacitor Similarly, the control may have a voltage of the first voltage level.
  • a control method of a pass switch including controlling a node of one side of a second capacitor to have a second voltage level when the voltage of the control node of the pass switch is in the second state; Activating a third switch connected to a control node of the second switch to activate a second switch connected to any one of the control node of the pass switch and the input node or the output node of the pass switch;
  • the method may further include controlling the node of one side of the two capacitors to be connected to the control node of the second switch.
  • the control switch of the pass switch when a node of one side of the second capacitor and a control node of the second switch are connected by a third switch, the control switch of the pass switch is activated by activating the second switch.
  • the method may further include controlling a voltage of to change from the second state to the first state.
  • controlling of the connection between the node of one side of the second capacitor and the control node of the second switch may include controlling the second switch by charge sharing between the second capacitor and the parasitic capacitance of the control node of the second switch. It can promote the change of the voltage of the node.
  • a control method of a pass switch when a voltage of a control node of a pass switch is changed from the first state to a second state, the control node and the input node or the output node of the pass switch. Maintaining a voltage between the control node of the pass switch and the first node as a reference voltage by a resistor connected between the first node, which is one of the first nodes, and a current source connected to the control node of the pass switch by the input control signal. It may further comprise a step.
  • the present invention it is possible to design a circuit that provides a stable and fast high voltage switching operation regardless of device characteristics such as the threshold voltage of a transistor constituting the circuit.
  • the degree of freedom can be greatly increased when designing circuits. For the same reason, circuit constraints are less constrained, making it easier to optimize circuit performance.
  • the time response performance can be improved while satisfying the low Vgs condition for the protection of a pass switch carrying a high voltage level, and by reducing the transient time at which the pass switch reaches a desired operating state, Leakage current can be reduced.
  • the transient time to reach a desired operating state can be reduced to effectively reduce the leakage current and achieve the performance to be achieved in the application.
  • 1 and 2 illustrate an example of a high voltage level shifting circuit of the prior art.
  • FIG. 3 is a diagram illustrating a portion of a pass switch circuit according to an embodiment of the present invention.
  • FIG. 4 is a diagram illustrating a time response characteristic when operating only with the circuit of FIG. 3.
  • FIG. 5 is a diagram illustrating a pass switch circuit according to an embodiment of the present invention.
  • FIG. 6 is a diagram illustrating time response characteristics when the circuit of FIG. 5 operates.
  • FIG. 7 is an operation flowchart illustrating a path switch control method according to an embodiment of the present invention.
  • FIG. 8 is an operation flowchart showing an embodiment of step S710 of FIG. 7 in detail.
  • FIG. 9 is a flowchart illustrating a path switch control method according to another embodiment of the present invention.
  • FIG. 10 is a diagram showing parasitic capacitance Cx for explanation of the circuit of FIG. 3.
  • FIG. 11 is a diagram showing parasitic capacitances Cx and Cy for explaining the circuit of FIG. 5.
  • a pass switch circuit includes a pass switch for transferring a voltage level from an input node to an output node; A first capacitor having a voltage at a first voltage level at one node when the voltage at the control node of the pass switch is in a first state; And a first switch connecting the node on one side of the first capacitor and the control node of the pass switch.
  • a pass switch circuit is a bias circuit for maintaining a constant gate-source voltage of a pass switch circuit, and includes any one of a control node of the pass switch, the input node and the output node.
  • a resistor connected to the liver; And a current source connected to the control node of the pass switch via the first switch.
  • a pass switch circuit is a means for preventing an excessively large gate-source voltage of a pass switch circuit, and includes a control node of the pass switch, the input node or the output node. It may further include a clamping circuit is connected to one.
  • the node of the other side of the first capacitor may be connected to the first power source, and when the voltage of the control node of the pass switch is in the first state, both nodes of the first capacitor may equally apply the voltage of the first voltage level. Can be controlled to have.
  • the first switch connects a node of one side of the first capacitor and a control node of the pass switch when the voltage of the control node of the pass switch is in the first state, and sets the voltage of the control node of the pass switch in the first state. To the second state.
  • a pass switch circuit includes a pass switch, a first capacitor, and a control switch of a pass switch in addition to the first switch, and a second switch connected to any one of the input node and the output node; A third switch connected to the control node of the second switch; And a second node having a second voltage level when a node of one side is connected to a control node of the second switch via the third switch and the voltage of the control node of the pass switch is in a second state. It may further include a capacitor.
  • the pass switch circuit according to an embodiment of the present invention, the node of one side is connected to any one of the input node or the output node to which the second switch is connected, the other node is the control of the second switch
  • the control node may further include a fourth switch connected to the control node of the second switch.
  • the third switch connects the node of one side of the second capacitor and the control node of the second switch when the voltage of the control node of the pass switch is the second state,
  • the voltage may be changed, and the voltage of the control node of the pass switch may be changed from the second state to the first state according to the change of the voltage of the control node of the second switch.
  • the third switch when the third switch connects a node of one side of the second capacitor and a control node of the second switch, the third switch is controlled by the parasitic capacitance of the control node of the second switch and the charge sharing between the second capacitor.
  • the change of the voltage of the control node of the second switch may be promoted, and the voltage of the control node of the pass switch may change from the second state to the first state according to the change of the voltage of the control node of the second switch.
  • a control method of a pass switch is such that the node of one side of the first capacitor has a voltage at a first voltage level when the voltage of the control node of the pass switch is in the first state. Controlling; And connecting a control node of the pass switch and a node of one side of the first capacitor by an input control signal. And changing the voltage of the control node of the pass switch from the first state to the second state.
  • the step of changing the voltage of the control node of the pass switch from the first state to the second state the control node of the pass switch by the charge sharing between the parasitic capacitance of the control node of the pass switch and the first capacitor
  • the voltage of may facilitate the process of changing from the first state to the second state.
  • control method of the pass switch if the voltage of the control node of the pass switch is the second state, the voltage level based on the voltage level of the input node of the pass switch output node of the pass switch.
  • the method may further include controlling the pass switch to have.
  • controlling the node of one side of the first capacitor to have a voltage of the first voltage level when the voltage of the control node of the pass switch is in the first state, the nodes of both sides of the first capacitor Similarly, the control may have a voltage of the first voltage level.
  • a control method of a pass switch including controlling a node of one side of a second capacitor to have a second voltage level when the voltage of the control node of the pass switch is in the second state; Activating a third switch connected to a control node of the second switch to activate a second switch connected to any one of the control node of the pass switch and the input node or the output node of the pass switch;
  • the method may further include controlling the node of one side of the two capacitors to be connected to the control node of the second switch.
  • the control switch of the pass switch when a node of one side of the second capacitor and a control node of the second switch are connected by a third switch, the control switch of the pass switch is activated by activating the second switch.
  • the method may further include controlling a voltage of to change from the second state to the first state.
  • controlling of the connection between the node of one side of the second capacitor and the control node of the second switch may include controlling the second switch by charge sharing between the second capacitor and the parasitic capacitance of the control node of the second switch. It can promote the change of the voltage of the node.
  • a control method of a pass switch when a voltage of a control node of a pass switch is changed from the first state to a second state, the control node and the input node or the output node of the pass switch. Maintaining a voltage between the control node of the pass switch and the first node as a reference voltage by a resistor connected between the first node, which is one of the first nodes, and a current source connected to the control node of the pass switch by the input control signal. It may further comprise a step.
  • FIG. 3 illustrates a portion 300 of a pass switch circuit in accordance with one embodiment of the present invention.
  • a pass switch PSW for transferring the voltage level of the input node A to the output node B is shown.
  • 3 illustrates a P-type PSW as a pass switch, but the inventive concept is not limited thereto, and the pass switch PSW is a device for transferring the voltage level of the input node A to the output node B.
  • FIG. It may be either P type or N type. It is also sufficient if the voltage of the output node B in the pass switch PSW is determined based on the voltage level of the input node A, and is not necessarily the same as the voltage level of the input node A.
  • the pass switch PSW may be a device that delivers a high voltage in a high voltage application, and may be implemented as a transistor of a DMOS or LDMOS type as shown in FIG. 3.
  • drain node of the pass switch PSW is illustrated as the input node A and the source node as the output node B, which is a case where the voltage level of the output node B is higher than that of the input node A.
  • FIG. It is also apparent to those skilled in the art that the design is in contrast, and vice versa, the positions of the drain and source may be reversed.
  • the pass switch PSW is a P-type LDMOS, and the LDMOS is typically a device made to increase a breakdown voltage between a drain and a source. Therefore, when the drain-source voltage of the pass switch PSW is less than the breakdown voltage, there is no problem in operation, but the gate-source voltage of the pass switch PSW has a threshold voltage that is considerably lower than the breakdown voltage.
  • a circuit for limiting a gate-source voltage is required. Since the control node of the pass switch PSW is the node X, the circuit for limiting the gate-source voltage of the pass switch PSW means a circuit for limiting the voltage Vx of the node X within a predetermined range.
  • a current source 510 and a resistor R1 may be configured as a bias circuit.
  • the first switch SW1 When the input control signal .phi.1 is ON, the first switch SW1 is shorted so that the bias current IB1 by the current source 510 flows from the output node B via the resistor R1 and the node X.
  • the gate-source voltage of the pass switch PSW will be kept constant at IB1 ⁇ R1.
  • the gate-source voltage of the pass switch PSW is limited.
  • a zener diode D1 may be connected in parallel with the resistor R1 between the gate-source of the pass switch PSW to regulate within voltage.
  • the clamping circuit protects the pass switch (PSW) by regulating the gate-source voltage of the pass switch (PSW) to within the limit voltage, even under transient transients, and as a result, preventing the breakdown of the pass switch (PSW). have.
  • the first switch SW1 may be an N type LDMOS.
  • the first switch SW1 may have a large drain-source voltage, so that a device having a high breakdown voltage such as LDMOS may be adopted. have.
  • the input control signal ⁇ 1 since the input control signal ⁇ 1 may affect the gate-source voltage of the first switch SW1, the input control signal ⁇ 1 operates within the voltage range [0 to VDD], and VDD is greater than the gate-source threshold voltage of the LDMOS. It can be chosen as a low value.
  • the pass switch PSW may function as a kind of unidirectional switch similar to a diode when arranged as shown in FIG. 3 according to an application. For example, it is assumed that the input control signal .phi.1 is turned off and the first switch SW1 is opened so that the voltage of the node X is high.
  • the voltage of the node X follows the voltage of the output node (B) as described above.
  • the gate and the source of the pass switch PSW have the same voltage level, a forward-direction from the input node A to the output node B is performed by the PN junction between the input node A and the control node X. Is equivalent to a diode.
  • the output node B has a voltage level reflecting the voltage drop as much as the threshold voltage with respect to the voltage of the input node A.
  • the voltage of the input node A is lower than the voltage of the output node B, a reverse bias is applied between the input node A and the output node B and the pass switch PSW is turned on. It seems that no current flows through it.
  • the pass switch PSW may function as a bidirectional switch or a unidirectional switch according to the state of the input control signal.
  • circuit of FIG. 3 is considered to be able to successfully perform the function of the pass switch in consideration of the steady state, as shown in the prior art of FIGS. 1 and 2, only the circuit of FIG. 3 is timed by the RC time constant. A response delay may appear.
  • FIG. 10 is a diagram showing parasitic capacitance Cx for explanation of the circuit of FIG. 3.
  • Cx is the parasitic junction capacitance of the first switch SW1 driven by the input control signal .phi.1, the parasitic gate capacitance of the pass switch PSW, the parasitic capacitance of the resistor R1, and It may be formed including the influence of the parasitic capacitance of the zener diode (D1).
  • FIG. 4 is a diagram showing time response characteristics when operating only with the circuit of FIG. 3 partially configured as an embodiment of the present invention.
  • the waveform 410 is a state of the input control signal .phi.1 in the high speed operation
  • the waveform 420 is a state of the ideal source-gate voltage V_SGPSW of the pass switch PSW in the high speed operation
  • the waveform 430 Shows the actual source-gate voltage V_SGPSW of the pass switch PSW during high speed operation.
  • the waveform 440 is a state of the input control signal .phi.1 during the low speed operation
  • the waveform 450 is a state of the source-gate voltage V_SGPSW of the pass switch PSW during the low speed operation.
  • the waveform 420 of the ideal source-gate voltage V_SGPSW of the pass switch PSW during the high speed operation reflects the voltages IB1 and R1 of both ends of the resistor R1 in the steady state, so that [0 to IB1 and R1] Switch in the voltage section.
  • the waveform 440 of the source-gate voltage V_SGPSW of the pass switch PSW during the low speed operation may also be switched in the voltage range of [0 to IB1 ⁇ R1] if sufficient time is given.
  • the pass switch PSW In the first steady state where the input control signal .phi.1 is OFF, the voltage Vx of the node X is equal to the voltage level of the output node B. Therefore, the pass switch PSW is in an inactive / OFF state, and the source-gate voltage V_SGPSW of the pass switch PSW is 0 [V].
  • V_SGPSW undergoes an RC delay according to the time constant of R1 ⁇ Cx.
  • the first switch SW1 is deactivated / opened before the transient state ends, so that the pass switch
  • the source-gate voltage V_SGPSW of (PSW) is not sufficiently developed. Therefore, the pass switch PSW is not turned on sufficiently, and at this time, the function as the pass switch cannot be faithfully performed.
  • the pass switch circuit when the pass switch circuit is configured using only the circuit of FIG. 3, the time required to flow the bias current IB1 when the pass switch PSW is activated should be long, but the efficiency of the output energy is lower than the energy input.
  • a pass up circuit such as a charge pump may be implemented using the pass switch circuit 300. If the switching time and the transient response time of the pass switch PSW are long, the input node ( Since the charge to be transferred from A) to the output node B is likely to leak from the output node B through the node X, the efficiency of the charge pump may be lowered in this case.
  • the pass switch circuit proposes a new circuit that overcomes the RC time delay and improves the time response characteristic.
  • the newly proposed circuit will be described with reference to FIGS. 5 to 11.
  • FIG. 5 is a diagram illustrating a pass switch circuit 500 according to an embodiment of the present invention.
  • the first switch 521 may be implemented with an N type LDMOS, and the input control signal ⁇ 1 may swing within a voltage range [0 to VDD].
  • a first booster circuit 520 is shown to speed-up the transient response during the OFF to ON operation of the pass switch PSW.
  • a second booster circuit 530 is also shown which promotes a transient response during the ON to OFF operation of the pass switch PSW.
  • the first booster circuit 520 and the second booster circuit 530 may affect only the operation of the transient state without affecting the normal state of the pass switch circuit 500. Accordingly, the operation of the pass switch PSW, the resistor R1, and the clamping diode D1 of FIG. 5 in the normal state is the same as described with reference to FIG. 3.
  • the first booster circuit 520 includes a first capacitor C1.
  • a node of one side of the first capacitor C1 may be connected to the first power source.
  • the first power source is the ground GND
  • the first power source does not necessarily need to be the ground and may be a constant reference voltage.
  • the first power source is ground (GND).
  • GND ground
  • the fifth switch SW5 is connected in parallel between both terminals of the first capacitor C1 is illustrated. A function of the fifth switch SW5 will be described below.
  • the second booster circuit 530 includes a second capacitor C2.
  • a node of one side of the second capacitor C2 may be connected to the second power source.
  • the second power source is also ground (GND), but the second power source does not necessarily need to be ground, and may also be a constant reference voltage.
  • the first power supply and the second power supply do not need to be the same and may be different reference voltages.
  • the second booster circuit 530 is connected between the second switch SW2 connected between the output node B and the node X, the node Y which is the control node of the second switch SW2, and the second capacitor C2. It may further include a third switch (SW3). At this time, the third switch SW3 is controlled by the input control signal .phi.2 whose phase is inverted from the input control signal .phi.1 of the first switch 521. That is, in the normal state, the third switch SW3 operates in a phase opposite to that of the first switch 521.
  • SW3 third switch
  • the second booster circuit 530 may further include a second switch SW2 and a fourth switch SW4 which is a current mirror, and a clamping diode connected between the node Y and the output node B. D2) may be further included.
  • the second booster circuit 530 is illustrated as being connected between the node X and the output node B.
  • the topology of the second booster circuit 530 is a bias circuit and a clamping circuit.
  • the position of R1 and the clamping diode D1 may be followed. That is, according to the application, when the output node B corresponds to the source of the P-type pass switch PSW as shown in FIG. 5, the bias circuit, the clamping circuit, and the second booster circuit 530 are all output nodes ( B) is connected to the side.
  • the input node A may correspond to the source of the P-type pass switch PSW, in which case the bias circuit, the clamping circuit and the second booster circuit 530 are all input node A. It may be connected to the side.
  • the second booster circuit 530 is connected in parallel between the sixth switch SW6 connected in parallel between both terminals of the second capacitor C2 and also in parallel between both terminals of the second capacitor C2 and supplies the bias current IB2.
  • a second current source 531 may be further included, and the functions of the sixth switch SW6 and the second current source 531 will be described in more detail below.
  • the third switch SW3 may be shorted in the first normal state in which the input control signal .phi.1 is OFF and the inverting input control signal .phi.2 is ON, thereby inducing the voltage of the node Y to a low voltage.
  • the second switch SW2 performs a function of connecting the node X and the output node B in the first normal state in which the input control signal .phi.1 is OFF.
  • the voltage Vy of the node Y which is the control node of the second switch SW2 has a lower voltage than the output node B, and the difference between the output node B and Vy is determined by the breakdown voltage of the clamping diode D2. Can be.
  • an additional resistor such as R2 is connected between node Y and output node B, such that between output node B and node Y in a first steady state where input control signal .phi.1 is OFF. May be maintained at bias voltages IB2 and R2.
  • the third switch SW3 may be an N-type LDMOS like the first switch 521, and the inverting input control signal .phi.2 may also swing within the voltage range [0 to VDD].
  • the third switch SW3 is opened in the second normal state in which the input control signal .phi.1 is on and the inverting input control signal .phi.2 is off.
  • the voltage of the node Y is the threshold voltages VT and SW4 of the fourth switch SW4. Can be decided by.
  • the fourth switch SW4 functions as a kind of diode because both the control node and the drain node are connected to the node Y.
  • the node Y has a voltage as low as VT and SW4 from the voltage of the output node B.
  • a resistor such as R2 between node Y and output node B
  • the second switch SW2 and the fourth switch SW4 have the same characteristics and constitute a current mirror, in the second normal state, the second switch SW2 is equal to the fourth switch SW4. It may likewise be deactivated / off.
  • FIG. 11 is a diagram showing parasitic capacitances Cx and Cy for explaining the circuit of FIG. 5. Referring to FIG. 11, it can be interpreted that parasitic capacitance Cx exists between node X and the virtual reference node, and parasitic capacitance Cy exists between node Y and the virtual reference node. .
  • Cx is the parasitic junction capacitance of the first switch 521 controlled by the input control signal .phi.1, the parasitic gate capacitance of the pass switch PSW, the parasitic capacitance of the resistor R1, and It may be formed including the influence of the parasitic capacitance of the zener diode (D1).
  • Cy is influenced by the parasitic junction capacitance of the third switch SW3 controlled by the inverting input control signal ⁇ 2, the parasitic gate capacitance of the second switch SW2 and the fourth switch SW4, and the parasitic capacitance of the clamping diode D2. It may be formed to include.
  • FIG. 6 is a diagram illustrating a time response characteristic when the circuit 500 of FIG. 5 operates according to an embodiment of the present invention.
  • the circuit 500 of FIG. 5 is in a first steady state (input control signal .phi.1 is off and .phi.2 is on) in a time interval where t ⁇ t1. At this time, the voltage Vx of the node X follows the voltage of the output node (B).
  • the nodes of both sides of the first capacitor C1 are controlled by the fifth switch SW5 in the first booster circuit 520 to have the voltage level of the first power supply.
  • Vx, o + Vx, oCx / (C1 + Cx)
  • C1 denotes a capacitance value of the first capacitor C1.
  • Equation (7) is not intended for accurate modeling, but is merely introduced to explain the core concept of the present invention, and is a result of a brief modeling based on dominant parameters.
  • the time response of Vx is determined by the time constant R1 ⁇ (Cx + C1).
  • the difference from the prior art is that the starting point of the time response of Vx is not Vx, o but Vx, o + which is greatly lowered by charge sharing.
  • Vx may quickly change toward the second steady state value. This situation is illustrated in FIG. 6, and almost simultaneously with the input control signal .phi.1 being turned on, the source-gate voltage V_SGPSW of the pass switch PSW has a value near the second steady state bias values IB1.R1. Is shown.
  • Vx, o + may be 40 [V] and Vx in the second steady state may be 30 [V].
  • the value of the first capacitor C1 is determined to be 1/3 of the parasitic capacitance Cx. Even if the parasitic capacitance Cx value of the model due to changes in temperature, process, and environment is in error, a safety device such as the clamping circuit D1 exists to determine the value of the first capacitor C1 as described above. There is freedom of design.
  • the fifth switch SW5 shorts both nodes of the first capacitor C1 in the first normal state, but the idea of the present invention is not limited thereto.
  • the voltage between both nodes of the capacitor C1 may be designed to have a non-zero constant value.
  • the voltage between the first power supply to which the node of one side of the first capacitor C1 is connected and the nodes of both nodes in the first steady state of the first capacitor C1 charges Vx, o in the first steady state. It is enough to be able to descend by sharing.
  • the voltage in the first steady state of the node on the other side of the first capacitor C1 may be designed such that the target voltage is located.
  • the target voltage Vx, 1 of Vx in the second steady state can be represented by Equation 8 if the voltage of the output node B is the same in the first steady state and the second steady state.
  • Vx, 1 Vx, o-IB1 / R1
  • the target voltage Vx, 1 of Vx in the second steady state is determined by the voltage of the output node B in the second steady state and the bias voltage by the bias circuit.
  • the transient response when the input control signal .phi.1 transitions from ON to OFF is made as follows.
  • the sixth switch SW6 is shorted and both nodes of the second capacitor C2 are shorted.
  • the node of one side of the second capacitor C2 may be connected to the second power source, and the second power source may be ground (GND), but may be a reference voltage of another level, as described above.
  • GND ground
  • the following description will be made on the assumption that the second power source is grounded as shown in FIG. 5. That is, in the second normal state, both nodes of the second capacitor C2 may be controlled to have a voltage of 0 [V].
  • the voltage of the node Y is formed to reflect the voltage drop of the threshold voltages VT and SW4 of the fourth switch SW4 from the voltage of the output node B. That is, in the second normal state, the source-gate voltage V_SGSW2 of the second switch SW2 has the size of VT and SW4.
  • the first switch 521 When the input control signal .phi.1 transitions from ON to OFF, the first switch 521 is opened, and the node X begins to rise to follow the voltage of the output node B by the resistor R1.
  • the target voltage in the first steady state of the node X is the voltage of the output node B due to the presence of the resistor R1.
  • the time response characteristic of the voltage Vx of the node X is determined by the time constant R1 ⁇ Cx, the change of Vx at this time will occur very slowly. Since V_SGPSW in FIG. 6 shows (voltage of output node B-Vx), V_SGPSW slightly falls after the input control signal .phi.1 transitions from ON to OFF as shown in curve 610 of FIG.
  • the third switch SW3 is shorted and the node Y and the second capacitor C2 are connected to each other.
  • Vy may drop rapidly due to charge sharing between the parasitic capacitance Cy and the second capacitor C2.
  • the source-gate voltage V_SGSW2 of the second switch SW2 rises rapidly as the inverting input control signal .phi.2 transitions from OFF to ON, and the rapid rise occurs at the time of the parasitic capacitance Cy and the second capacitor. This is due to charge sharing between (C2).
  • the source-gate voltage V_SGSW2 of the second switch SW2 rapidly rises due to charge sharing in the time interval t> t4, and thus, the source-gate voltage V_SGPSW of the pass switch PSW rapidly becomes zero. Can descend.
  • the source-gate voltage V_SGSW2 of the second switch SW2 may be instantaneously greater than the threshold voltage.
  • the clamping diode D2 is disposed, and the value at the first steady state of the source-gate voltage V_SGSW2 of the second switch SW2 is determined according to the reverse voltage of the clamping diode D2. That is, the source-gate voltage V_SGSW2 of the second switch SW2 is determined according to the reverse voltage of the clamping diode D2 in the first normal state, and the threshold voltage VT of the fourth switch SW4 in the second normal state, Can be determined by SW4.
  • the sixth switch SW6 short-circuits the nodes on both sides of the second capacitor C2 in the second normal state. However, for the same reason as the first capacitor C1, the sixth switch SW6 may be shorted. C2) Nodes on both sides do not necessarily have to be shorted.
  • the voltage between both nodes of the second capacitor C2 may be designed to have a non-zero constant value. At this time, the voltage between the second power supply to which the node of one side of the second capacitor C2 is connected and the nodes of both nodes in the second steady state of the second capacitor C2 is used to convert Vy in the second steady state to charge sharing. It is sufficient that the level can be lowered by.
  • the target voltage of Vy in the first steady state between the voltage in the second steady state and the voltage in the second steady state of the node other than the node connected to the second power source of the second capacitor C2 The voltage at the first steady state of the node on the other side of the first capacitor C1 can be designed to be located at this position.
  • Vy is determined by the ratio of the parasitic capacitance Cy and the capacitance C2 of the second capacitor C2.
  • V_SGSW2 may be clamped by the clamping diode D2 to protect the second switch SW2 and the fourth switch SW4, so that the degree of freedom in designing C2 may be reduced. exist.
  • a safety device such as the clamping diode D2 exists to determine the value of the second capacitor C2 as described above. There is a degree of freedom in design.
  • both signals are OFF between the input control signal .phi.1 and the inverting input control signal .phi.2. This corresponds to the time interval t1 ⁇ t ⁇ t2 and the time interval t3 ⁇ t ⁇ t4.
  • a current path is formed from node X or node Y to ground (GND), and depending on the bias condition, the output node B Very large through current can flow from ground current to ground GND. Since the through current may seriously degrade the efficiency of the pass switch circuit 500, the PSWSW2SW4 input control signal .phi.1 and the inverting input control signal .phi.2 should be designed so that both are not turned on at the same time.
  • the source-gate voltage of the pass switch PSW exhibits transient response characteristics due to time constant R1 ⁇ Cx. Since the source-gate voltage V_SGPSW of the pass switch PSW has a larger magnitude of the leakage charge generated from the output node B as the transient response time due to the time constant R1 / Cx increases, the input control signal ⁇ 1 is inverted. It is necessary to design so that the time interval between the input control signal .phi.2 is turned on is not too long.
  • the time interval between the inversion input control signal .phi.2 is turned on.
  • the first switch 521 and the sixth switch SW6 are opened. The time period may be sufficient to provide a longer time period, which may cause the efficiency of the pass switch circuit 500 to decrease.
  • FIG. 7 is an operation flowchart illustrating a path switch control method according to an embodiment of the present invention.
  • the pass switch circuit 500 receives the voltages of both nodes of the first capacitor C1 in a first state.
  • Control to be a voltage level (S710).
  • S710 differently expressing the step (S710) is equivalent to controlling the node on one side of the first capacitor (C1) to have a voltage of the first voltage level.
  • the first voltage level is ground GND with reference to FIG. 5, but the spirit of the present invention is not limited thereto.
  • the first normal state is that Vx follows the voltage of the output node B.
  • the voltage Vx of the node X which is the control node of the pass switch PSW
  • the pass switch circuit 500 may correspond to an event in which the input control signal .phi.1 transitions from the first state OFF to the second state ON, and has a node X and a first capacitor having the second voltage level Vx, o.
  • the control is performed such that charge sharing between (C1) occurs (S720).
  • the first switch 521 may be shorted by an input control signal ⁇ 1 to connect a node X and a terminal of one side of the first capacitor C1.
  • the pass switch circuit 500 controls the voltage Vx of the node X to approach the first voltage level GND from the second voltage level Vx, o by charge sharing (S730).
  • Step S730 causes charge sharing between the node X having the second voltage level Vx, o and the first capacitor C1 so that the voltage Vx of the node X is changed from the first state Vx, o to the second state Vx. , o +).
  • charge sharing can facilitate the process of Vx change.
  • charge sharing is used to facilitate the process of changing the prior art Vx, which only depends on the RC delay due to the RC time constant.
  • the pass switch circuit 500 activates / ONs the pass switch PSW to control the voltage of the output node B of the pass switch PSW to have a voltage level based on the third voltage level (S740).
  • the third voltage level means the voltage of the input node A. If a transient response time is sufficient to allow the pass switch PSW to reach a steady state, the voltage of the output node B is equal to the input node A. Will follow the voltage.
  • the pass switch may be an N-type transistor, in which case the voltage at the output node B will be determined by the voltage at the input node A and the voltage at the control node of the pass switch.
  • FIG. 8 is an operational flowchart showing in detail an embodiment of step S710 of FIG. 7.
  • a terminal of one side of the first capacitor C1 is implemented to be connected to the first power source GND (S810).
  • the pass switch circuit 500 controls the fifth switch SW6 connected in parallel with the first capacitor C1 to be activated / shorted when the inverted input control signal .phi.2 is turned on when the input control signal .phi.1 is in the first state (OFF). (S820).
  • the pass switch circuit 500 controls the voltages of both nodes of the first capacitor C1 to be equal by the shorted fifth switch SW6 (S830).
  • FIG. 9 is a flowchart illustrating a path switch control method according to another embodiment of the present invention.
  • steps S710 to S740 of FIG. 9 are the same as steps S710 to S740 of FIG. 7, overlapping descriptions thereof will be omitted.
  • the pass switch circuit 500 controls the source-gate voltage of the pass switch PSW to converge to the voltages IB1 and R1 between both ends of the resistor R1 supplied with the current from the current source 510. (S750).
  • the present invention applies a charge sharing technique prior to the transient response caused by the RC delay in changing the voltage of the node X from the first steady state (Vx, o) to the second steady state (Vx, 1). To facilitate a change from the first steady state Vx, o to the preliminary second state Vx, o + prior to the second steady state Vx, 1.
  • the charge sharing is applied to change the starting point of the transient response to a preliminary second state close to the second normal state in order to shorten the transient response time due to the RC delay.
  • the voltage can be designed based on the voltage start point to shorten the transient response time.
  • the present invention relates to a pass switch circuit for transferring a voltage of an input node to an output node. More particularly, the present invention relates to a pass switch circuit capable of quickly switching with improved time response characteristics.
  • a pass switch circuit includes a pass switch that transfers a voltage level from an input node to an output node, and when a node of one side of the pass switch is in a first state, And a first switch having a voltage at a voltage level, and a first switch connecting a node on one side of the first capacitor to a control node of the pass switch.

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Abstract

본 발명은 입력 노드의 전압을 출력 노드로 전달하는 패스 스위치 회로(pass switch circuit)에 관한 것으로서, 보다 상세하게는 시간 응답 특성이 개선되어 빠르게 스위칭이 가능한 패스 스위치 회로에 관한 것이다. 본 발명의 일 실시예에 따른 패스 스위치 회로는 입력 노드로부터 출력 노드로 전압 레벨을 전달하는 패스 스위치(pass switch), 상기 패스 스위치의 컨트롤 노드의 전압이 제1 상태일 때 일측의 노드가 제1 전압 레벨의 전압을 가지는 제1 커패시터, 및 상기 제1 커패시터의 일측의 노드와 상기 패스 스위치의 컨트롤 노드를 연결하는 제1 스위치를 포함하는 것을 특징으로 한다.

Description

개선된 시간 응답 특성을 가지는 패스 스위치 회로 및 그 제어 방법
본 발명은 입력 노드의 전압을 출력 노드로 전달하는 패스 스위치 회로(pass switch circuit)에 관한 것으로서, 보다 상세하게는 시간 응답 특성이 개선되어 빠르게 스위칭이 가능한 패스 스위치 회로에 관한 것이다.
고전압 스위칭 동작을 지원하는 전자 회로 어플리케이션에서, 서로 다른 전압 레벨을 가지는 회로 네트워크 간의 신호 전달을 위해서는 레벨 시프터(level shifter)라 불리는 회로가 이용되고 있다. 레벨 시프터는 인버터(inverter)와 결합된 경우 [0~V1] 전압 구간으로 동작하는 논리 신호를 [0~V2] 전압 구간으로 동작하는 출력 신호로 변환하는 기능을 수행한다.
또한, 레벨 시프터는 논리 신호를 전달하는 경우 외에 단순히 전압 레벨을 전달하는 회로를 가리키기도 하는데, 이 경우 특정 논리 조건이 충족되면 패스 스위치(pass switch)를 통하여 입력 측의 전압 레벨을 출력 측으로 전달하고, 이후 부트스트랩(bootstrap)이나 차지 펌프(charge pump) 등의 회로를 이용하여 전압을 승압하거나 강압하는 동작이 수행되기도 한다.
이러한 고전압 레벨 시프터의 전형적인 회로의 일 예로 미국등록특허 제5,160,854호 "Single-Drive Level Shifter with Low Dynamic Impedance", 미국등록특허 제6,727,742호 "High-Voltage Level Shifting Circuit with Optimized Response Time" 등을 들 수 있다.
미국등록특허 제6,727,742호에서는 고전압 레벨 시프터의 전형적인 종래 기술의 회로의 일 예를 들고 있는데, 이 예시는 도 1을 통하여 도시된다.
도 1을 참조하면, 입력 제어 신호 Φ에 의하여 출력 전압(OUT)이 VBOOT와 VPHASE 사이를 스윙하는 레벨 시프터 회로가 도시된다.
출력 전압(VOUT)의 상한인 VBOOT는 통상적으로 40-50 [V] 이상의 고전압 전원이고, 출력 전압(VOUT)의 하한인 VPHASE는 VBOOT와 일정한 차이만큼 낮은 전압 레벨을 가지는 전원이다. 일반적으로 고전압 레벨 시프터는 큰 전류를 구동하는 전력 소자(Power Device)에 많이 이용되며, 전력 소자를 반도체로 구현할 때에는 DMOS(Double Diffused MOS) 트랜지스터가 널리 이용된다.
DMOS는 수직 확산형인 VDMOS(Vertical DMOS)와 수평 확산형인 LDMOS(Lateral DMOS) 등이 있으며, 공통적으로 Drain-Source 간 항복 전압(Breakdown Voltage)은 40-50 [V] 정도로 높으나, Gate-Source 간 전압은 트랜지스터의 채널 산화물(channel oxide)의 두께에 의하여 결정되기 때문에 수십 Volt 수준으로 높이기는 대단히 어려운 것으로 알려져 있다.
따라서 통상적으로 고전압 레벨 시프터는 DMOS 트랜지스터의 안전한 동작을 위해서 Gate-Source 간 전압의 한계를 넘어서지 않도록 설계되며, 예를 들어 도 1에서 DMOS의 Gate-Source 간 전압의 한계가 10 [V] 라면, VBOOT와 VPHASE 간의 차이는 10 [V] 이내에서 결정된다.
VBOOT 기준으로 일정한 차이를 가지는 VPHASE 전위를 얻기 위하여 도 1과 같이 저항기(R1)과 전류원(Idd)의 조합, 그리고 클램핑 회로(M3)가 널리 이용된다.
입력 제어 신호 Φ가 ON되면, 전류원 Idd가 동작하고, 이에 따라 스위치 MHV가 ON되어, 스위치 MHV를 경유하여 전류 Idd가 흐른다. 이 때, 전류 Idd의 전부 또는 일부가 저항기 R1을 통하여 흐르게 되므로, R1 양단 간의 전압 강하에 의하여 VBOOT와 노드 X(110) 간에는 전압의 차이가 발생한다. 노드 X(110)는 M1, M2의 게이트 노드의 전압(Vg)이므로, PMOS인 M1은 ON 되어 출력 전압(OUT)이 VBOOT의 전압 레벨을 가진다. 한편, 트랜지스터 M3가 ON 된 경우, M3의 게이트 노드의 전압 VPHASE와 M3의 소스 노드인 노드 X(110)의 전압 Vx 간에는 트랜지스터 M3의 문턱 전압(threshold voltage) VT,M3 만큼의 차이가 존재한다. 즉, 다음의 수학식 1과 같은 조건이 성립한다.
[수학식 1]
Vx = VPHASE-VT,M3
VPHASE와 Vx 간 전위차가 VT,M3에 도달하면 트랜지스터 M3은 OFF 될 것이므로 전류 Idd는 저항기 R1을 통해서만 흐르게 된다. 이 때 노드 X(110)의 전압 Vx는 다음의 수학식 2의 조건을 만족한다.
[수학식 2]
Vx = VBOOT - IddㆍR1
이로써 출력 전압(OUT)의 하한인 VPHASE는 다음의 수학식 3을 만족한다.
[수학식 3]
VPHASE = VBOOT - IddㆍR1 + VT,M3
즉, 출력 전압(VOUT)의 하한인 VPHASE과 VBOOT과의 차이는 전류원 Idd, 저항기 R1, 트랜지스터 M3의 문턱 전압 VT,M3에 의하여 결정됨을 알 수 있다.
반대로 입력 제어 신호 Φ가 OFF 되면, 전류원 Idd가 차단된다. 이 때, 충분히 긴 시간이 흐르면 저항기 R1에 흐르는 전류가 0이 되므로, 저항기 R1의 양단 간 전압은 0 V가 될 것이다. 즉 Vx = VBOOT 가 된다. 이 때 트랜지스터 M3의 드레인-소스 간 전압은 0V이므로, 트랜지스터 M3를 통해서는 여전히 전류가 흐르지 않으며, Vx의 전압이 VBOOT로 높으므로, 트랜지스터 M2가 ON 되어 출력 전압(OUT)은 VPHASE의 전압 레벨을 가진다.
도 1의 회로는 긴 시간 구간 동안 관찰하면 위에서 설명한 방식으로 동작하게 될 것이나, 실제로는 도 1에 도시된 노드 X(110)의 기생 커패시턴스(parasitic capacitance) Cr, Cp 에 의하여 동작이 지연되는 문제점이 있다. 이 때 Cr은 저항기 R1의 기생 커패시턴스이며, Cp는 스위치 MHV의 기생 커패시턴스를 나타낸다.
입력 제어 신호 Φ가 OFF 상태에서 ON되었을 때, 노드 X(110)의 전압 Vx는 VBOOT에서 (VBOOT - IddㆍR1)로 하강해야 하지만, 이 과정에서 R1ㆍ(Cr+Cp)의 시상수(time constant)에 의하여 RC delay를 가지고 느리게 동작하게 된다. 마찬가지로 입력 제어 신호 Φ가 ON 상태에서 OFF 되었을 때에도, 노드 X(110)의 전압 Vx는 (VBOOT - IddㆍR1)에서 VBOOT로 상승해야 하지만, 이 과정에서 R1ㆍ(Cr+Cp)의 시상수(time constant)에 의하여 Vx는 느리게 정상 상태를 찾아가게 될 것이다.
이는 과도 응답이 매우 길어짐을 의미하고, 이 때, Vx가 VBOOT와 VPHASE 사이의 어느 한 레벨에 해당하면, 트랜지스터 M1과 M2가 동시에 ON 되는 등, VPHASE의 전압이 VBOOT에 가깝게 변화할 위험성이 있다. 이를 위해서는 VPHASE의 노드에 대응하는 Reservoir 커패시턴스가 대단히 커야 하는 설계 상의 불편함이 있기도 하다.
도 2는 미국등록특허 제6,727,742호에서 도 1의 회로에 대하여 제시한 개선안을 도시한 도면이다.
도 2를 참조하면, 클램핑 트랜지스터 M3의 게이트 노드가 VPHASE가 아닌 출력 전압(OUT)에 연결된다. 따라서 입력 제어 신호 Φ가 ON 상태로 오랫동안 지속되었을 때, Vx는 VPHASE로부터가 아닌 출력 전압(OUT)의 전압 레벨인 VBOOT로부터 클램핑된다. 즉, 다음의 수학식 4가 성립한다.
[수학식 4]
Vx = VBOOT-VT,M3
이에 따르면, Vx의 스윙 범위가 도 1의 IddㆍR1보다 작아지고, 따라서 레벨 시프터의 스위칭 속도가 증가하는 효과가 있다.
그러나, 이 같은 도 2의 개선 회로에도 불구하고, 여전히 노드 X(110)은 RC 시상수에 의한 시간 응답의 지연을 겪는 문제점이 있다.
또한, 개선안인 도 2의 회로는 도 1의 회로보다도 도리어 트랜지스터 M1, M2, M3 의 문턱 전압 특성을 매칭하기가 까다로운 문제점이 있다.
따라서 종래 기술과 같이 고전압 스위칭 회로 또는 레벨 시프팅 회로에서 트랜지스터를 효과적으로 보호하면서도, RC 시상수에 의한 시간 응답의 지연을 극복할 수 있는 회로 설계 기법이 요구된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하고자 도출된 것으로서, 패스 스위치 회로(pass switch circuit)에서 RC delay를 극복하고 시간 응답 속도를 보다 빠르게 개선하는 것을 목적으로 한다.
도 2에 도시된 종래 기술은 입력 제어 신호 Φ가 ON 에서 OFF 로 전이할 때 (Vx가 낮은 전압에서 높은 전압으로 상승할 때) 시간을 단축할 수 있으나, 근본적인 해결책은 되지 않으며, 결국 Vx의 상승/하강 특성은 RC 시상수에 의하여 결정되는 문제점이 있다.
또한 도 2에 도시된 종래 기술은 Vx의 하한이 (VBOOT - VT,M3)로 결정되므로, 트랜지스터 M2의 문턱 전압(threshold voltage) VT,M2가 상당히 커야만 Vx의 하한에서 트랜지스터 M2가 OFF되어 소기의 목적을 달성할 수 있으며, 이를 위하여 하기 수학식 5의 조건을 만족해야 하는 문제점이 있다.
[수학식 5]
VT,M2 > VBOOT - VT,M3 - VPHASE
반대로, 트랜지스터 M1은 Vx의 하한에서 ON 되어야 소기의 목적을 달성할 수 있으므로, 트랜지스터 M1의 문턱 전압 VT,M1은 하기 수학식 6을 만족해야 하는 문제점이 있다.
[수학식 6]
VT,M1 < VT,M3
즉, 종래 기술은 RC 시간 지연에 대한 근본적인 해결책이 되지 못함은 물론, 트랜지스터의 문턱 전압 특성을 매칭하기가 매우 까다로운 문제점이 있다.
본 발명은 회로를 구성하는 트랜지스터의 문턱 전압 등 소자의 특성에 무관하게 안정적이고 빠른 고전압 스위칭 동작을 제공하는 것을 목적으로 한다.
본 발명은 일반적으로는 전압 레벨을 전달하는 패스 스위치(pass switch)의 시간 응답 성능을 개선하는 것을 목적으로 하며, 보다 구체적으로는 고전압 레벨을 전달하는 패스 스위치의 보호를 위한 low Vgs 조건을 충족하면서도 시간 응답 성능을 개선하는 것을 목적으로 한다.
본 발명은 패스 스위치가 원하는 동작 상태에 도달하는 과도 시간을 줄임으로써, 과도 시간에 발생하는 누설 전류를 줄이는 것을 목적으로 한다.
본 발명은 패스 스위치를 차지 펌프에 사용하거나 다이오드를 대신하여 사용하고자 할 때, 원하는 동작 상태에 도달하는 과도 시간을 줄임으로써 누설 전류를 줄이고 어플리케이션에서 달성하고자 하는 성능을 효과적으로 달성하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 패스 스위치 회로(pass switch circuit)는 입력 노드로부터 출력 노드로 전압 레벨을 전달하는 패스 스위치(pass switch); 상기 패스 스위치의 컨트롤 노드의 전압이 제1 상태일 때 일측의 노드가 제1 전압 레벨의 전압을 가지는 제1 커패시터; 및 상기 제1 커패시터의 일측의 노드와 상기 패스 스위치의 컨트롤 노드를 연결하는 제1 스위치를 포함한다.
본 발명의 일 실시예에 따른 패스 스위치 회로는, 패스 스위치 회로의 게이트-소스 간 전압을 일정하게 유지하기 위한 바이어스 회로로서, 상기 패스 스위치의 컨트롤 노드와, 상기 입력 노드 또는 상기 출력 노드 중 어느 하나 간에 연결되는 저항기; 및 상기 제1 스위치를 경유하여 상기 패스 스위치의 컨트롤 노드와 연결되는 전류원을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 패스 스위치 회로는, 패스 스위치 회로의 게이트-소스 간 전압이 과도하게 커지는 것을 방지하기 위한 수단으로서, 상기 패스 스위치의 컨트롤 노드와, 상기 입력 노드 또는 상기 출력 노드 중 어느 하나 중에 연결되는 클램핑 회로를 더 포함할 수 있다.
이 때, 제1 커패시터의 타측의 노드는 제1 전원에 연결될 수 있으며, 패스 스위치의 컨트롤 노드의 전압이 제1 상태일 때, 제1 커패시터의 양측 노드가 동일하게 상기 제1 전압 레벨의 전압을 가지도록 제어될 수 있다.
이 때, 제1 스위치는 패스 스위치의 컨트롤 노드의 전압이 제1 상태일 때 제1 커패시터의 일측의 노드와 패스 스위치의 컨트롤 노드 간을 연결하고, 상기 패스 스위치의 컨트롤 노드의 전압을 제1 상태에서 제2 상태로 변화시킬 수 있다.
이 때, 제1 스위치가 상기 제1 커패시터의 일측의 노드와 상기 패스 스위치의 컨트롤 노드를 연결하면, 상기 패스 스위치의 컨트롤 노드의 기생 커패시턴스(parasitic capacitance)와 상기 제1 커패시터 간의 전하 공유(charge sharing)에 의하여 상기 패스 스위치의 컨트롤 노드의 전압이 상기 제1 상태에서 제2 상태로 변화하는 과정을 촉진(speed-up)할 수 있다.
본 발명의 다른 실시예에 따른 패스 스위치 회로는 패스 스위치, 제1 커패시터, 및 제1 스위치 외에 패스 스위치의 컨트롤 노드와, 상기 입력 노드 또는 상기 출력 노드 중 어느 하나 중에 연결되는 제2 스위치; 제2 스위치의 컨트롤 노드에 연결되는 제3 스위치; 및 일측의 노드가 상기 제3 스위치를 경유하여 상기 제2 스위치의 컨트롤 노드와 연결되고, 상기 패스 스위치의 컨트롤 노드의 전압이 제2 상태일 때에는 상기 일측의 노드가 제2 전압 레벨을 가지는 제2 커패시터를 더 포함할 수 있다.
이 때, 본 발명의 일 실시예에 따른 패스 스위치 회로는 일측의 노드는 상기 제2 스위치가 연결되는 상기 입력 노드 또는 상기 출력 노드 중 어느 하나와 연결되고, 타측의 노드는 상기 제2 스위치의 컨트롤 노드와 연결되며, 컨트롤 노드는 상기 제2 스위치의 컨트롤 노드와 연결되는 제4 스위치를 더 포함할 수 있다.
이 때, 제3 스위치는 패스 스위치의 컨트롤 노드의 전압이 상기 제2 상태일 때 상기 제2 커패시터의 일측의 노드와 상기 제2 스위치의 컨트롤 노드 간을 연결하고, 상기 제2 스위치의 컨트롤 노드의 전압을 변화시키고, 상기 제2 스위치의 컨트롤 노드의 전압의 변화에 따라 상기 패스 스위치의 컨트롤 노드의 전압을 상기 제2 상태에서 제1 상태로 변화시킬 수 있다.
이 때, 상기 제3 스위치가 상기 제2 커패시터의 일측의 노드와 상기 제2 스위치의 컨트롤 노드를 연결하면, 상기 제2 스위치의 컨트롤 노드의 기생 커패시턴스와 상기 제2 커패시터 간의 전하 공유에 의하여 상기 제2 스위치의 컨트롤 노드의 전압의 변화가 촉진되고, 상기 제2 스위치의 컨트롤 노드의 전압의 변화에 따라 상기 패스 스위치의 컨트롤 노드의 전압이 상기 제2 상태에서 제1 상태로 변화할 수 있다.
본 발명의 또 다른 실시예에 따른 패스 스위치의 제어 방법은, 패스 스위치(pass switch)의 컨트롤 노드의 전압이 제1 상태일 때 제1 커패시터의 일측의 노드가 제1 전압 레벨의 전압을 가지도록 제어하는 단계; 및 입력 제어 신호에 의하여 상기 패스 스위치의 컨트롤 노드와 상기 제1 커패시터의 일측의 노드를 연결하는 단계; 및 상기 패스 스위치의 컨트롤 노드의 전압을 상기 제1 상태에서 제2 상태로 변화시키는 단계를 포함한다.
이 때, 패스 스위치의 컨트롤 노드의 전압을 상기 제1 상태에서 제2 상태로 변화시키는 단계는, 상기 패스 스위치의 컨트롤 노드의 기생 커패시턴스와 상기 제1 커패시터 간의 전하 공유에 의하여 상기 패스 스위치의 컨트롤 노드의 전압이 상기 제1 상태에서 상기 제2 상태로 변화되는 과정을 촉진할 수 있다.
이 때 본 발명의 일 실시예에 따른 패스 스위치의 제어 방법은 패스 스위치의 컨트롤 노드의 전압이 상기 제2 상태이면, 상기 패스 스위치의 입력 노드의 전압 레벨에 기초한 전압 레벨을 상기 패스 스위치의 출력 노드가 가지도록 상기 패스 스위치를 제어하는 단계를 더 포함할 수 있다.
이 때, 제1 커패시터의 일측의 노드가 제1 전압 레벨의 전압을 가지도록 제어하는 단계는, 상기 패스 스위치의 컨트롤 노드의 전압이 상기 제1 상태일 때, 상기 제1 커패시터의 양측의 노드가 동일하게 상기 제1 전압 레벨의 전압을 가지도록 제어할 수 있다.
본 발명의 또 다른 실시예에 따른 패스 스위치의 제어 방법은 패스 스위치의 컨트롤 노드의 전압이 상기 제2 상태일 때, 제2 커패시터의 일측의 노드가 제2 전압 레벨을 가지도록 제어하는 단계; 상기 패스 스위치의 컨트롤 노드와, 상기 패스 스위치의 입력 노드 또는 상기 출력 노드 중 어느 하나 중에 연결되는 제2 스위치를 활성화하기 위하여, 상기 제2 스위치의 컨트롤 노드에 연결되는 제3 스위치를 활성화하여 상기 제2 커패시터의 일측의 노드와 상기 제2 스위치의 컨트롤 노드가 연결되도록 제어하는 단계를 더 포함할 수 있다.
이 때, 본 발명의 패스 스위치의 제어 방법은 제3 스위치에 의하여 상기 제2 커패시터의 일측의 노드와 상기 제2 스위치의 컨트롤 노드가 연결되면, 상기 제2 스위치를 활성화하여 상기 패스 스위치의 컨트롤 노드의 전압이 상기 제2 상태에서 상기 제1 상태로 변화하도록 제어하는 단계를 더 포함할 수 있다.
이 때, 제2 커패시터의 일측의 노드와 상기 제2 스위치의 컨트롤 노드가 연결되도록 제어하는 단계는 제2 커패시터와 상기 제2 스위치의 컨트롤 노드의 기생 커패시턴스 간의 전하 공유에 의하여 상기 제2 스위치의 컨트롤 노드의 전압의 변화를 촉진할 수 있다.
본 발명의 또 다른 실시예에 따른 패스 스위치의 제어 방법은 패스 스위치의 컨트롤 노드의 전압이 상기 제1 상태에서 제2 상태로 변화되면, 상기 패스 스위치의 컨트롤 노드와, 상기 입력 노드 또는 상기 출력 노드 중 어느 하나인 제1 노드 간에 연결되는 저항기, 및 상기 입력 제어 신호에 의하여 상기 패스 스위치의 컨트롤 노드와 연결되는 전류원에 의하여 상기 패스 스위치의 컨트롤 노드와 상기 제1 노드 간의 전압을 기준 전압으로 유지하는 단계를 더 포함할 수 있다.
본 발명에 따르면 패스 스위치 회로(pass switch circuit)에서 RC delay를 극복하고 시간 응답 속도를 보다 빠르게 개선할 수 있다.
본 발명에 따르면 회로를 구성하는 트랜지스터의 문턱 전압 등 소자의 특성에 무관하게 안정적이고 빠른 고전압 스위칭 동작을 제공하는 회로 설계가 가능하며, 회로 설계 시 고려할 요소가 적으므로 트랜지스터, 저항기 등 소자의 면적 등 회로 설계 시 자유도를 크게 높일 수 있다. 마찬가지 이유로 회로 설계 시 제약 조건이 적으므로 회로의 성능을 용이하게 최적화할 수 있다.
본 발명에 따르면 고전압 레벨을 전달하는 패스 스위치의 보호를 위한 low Vgs 조건을 충족하면서도 시간 응답 성능을 개선할 수 있으며, 패스 스위치가 원하는 동작 상태에 도달하는 과도 시간을 줄임으로써, 과도 시간에 발생하는 누설 전류를 줄일 수 있다.
본 발명에 따르면 패스 스위치를 차지 펌프에 사용하거나 다이오드를 대신하여 사용하고자 할 때, 원하는 동작 상태에 도달하는 과도 시간을 줄임으로써 누설 전류를 줄이고 어플리케이션에서 달성하고자 하는 성능을 효과적으로 달성할 수 있다.
도 1과 도 2는 종래 기술의 고전압 레벨 시프팅 회로의 일 예를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 패스 스위치 회로의 일 부분을 도시하는 도면이다.
도 4는 도 3의 회로만으로 동작할 경우의 시간 응답 특성을 도시하는 도면이다.
도 5는 본 발명의 일 실시예에 따른 패스 스위치 회로를 도시하는 도면이다.
도 6은 도 5의 회로가 동작할 경우의 시간 응답 특성을 도시하는 도면이다.
도 7은 본 발명의 일 실시예에 따른 패스 스위치 제어 방법을 도시하는 동작 흐름도이다.
도 8은 도 7의 단계 S710의 일 실시예를 상세하게 도시하는 동작 흐름도이다.
도 9는 본 발명의 다른 실시예에 따른 패스 스위치 제어 방법을 도시하는 동작 흐름도이다.
도 10은 도 3의 회로의 설명을 위하여 기생 커패시턴스(Cx)를 도시하는 도면이다.
도 11은 도 5의 회로의 설명을 위하여 기생 커패시턴스(Cx, Cy)를 도시하는 도면이다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 패스 스위치 회로(pass switch circuit)는 입력 노드로부터 출력 노드로 전압 레벨을 전달하는 패스 스위치(pass switch); 상기 패스 스위치의 컨트롤 노드의 전압이 제1 상태일 때 일측의 노드가 제1 전압 레벨의 전압을 가지는 제1 커패시터; 및 상기 제1 커패시터의 일측의 노드와 상기 패스 스위치의 컨트롤 노드를 연결하는 제1 스위치를 포함한다.
본 발명의 일 실시예에 따른 패스 스위치 회로는, 패스 스위치 회로의 게이트-소스 간 전압을 일정하게 유지하기 위한 바이어스 회로로서, 상기 패스 스위치의 컨트롤 노드와, 상기 입력 노드 또는 상기 출력 노드 중 어느 하나 간에 연결되는 저항기; 및 상기 제1 스위치를 경유하여 상기 패스 스위치의 컨트롤 노드와 연결되는 전류원을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 패스 스위치 회로는, 패스 스위치 회로의 게이트-소스 간 전압이 과도하게 커지는 것을 방지하기 위한 수단으로서, 상기 패스 스위치의 컨트롤 노드와, 상기 입력 노드 또는 상기 출력 노드 중 어느 하나 중에 연결되는 클램핑 회로를 더 포함할 수 있다.
이 때, 제1 커패시터의 타측의 노드는 제1 전원에 연결될 수 있으며, 패스 스위치의 컨트롤 노드의 전압이 제1 상태일 때, 제1 커패시터의 양측 노드가 동일하게 상기 제1 전압 레벨의 전압을 가지도록 제어될 수 있다.
이 때, 제1 스위치는 패스 스위치의 컨트롤 노드의 전압이 제1 상태일 때 제1 커패시터의 일측의 노드와 패스 스위치의 컨트롤 노드 간을 연결하고, 상기 패스 스위치의 컨트롤 노드의 전압을 제1 상태에서 제2 상태로 변화시킬 수 있다.
이 때, 제1 스위치가 상기 제1 커패시터의 일측의 노드와 상기 패스 스위치의 컨트롤 노드를 연결하면, 상기 패스 스위치의 컨트롤 노드의 기생 커패시턴스(parasitic capacitance)와 상기 제1 커패시터 간의 전하 공유(charge sharing)에 의하여 상기 패스 스위치의 컨트롤 노드의 전압이 상기 제1 상태에서 제2 상태로 변화하는 과정을 촉진(speed-up)할 수 있다.
본 발명의 다른 실시예에 따른 패스 스위치 회로는 패스 스위치, 제1 커패시터, 및 제1 스위치 외에 패스 스위치의 컨트롤 노드와, 상기 입력 노드 또는 상기 출력 노드 중 어느 하나 중에 연결되는 제2 스위치; 제2 스위치의 컨트롤 노드에 연결되는 제3 스위치; 및 일측의 노드가 상기 제3 스위치를 경유하여 상기 제2 스위치의 컨트롤 노드와 연결되고, 상기 패스 스위치의 컨트롤 노드의 전압이 제2 상태일 때에는 상기 일측의 노드가 제2 전압 레벨을 가지는 제2 커패시터를 더 포함할 수 있다.
이 때, 본 발명의 일 실시예에 따른 패스 스위치 회로는 일측의 노드는 상기 제2 스위치가 연결되는 상기 입력 노드 또는 상기 출력 노드 중 어느 하나와 연결되고, 타측의 노드는 상기 제2 스위치의 컨트롤 노드와 연결되며, 컨트롤 노드는 상기 제2 스위치의 컨트롤 노드와 연결되는 제4 스위치를 더 포함할 수 있다.
이 때, 제3 스위치는 패스 스위치의 컨트롤 노드의 전압이 상기 제2 상태일 때 상기 제2 커패시터의 일측의 노드와 상기 제2 스위치의 컨트롤 노드 간을 연결하고, 상기 제2 스위치의 컨트롤 노드의 전압을 변화시키고, 상기 제2 스위치의 컨트롤 노드의 전압의 변화에 따라 상기 패스 스위치의 컨트롤 노드의 전압을 상기 제2 상태에서 제1 상태로 변화시킬 수 있다.
이 때, 상기 제3 스위치가 상기 제2 커패시터의 일측의 노드와 상기 제2 스위치의 컨트롤 노드를 연결하면, 상기 제2 스위치의 컨트롤 노드의 기생 커패시턴스와 상기 제2 커패시터 간의 전하 공유에 의하여 상기 제2 스위치의 컨트롤 노드의 전압의 변화가 촉진되고, 상기 제2 스위치의 컨트롤 노드의 전압의 변화에 따라 상기 패스 스위치의 컨트롤 노드의 전압이 상기 제2 상태에서 제1 상태로 변화할 수 있다.
본 발명의 또 다른 실시예에 따른 패스 스위치의 제어 방법은, 패스 스위치(pass switch)의 컨트롤 노드의 전압이 제1 상태일 때 제1 커패시터의 일측의 노드가 제1 전압 레벨의 전압을 가지도록 제어하는 단계; 및 입력 제어 신호에 의하여 상기 패스 스위치의 컨트롤 노드와 상기 제1 커패시터의 일측의 노드를 연결하는 단계; 및 상기 패스 스위치의 컨트롤 노드의 전압을 상기 제1 상태에서 제2 상태로 변화시키는 단계를 포함한다.
이 때, 패스 스위치의 컨트롤 노드의 전압을 상기 제1 상태에서 제2 상태로 변화시키는 단계는, 상기 패스 스위치의 컨트롤 노드의 기생 커패시턴스와 상기 제1 커패시터 간의 전하 공유에 의하여 상기 패스 스위치의 컨트롤 노드의 전압이 상기 제1 상태에서 상기 제2 상태로 변화되는 과정을 촉진할 수 있다.
이 때 본 발명의 일 실시예에 따른 패스 스위치의 제어 방법은 패스 스위치의 컨트롤 노드의 전압이 상기 제2 상태이면, 상기 패스 스위치의 입력 노드의 전압 레벨에 기초한 전압 레벨을 상기 패스 스위치의 출력 노드가 가지도록 상기 패스 스위치를 제어하는 단계를 더 포함할 수 있다.
이 때, 제1 커패시터의 일측의 노드가 제1 전압 레벨의 전압을 가지도록 제어하는 단계는, 상기 패스 스위치의 컨트롤 노드의 전압이 상기 제1 상태일 때, 상기 제1 커패시터의 양측의 노드가 동일하게 상기 제1 전압 레벨의 전압을 가지도록 제어할 수 있다.
본 발명의 또 다른 실시예에 따른 패스 스위치의 제어 방법은 패스 스위치의 컨트롤 노드의 전압이 상기 제2 상태일 때, 제2 커패시터의 일측의 노드가 제2 전압 레벨을 가지도록 제어하는 단계; 상기 패스 스위치의 컨트롤 노드와, 상기 패스 스위치의 입력 노드 또는 상기 출력 노드 중 어느 하나 중에 연결되는 제2 스위치를 활성화하기 위하여, 상기 제2 스위치의 컨트롤 노드에 연결되는 제3 스위치를 활성화하여 상기 제2 커패시터의 일측의 노드와 상기 제2 스위치의 컨트롤 노드가 연결되도록 제어하는 단계를 더 포함할 수 있다.
이 때, 본 발명의 패스 스위치의 제어 방법은 제3 스위치에 의하여 상기 제2 커패시터의 일측의 노드와 상기 제2 스위치의 컨트롤 노드가 연결되면, 상기 제2 스위치를 활성화하여 상기 패스 스위치의 컨트롤 노드의 전압이 상기 제2 상태에서 상기 제1 상태로 변화하도록 제어하는 단계를 더 포함할 수 있다.
이 때, 제2 커패시터의 일측의 노드와 상기 제2 스위치의 컨트롤 노드가 연결되도록 제어하는 단계는 제2 커패시터와 상기 제2 스위치의 컨트롤 노드의 기생 커패시턴스 간의 전하 공유에 의하여 상기 제2 스위치의 컨트롤 노드의 전압의 변화를 촉진할 수 있다.
본 발명의 또 다른 실시예에 따른 패스 스위치의 제어 방법은 패스 스위치의 컨트롤 노드의 전압이 상기 제1 상태에서 제2 상태로 변화되면, 상기 패스 스위치의 컨트롤 노드와, 상기 입력 노드 또는 상기 출력 노드 중 어느 하나인 제1 노드 간에 연결되는 저항기, 및 상기 입력 제어 신호에 의하여 상기 패스 스위치의 컨트롤 노드와 연결되는 전류원에 의하여 상기 패스 스위치의 컨트롤 노드와 상기 제1 노드 간의 전압을 기준 전압으로 유지하는 단계를 더 포함할 수 있다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부 도면을 참조한 실시 예에 대한 설명을 통하여 명백히 드러나게 될 것이다.
본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다. 또한 각 도면 및 실시예에 도시된 제원은 설명을 위하여 과장된 것일 수 있다.
또한, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 패스 스위치 회로의 일 부분(300)을 도시하는 도면이다.
도 3을 참조하면, 입력 노드(A)의 전압 레벨을 출력 노드(B)로 전달하기 위한 패스 스위치(pass switch)(PSW)가 도시된다. 도 3에서는 패스 스위치로 P타입의 PSW가 도시되었으나, 본 발명의 사상은 이에 국한되지 않으며, 패스 스위치(PSW)는 입력 노드(A)의 전압 레벨을 출력 노드(B)로 전달하기 위한 소자로서, P타입 또는 N타입 중 어느 쪽일 수도 있다. 또한 패스 스위치(PSW)에서 출력 노드(B)의 전압이 입력 노드(A)의 전압 레벨에 기반하여 결정되면 충분하며, 반드시 입력 노드(A)의 전압 레벨과 동일해야 하는 것은 아니다.
보다 구체적으로는 패스 스위치(PSW)는 고전압 어플리케이션에서 고전압을 전달하는 소자일 수 있으며, 이 때 도 3에 도시된 바와 같이 DMOS 또는 LDMOS 타입의 트랜지스터로 구현될 수 있다.
또한 도 3에서는 패스 스위치(PSW)의 드레인 노드가 입력 노드(A), 소스 노드가 출력 노드(B)로 도시되었는데, 이는 입력 노드(A)보다 출력 노드(B)의 전압 레벨이 높을 경우를 대비한 설계이고, 반대의 경우에는 드레인과 소스의 위치가 뒤바뀔 수 있음 또한 당업자에게 자명하다.
도 3을 참조하면, 패스 스위치(PSW)는 P타입의 LDMOS이고, LDMOS는 통상적으로 드레인-소스 간의 항복 전압(Breakdown Voltage)을 높이기 위하여 만들어진 소자이다. 따라서, 패스 스위치(PSW)의 드레인-소스 간 전압은 항복 전압 이하인 경우 동작 상의 문제가 없으나, 패스 스위치(PSW)의 게이트-소스 간 전압은 항복 전압에 비하여 상당히 낮은 정도의 한계 전압을 가지게 되므로, 도 3과 같은 패스 스위치(PSW)를 포함하는 회로에서는 게이트-소스 간 전압을 제한하는 회로가 필요하다. 패스 스위치(PSW)의 컨트롤 노드는 노드 X이므로, 패스 스위치(PSW)의 게이트-소스 간 전압을 제한하는 회로는 노드 X의 전압(Vx)을 일정 범위 내로 제한하는 회로를 의미한다.
이를 위하여 바이어스 회로로서, 전류원(510)과 저항기(R1)가 구성될 수 있다. 입력 제어 신호 Φ1이 ON되면, 제1 스위치(SW1)가 단락(short)되어 출력 노드(B)로부터 저항기(R1)와 노드 X를 경유하여 전류원(510)에 의한 바이어스 전류 IB1이 흐른다. 이 때, 과도 응답(transient response)을 지나 정상 상태(steady state)에 도달한 경우, 패스 스위치(PSW)의 게이트-소스 간 전압은 IB1ㆍR1으로 일정하게 유지될 것이다.
한편, 입력 제어 신호 Φ1에 의한 제1 스위치(SW1)의 스위칭 외에도 출력 노드(B)의 전압이 갑자기 상승하는 등의 돌발적인 이벤트가 발생했을 때에는 패스 스위치(PSW)의 게이트-소스 간 전압을 한계 전압 이내로 규제(regulate)하기 위하여 클램핑 회로로서 제너 다이오드(D1)가 패스 스위치(PSW)의 게이트-소스 간에 저항기(R1)와 병렬로 연결될 수 있다. 클램핑 회로는 순간적인 과도 상태에서도 패스 스위치(PSW)의 게이트-소스 간 전압을 한계 전압 이내로 규제(regulate)하고, 결과적으로 패스 스위치(PSW)의 파괴를 방지하여 패스 스위치(PSW)를 보호할 수 있다.
한편 도 3에 도시되지는 않았으나, 제1 스위치(SW1)는 N타입의 LDMOS일 수 있다. 예를 들어 입력 제어 신호 Φ1가 ON(=High)이면 제1 스위치(SW1)의 컨트롤 노드인 노드 X의 전압이 High가 되어 제1 스위치(SW1)가 ON/단락(short)/활성화되고, 입력 제어 신호 Φ1가 OFF(=Low)이면 제1 스위치(SW1)의 컨트롤 노드인 노드 X의 전압이 Low가 되어 제1 스위치(SW1)가 OFF/개방(open)/비활성화될 수 있다. 제1 스위치(SW1)는 드레인 노드의 전압의 상한이 출력 노드(B)의 전압을 따르므로(follow), 드레인-소스 간 전압이 클 수 있어, LDMOS와 같이 항복 전압이 큰 소자를 채택할 수 있다. 이 때, 입력 제어 신호 Φ1은 제1 스위치(SW1)의 게이트-소스 간 전압에 영향을 줄 수 있으므로, 전압 범위 [0~VDD] 내에서 동작하고, VDD는 LDMOS의 게이트-소스 간 한계 전압보다 낮은 값으로 선택될 수 있다.
입력 제어 신호 Φ1이 OFF되어 제1 스위치(SW1)가 개방(open)된 후 과도 응답을 지나 정상 상태에 도달하면, 저항기(R1)를 통해 전류가 흐르지 않게 되므로, 저항기(R1) 양단 간의 전압은 0 [V]이 된다. 따라서 노드 X의 전압 Vx는 출력 노드(B)의 전압 레벨을 따르게 된다.
패스 스위치(PSW)는 어플리케이션에 따라서 도 3과 같이 배치되면 다이오드와 유사한 일종의 단방향 스위치로서 기능할 수 있다. 예를 들어, 입력 제어 신호 Φ1이 OFF되고 제1 스위치(SW1)가 개방되어 노드 X의 전압이 High 인 상태를 가정한다.
이 때, 노드 X의 전압은 출력 노드(B)의 전압을 따르게 됨은 앞에서 설명한 바와 같다. 이 때에는 패스 스위치(PSW)의 게이트와 소스가 동일한 전압 레벨을 가지게 되므로, 입력 노드(A)와 컨트롤 노드 X 간의 P-N 접합에 의하여 입력 노드(A) 쪽에서 출력 노드(B) 쪽으로 순방향(forward-direction)인 다이오드와 등가적으로 같아진다. 이 때에는 입력 노드(A)의 전압이 출력 노드(B)의 전압보다 높으면 출력 노드(B)가 입력 노드(A)의 전압 대비 문턱 전압만큼의 전압 강하가 반영된 전압 레벨을 가지게 된다. 반대로 입력 노드(A)의 전압이 출력 노드(B)의 전압보다 낮으면, 입력 노드(A)와 출력 노드(B) 사이에 역방향 바이어스(reverse bias)가 걸린 상태가 되어 패스 스위치(PSW)를 통해 전류가 흐르지 않는 것처럼 보인다.
따라서 도 3의 회로에서 패스 스위치(PSW)는 입력 제어 신호 Φ1의 상태에 따라 양방향 스위치로도, 단방향 스위치로도 기능할 수 있다.
도 3의 회로는 정상 상태를 고려하면 패스 스위치의 기능을 성공적으로 수행할 수 있을 것으로 보이지만, 도 1과 도 2의 종래 기술에서 살펴보았듯이 도 3의 회로만으로는 RC 시상수(time constant)에 의한 시간 응답 지연이 나타날 수 있다.
도 3의 회로에서 기생 커패시턴스(parasitic capacitance)를 효과적으로 도시하기 위하여 도 10을 참조하여 설명하기로 한다.
도 10은 도 3의 회로의 설명을 위하여 기생 커패시턴스(Cx)를 도시하는 도면이다. 도 10을 참조하면, 노드 X와 가상의 레퍼런스 노드(노드 R) 사이에 기생 커패시턴스(parasitic capacitance)(Cx)가 존재하는 것으로 해석할 수 있다. 이 때 실시예에 따라서는 노드 R은 해석을 간단히 할 목적으로 접지(GND)와 동일한 노드로 간주될 수도 있으나 본 발명의 사상은 이러한 실시예에 의하여 제한되지는 않는다. Cx는 입력 제어 신호 Φ1에 의하여 구동되는 제1 스위치(SW1)의 기생 정션 커패시턴스(parasitic junction capacitance), 패스 스위치(PSW)의 기생 게이트 커패시턴스(parasitic gate capacitance), 저항기(R1)의 기생 커패시턴스, 및 제너 다이오드(D1)의 기생 커패시턴스의 영향을 포함하여 형성될 수 있다.
도 10을 참고하여 도 3의 회로의 과도 응답을 도 4를 참고하여 상세히 설명한다.
도 4는 본 발명의 일 실시예를 부분적으로 구성한 도 3의 회로만으로 동작할 경우의 시간 응답 특성을 도시하는 도면이다.
파형(waveform)(410)은 고속 동작 시의 입력 제어 신호 Φ1의 모습이고, 파형(420)은 고속 동작 시의 패스 스위치(PSW)의 이상적인 소스-게이트 전압(V_SGPSW)의 모습이며, 파형(430)은 고속 동작 시의 패스 스위치(PSW)의 실제의 소스-게이트 전압(V_SGPSW)의 모습이다. 파형(440)은 저속 동작 시의 입력 제어 신호 Φ1의 모습이고, 파형(450)은 저속 동작 시의 패스 스위치(PSW)의 소스-게이트 전압(V_SGPSW)의 모습이다. 고속 동작 시의 패스 스위치(PSW)의 이상적인 소스-게이트 전압(V_SGPSW)의 파형(420)은 정상 상태에서의 저항기(R1)의 양단 간 전압 IB1ㆍR1를 반영하여 [0 ~ IB1ㆍR1]의 전압 구간에서 스위칭된다. 저속 동작 시의 패스 스위치(PSW)의 소스-게이트 전압(V_SGPSW)의 파형(440) 또한 충분한 시간이 주어진다면 [0 ~ IB1ㆍR1]의 전압 구간에서 스위칭될 수 있을 것이다.
입력 제어 신호 Φ1이 OFF인 제1 정상 상태에서는 노드 X의 전압 Vx는 출력 노드(B)의 전압 레벨과 동일하다. 따라서 패스 스위치(PSW)은 비활성화/OFF된 상태이며, 패스 스위치(PSW)의 소스-게이트 전압(V_SGPSW)은 0 [V]이다.
이 때 입력 제어 신호 Φ1이 OFF에서 ON으로 전이하면, 제1 스위치(SW1)가 활성화/단락(short)되면서 노드 X로부터 제1 스위치(SW1)를 경유하여 전류가 흐르기 시작한다. 이 때, 기생 커패시턴스 Cx과 저항기(R1)의 조합으로 인하여 V_SGPSW은 R1ㆍCx의 시상수에 따른 RC delay를 겪는다.
파형(430)을 참조하면, 입력 제어 신호 Φ1의 스위칭 주기가 시상수 R1ㆍCx보다 짧은 고속 동작의 경우에는, 과도 상태가 끝나기 전에 제1 스위치(SW1)가 비활성화/개방(open)되므로, 패스 스위치(PSW)의 소스-게이트 전압(V_SGPSW)이 충분히 develop되지 못한다. 따라서 패스 스위치(PSW)가 충분히 ON되지 못하며, 이 때에는 패스 스위치로서의 기능을 충실히 수행할 수 없다.
따라서 도 3의 회로만을 이용하여 패스 스위치 회로를 구성한 경우에는, 패스 스위치(PSW)를 활성화할 때 바이어스 전류 IB1을 흘리는 시간이 길어야 하는데 이 때 투입되는 에너지 대비 출력되는 에너지의 효율이 떨어진다.
또한 패스 스위치(PSW)를 비활성화하는 경우(입력 제어 신호 Φ1이 ON에서 OFF로 전이하는 경우)에도 기생 커패시턴스 Cx에 저항기(R1)를 통하여 전류가 유입되어 노드 X의 전압이 상승하므로, 그 속도가 매우 느리다.
어플리케이션에 따라서는 패스 스위치 회로(300)를 이용하여 차지 펌프(charge pump)와 같은 승압 회로(Voltage Up Converter)를 구현하기도 하는데, 패스 스위치(PSW)의 스위칭 시간, 과도 응답 시간이 길다면 입력 노드(A)로부터 출력 노드(B)로 전달되어야 할 전하가 출력 노드(B)로부터 노드 X를 통하여 누설될 가능성이 있으므로, 이 경우 차지 펌프의 효율은 떨어질 수 있을 것이다.
이러한 문제점을 해결하기 위하여 본 발명의 일 실시예에 따른 패스 스위치 회로는 RC 시간 지연을 극복하고 시간 응답 특성을 개선한 새로운 회로를 제안한다. 새로이 제안된 회로는 도 5 내지 도 11을 참조하여 설명될 것이다.
도 5는 본 발명의 일 실시예에 따른 패스 스위치 회로(500)를 도시하는 도면이다.
도 5를 참조하면, 도 3과 동일하게 도시된 패스 스위치(PSW), 저항기(R1) 및 바이어스 전류 IB1를 공급하는 전류원(510), 입력 제어 신호 Φ1에 의하여 제어되는 제1 스위치(521), 클램핑 다이오드 D1이 도시된다. 이들의 구성은 도 3에서와 동일하기 때문에 중복되는 설명은 생략한다. 예를 들어 제1 스위치(521)는 도 5에 도시되지는 않았으나, N타입의 LDMOS로 구현될 수 있고, 입력 제어 신호 Φ1는 전압 구간 [0~VDD] 내에서 스윙할 수 있다.
도 5에서는 패스 스위치(PSW)의 OFF to ON 동작 시의 과도 응답을 촉진(speed-up)하는 제1 부스터 회로(520)가 도시된다. 한편 패스 스위치(PSW)의 ON to OFF 동작 시의 과도 응답을 촉진하는 제2 부스터 회로(530) 또한 도시된다.
제1 부스터 회로(520)과 제2 부스터 회로(530)는 패스 스위치 회로(500)의 정상 상태에는 영향을 주지 않고 과도 상태의 동작에만 영향을 미칠 수 있다. 따라서 정상 상태에서 도 5의 패스 스위치(PSW), 저항기(R1), 클램핑 다이오드(D1)의 동작은 도 3에서 설명한 바와 같다.
제1 부스터 회로(520)는 제1 커패시터(C1)를 포함한다. 이 때, 제1 커패시터(C1)의 일측의 노드는 제1 전원에 연결될 수 있다. 도 5에서는 제1 전원이 접지(GND)인 경우가 도시되었지만, 제1 전원이 반드시 접지일 필요는 없으며 일정한 기준 전압(reference voltage)일 수도 있다. 이하에서는 설명의 편의 상 제1 전원이 접지(GND)인 것으로 가정하기로 한다. 도 5에서는 제1 커패시터(C1)의 양 단자 간에 제5 스위치(SW5)가 병렬로 연결된 실시예가 도시되었는데, 제5 스위치(SW5)의 기능에 대해서는 아래에서 설명하기로 한다.
제2 부스터 회로(530)는 제2 커패시터(C2)를 포함한다. 이 때, 제2 커패시터(C2)의 일측의 노드는 제2 전원에 연결될 수 있다. 도 5에서는 제2 전원 또한 접지(GND)인 경우가 도시되었지만 제2 전원이 반드시 접지일 필요는 없으며 일정한 기준 전압(reference voltage)일 수도 있다. 제1 전원과 제2 전원이 동일할 필요는 없으며 서로 다른 기준 전압일 수도 있다.
제2 부스터 회로(530)는 출력 노드(B)와 노드 X 사이에 연결되는 제2 스위치(SW2), 제2 스위치(SW2)의 컨트롤 노드인 노드 Y와 제2 커패시터(C2) 사이에 연결되는 제3 스위치(SW3)를 더 포함할 수 있다. 이 때, 제3 스위치(SW3)는 제1 스위치(521)의 입력 제어 신호 Φ1과 위상이 반전된 입력 제어 신호 Φ2에 의하여 제어된다. 즉, 정상 상태에서는 제3 스위치(SW3)는 제1 스위치(521)의 동작과 반대의 위상으로 동작한다.
제2 부스터 회로(530)는 제2 스위치(SW2)와 전류 미러(current mirror)인 제4 스위치(SW4)를 더 포함할 수 있으며, 노드 Y와 출력 노드(B) 사이에 연결되는 클램핑 다이오드(D2)를 더 포함할 수 있다.
이 때, 도 5에서는 제2 부스터 회로(530)가 노드 X와 출력 노드(B) 사이에 연결되는 것으로 도시되었는데, 제2 부스터 회로(530)의 토폴로지(topology)는 바이어스 회로 및 클램핑 회로인 저항기(R1) 및 클램핑 다이오드(D1)의 위치를 따를 수 있다. 즉, 어플리케이션에 따라 도 5와 같이 출력 노드(B)가 P타입 패스 스위치(PSW)의 소스(source)에 해당하는 경우에는 바이어스 회로, 클램핑 회로 및 제2 부스터 회로(530)가 모두 출력 노드(B) 측에 연결된다. 다른 실시예에 따라서는 입력 노드(A)가 P타입 패스 스위치(PSW)의 소스에 해당할 수 있으며, 이 경우에는 바이어스 회로, 클램핑 회로 및 제2 부스터 회로(530)는 모두 입력 노드(A) 측에 연결될 수도 있다. 제2 부스터 회로(530)는 제2 커패시터(C2)의 양 단자 간에 병렬로 연결되는 제6 스위치(SW6)과, 역시 제2 커패시터(C2)의 양 단자 간에 병렬로 연결되며 바이어스 전류 IB2를 공급하는 제2 전류원(531)을 더 포함할 수 있으며, 제6 스위치(SW6)과 제2 전류원(531)의 기능에 대해서는 아래에서 더욱 상세히 설명하기로 한다.
제3 스위치(SW3)는, 입력 제어 신호 Φ1이 OFF이고 반전 입력 제어 신호 Φ2가 ON인 제1 정상 상태에서, 단락(short)되어 노드 Y의 전압을 낮은 전압으로 유도할 수 있다. 제2 스위치(SW2)는, 입력 제어 신호 Φ1이 OFF인 제1 정상 상태에서, 노드 X과 출력 노드(B)를 연결하는 기능을 수행한다. 이 때 제2 스위치(SW2)의 컨트롤 노드인 노드 Y의 전압 Vy는 출력 노드(B)보다 낮은 전압을 가지며, 출력 노드(B)와 Vy의 차이는 클램핑 다이오드(D2)의 항복 전압에 의하여 결정될 수 있다. 또는, 도 5에 도시되지는 않았지만 노드 Y와 출력 노드(B) 사이에 R2와 같은 부가적인 저항기를 연결하여, 입력 제어 신호 Φ1이 OFF인 제1 정상 상태에서 출력 노드(B)와 노드 Y 사이의 전압을 바이어스 전압 IB2ㆍR2로 유지할 수도 있다.
제3 스위치(SW3)는 도 5에 도시되지는 않았지만 제1 스위치(521)와 같이 N타입의 LDMOS일 수 있으며, 반전 입력 제어 신호 Φ2 역시 전압 구간 [0~VDD] 내에서 스윙할 수 있다.
제3 스위치(SW3)는 입력 제어 신호 Φ1이 ON이고 반전 입력 제어 신호 Φ2가 OFF인 제2 정상 상태에서는 개방(open)되고, 노드 Y의 전압은 제4 스위치(SW4)의 문턱 전압 VT,SW4에 의하여 정해질 수 있다. 제2 정상 상태에서 제4 스위치(SW4)는 컨트롤 노드와 드레인 노드가 모두 노드 Y에 연결되어 있으므로 일종의 다이오드와 같은 기능을 수행한다. 이 때 제2 정상 상태에서는 제4 스위치(SW4)에 전류가 흐르지 않으므로 노드 Y는 출력 노드(B)의 전압으로부터 VT,SW4 만큼 낮은 전압을 가진다. 앞서 설명한 바와 같이, 도 5에 도시되지는 않았으나 노드 Y와 출력 노드(B) 사이에 R2와 같은 저항기를 연결한다면, 제2 정상 상태에서 노드 Y의 전압은 출력 노드(B)의 전압을 따를 것이다.
제2 스위치(SW2)와 제4 스위치(SW4)가 동일한 특성(characteristic)을 가지고 전류 미러(current mirror)를 구성한다면, 제2 정상 상태에서 제2 스위치(SW2)는 제4 스위치(SW4)와 마찬가지로 비활성화/OFF될 수 있을 것이다.
도 5의 회로에서 과도 응답을 설명하기 위해서는 기생 커패시턴스(parasitic capacitance)에 대한 이해가 필요하므로, 이를 효과적으로 도시하기 위하여 도 11을 참조하여 설명하기로 한다.
도 11은 도 5의 회로의 설명을 위하여 기생 커패시턴스(Cx, Cy)를 도시하는 도면이다. 도 11을 참조하면, 노드 X와 가상의 레퍼런스 노드 사이에 기생 커패시턴스(parasitic capacitance)(Cx)가 존재하고, 노드 Y와 가상의 레퍼런스 노드 사이에 기생 커패시턴스(Cy)가 존재하는 것으로 해석할 수 있다. Cx는 입력 제어 신호 Φ1에 의하여 제어되는 제1 스위치(521)의 기생 정션 커패시턴스(parasitic junction capacitance), 패스 스위치(PSW)의 기생 게이트 커패시턴스(parasitic gate capacitance), 저항기(R1)의 기생 커패시턴스, 및 제너 다이오드(D1)의 기생 커패시턴스의 영향을 포함하여 형성될 수 있다. Cy는 반전 입력 제어 신호 Φ2에 의하여 제어되는 제3 스위치(SW3)의 기생 정션 커패시턴스, 제2 스위치(SW2) 및 제4 스위치(SW4)의 기생 게이트 커패시턴스, 클램핑 다이오드(D2)의 기생 커패시턴스의 영향을 포함하여 형성될 수 있다.
도 11을 참고하여 도 5의 회로의 과도 응답을 도 6의 파형을 참고하여 상세히 설명한다.
도 6은 본 발명의 일 실시예에 따른 도 5의 회로(500)가 동작할 경우의 시간 응답 특성을 도시하는 도면이다.
도 5의 회로(500)는 t < t1 인 시간 구간에서, 제1 정상 상태(입력 제어 신호 Φ1이 OFF, Φ2가 ON)이다. 이 때 노드 X의 전압 Vx는 출력 노드(B)의 전압을 따른다(follow).
제1 정상 상태에서는 제1 부스터 회로(520) 내의 제5 스위치(SW5)에 의하여 제1 커패시터(C1) 양측의 노드가 모두 제1 전원의 전압 레벨을 가지도록 제어된다.
시간 t=t2에서 입력 제어 신호 Φ1이 OFF 상태에서 ON되면, 제1 스위치(SW1)가 단락(short)되어 제1 커패시터(C1)와 노드 X가 연결된다. 이 때, 노드 X의 기생 커패시턴스 Cx는 출력 노드(B)의 전압으로 충전되어 있는 상태이지만, 제1 커패시터(C1)와 기생 커패시턴스 Cx 사이의 전하 공유(charge sharing)가 일어난다. 노드 X의 전압 Vx가 제1 정상 상태(t < t1)일 때 Vx,o 의 전압 레벨을 가지고 있었다고 가정한다면, 간략하게 모델링해도 전하 공유가 일어난 시간 t=t2 이후의 노드 X의 전압 Vx,o+는 하기 수학식 7에 의하여 구해질 수 있을 것이다.
[수학식 7]
Vx,o+ = Vx,oㆍCx / (C1 + Cx)
여기서 C1은 제1 커패시터(C1)의 커패시턴스 값을 의미한다.
상기 수학식 7은 정확한 모델링을 위한 것이 아니며, 단지 본 발명의 핵심적인 개념을 설명하기 위하여 도입된 수학식으로, 도미넌트(dominant)한 파라미터를 중심으로 간략하게 모델링된 결과이다.
전하 공유가 일어난 시간 t2 이후에는 Vx의 시간 응답은 시상수 R1ㆍ(Cx+C1)에 의하여 결정된다. 단지, 종래 기술과 다른 점은 Vx의 시간 응답의 시작점이 Vx,o가 아니라 전하 공유에 의하여 크게 낮아진 Vx,o+ 라는 점이다. 이로 인하여 과도 응답 시 시상수에 의한 RC delay를 고려하더라도, Vx는 빠르게 제2 정상 상태의 값을 향하여 변화할 수 있다. 이와 같은 사정이 도 6에 도시되어 있으며, 입력 제어 신호 Φ1이 ON됨과 거의 동시에 패스 스위치(PSW)의 소스-게이트 전압 V_SGPSW은 제2 정상 상태의 바이어스 값(IB1ㆍR1) 근처의 값을 가지게 됨이 나타나 있다.
이 때, 도 6에는 도시되지 않았으나 제1 커패시터(C1)의 값이 너무 커서 노드 X의 전압이 과도하게 낮아지면 도리어 순간적으로 패스 스위치(PSW)의 소스-게이트 전압 V_SGPSW은 제2 정상 상태의 바이어스 값(IB1ㆍR1)보다 큰 값을 가지는 오버슈트(overshoot) 현상이 발생할 수 있다. 이 때, 클램핑 다이오드(D1)가 패스 스위치(PSW)의 소스-게이트 전압 V_SGPSW이 한계 전압을 넘어서지 않도록 규제(regulate)할 수 있다. 따라서 도 5와 같이 회로를 구성하는 경우, 제1 커패시터(C1)의 값을 결정하는 데 있어서 설계 상의 자유도가 존재함을 알 수 있다.
어플리케이션에 따라서는, 예를 들어, Vx,o+가 40 [V]이고, 제2 정상 상태에서의 Vx는 30 [V]일 수 있다. 이 때에는 제1 커패시터(C1)의 값은 기생 커패시턴스 Cx의 1/3 수준으로 결정되면 충분할 것이다. 온도, 공정 및 환경의 변화로 인하여 모델링된 기생 커패시턴스 Cx의 값이 오차가 있더라도, 앞서 설명한 바와 같이 클램핑 회로(D1)와 같은 안전 장치가 존재하여 제1 커패시터(C1)의 값을 결정하는 데 있어서 설계 상의 자유도가 존재한다.
이 때, 도 5에 따르면 제1 정상 상태에서 제5 스위치(SW5)가 제1 커패시터(C1)의 양측 노드를 단락(short)하는 것으로 도시되었는데, 본 발명의 사상은 이에 국한되지 않으며, 제1 커패시터(C1)의 양측 노드 간의 전압이 0이 아닌 일정한 값을 가지도록 설계될 수도 있다. 이 때, 제1 커패시터(C1)의 일측의 노드가 연결되는 제1 전원과 제1 커패시터(C1)의 제1 정상 상태에서의 양측 노드 간의 전압은, 제1 정상 상태에서의 Vx,o를 전하 공유에 의하여 강하시킬 수 있는 수준이면 충분하다. 제1 커패시터(C1)의 제1 전원과 연결되는 일측의 노드가 아닌 타측의 노드의 제1 정상 상태에서의 전압과 제1 정상 상태에서의 Vx,o 사이에, 제2 정상 상태에서의 Vx의 목표 전압이 위치하도록 제1 커패시터(C1)의 타측의 노드의 제1 정상 상태에서의 전압을 설계할 수 있다. 제2 정상 상태에서의 Vx의 목표 전압 Vx,1은, 만일 출력 노드(B)의 전압이 제1 정상 상태와 제2 정상 상태에서 동일하다면, 하기 수학식 8에 의하여 나타내어질 수 있다.
[수학식 8]
Vx,1 = Vx,o - IB1ㆍR1
즉, 제2 정상 상태에서의 Vx의 목표 전압 Vx,1은 제2 정상 상태에서의 출력 노드(B)의 전압과 바이어스 회로에 의한 바이어스 전압에 의하여 결정된다.
패스 스위치 회로(500)가 빠르게 제2 정상 상태에 도달한 후, 입력 제어 신호 Φ1이 ON에서 OFF로 전이하는 경우의 과도 응답은 다음과 같이 이루어진다.
먼저 제2 정상 상태(시간 구간 t2 << t < t3)에서는 입력 제어 신호 Φ1이 ON 상태이므로 제6 스위치(SW6)가 단락(short)되어 제2 커패시터(C2)의 양측 노드가 단락된다. 이 때 제2 커패시터(C2)의 일측의 노드는 제2 전원에 연결될 수 있고, 제2 전원은 접지(GND)일 수도 있으나 다른 레벨의 기준 전압일 수도 있음은 앞에서 설명한 바와 같다. 설명의 편의상 도 5에 도시된 바와 같이 제2 전원이 접지라고 가정하고 이하의 설명을 진행하기로 한다. 즉, 제2 정상 상태에서 제2 커패시터(C2)의 양측 노드는 모두 0 [V]의 전압을 가지도록 제어될 수 있다.
또한 제2 정상 상태에서는 노드 Y의 전압은 출력 노드(B)의 전압에서 제4 스위치(SW4)의 문턱 전압 VT,SW4만큼의 전압 강하를 반영한 채로 형성된다. 즉, 제2 정상 상태에서 제2 스위치(SW2)의 소스-게이트 간 전압 V_SGSW2는 VT,SW4 만큼의 크기를 가진다.
입력 제어 신호 Φ1이 ON에서 OFF로 전이하면, 제1 스위치(521)는 개방(open)되고, 노드 X는 저항기(R1)에 의하여 출력 노드(B)의 전압을 따라가기 위하여 상승하기 시작한다. 저항기(R1)의 존재로 인하여 노드 X의 제1 정상 상태에서의 목표 전압이 출력 노드(B)의 전압임은 앞에서 설명한 바와 같다. 이 때, 노드 X의 전압 Vx의 시간 응답 특성은 시상수 R1ㆍCx에 의하여 결정되므로, 이 때의 Vx의 변화는 매우 느리게 일어날 것이다. 도 6의 V_SGPSW은 (출력 노드(B)의 전압 - Vx)를 도시하는 것이므로, 도 6의 곡선(610)에 도시된 바와 같이 입력 제어 신호 Φ1이 ON에서 OFF로 전이한 이후, V_SGPSW이 소폭 하강하는 모습이 시상수 R1ㆍCx에 의한 과도 응답을 나타낸다. 즉, 입력 제어 신호 Φ1이 ON에서 OFF로 전이한 이후 반전 입력 제어 신호 Φ2가 OFF에서 ON으로 전이하기 전인 시간 구간 (t3 < t < t4)에서는 Vx는 시상수 R1ㆍCx에 의한 과도 응답을 따를 것이다.
이어서 시간 t=t4 에서 반전 입력 제어 신호 Φ2가 OFF에서 ON으로 전이하면, 제3 스위치(SW3)가 단락(short)되어, 노드 Y와 제2 커패시터(C2)가 서로 연결된다. 이 때, 기생 커패시턴스 Cy와 제2 커패시터(C2) 간의 전하 공유로 인하여 Vy는 빠르게 떨어질 수 있다. 도 6을 참조하면, 제2 스위치(SW2)의 소스-게이트 간 전압 V_SGSW2는 반전 입력 제어 신호 Φ2가 OFF에서 ON으로 전이함에 따라 빠르게 상승하는데, 이 때의 빠른 상승은 기생 커패시턴스 Cy와 제2 커패시터(C2) 간의 전하 공유로 인한 것이다. 도 6을 참조하면 제2 스위치(SW2)의 소스-게이트 간 전압 V_SGSW2가 시간 구간 t > t4 에서 전하 공유에 의하여 빠르게 상승하고, 이에 따라 패스 스위치(PSW)의 소스-게이트 간 전압 V_SGPSW는 빠르게 0으로 하강할 수 있다.
노드 Y의 전압이 빠르게 변화하는 경우, 제2 스위치(SW2)의 소스-게이트 간 전압 V_SGSW2가 한계 전압보다 순간적으로 커질 수 있다. 이런 경우를 대비하여 클램핑 다이오드(D2)가 배치되며, 클램핑 다이오드(D2)의 역방향 전압에 따라 제2 스위치(SW2)의 소스-게이트 간 전압 V_SGSW2의 제1 정상 상태에서의 값이 결정된다. 즉, 제2 스위치(SW2)의 소스-게이트 간 전압 V_SGSW2은 제1 정상 상태에서는 클램핑 다이오드(D2)의 역방향 전압에 따라 결정되고, 제2 정상 상태에서는 제4 스위치(SW4)의 문턱 전압 VT,SW4에 의하여 결정될 수 있다.
노드 Y의 전압이 빠르게 변화하여 제2 스위치(SW2)가 ON되면, 노드 X의 전압이 빠르게 출력 노드(B)의 전압에 가깝게 상승한다. 노드 X는 출력 노드(B)의 전압과 동일한 전압을 가진다. 이로써 패스 스위치(PSW)의 소스-게이트 간 전압 V_SGPSW은 0이 되고, 패스 스위치 회로(500)는 제1 정상 상태에 도달한다.
도 5에서 제6 스위치(SW6)가 제2 정상 상태에서 제2 커패시터(C2) 양측의 노드를 단락시키는 것으로 도시하였지만, 제1 커패시터(C1)와 마찬가지 이유로, 제2 정상 상태에서 제2 커패시터(C2) 양측의 노드가 반드시 단락되어야 하는 것은 아니다. 제2 커패시터(C2)의 양측 노드 간의 전압이 0이 아닌 일정한 값을 가지도록 설계될 수도 있다. 이 때, 제2 커패시터(C2)의 일측의 노드가 연결되는 제2 전원과 제2 커패시터(C2)의 제2 정상 상태에서의 양측 노드 간의 전압은, 제2 정상 상태에서의 Vy를 전하 공유에 의하여 강하시킬 수 있는 수준이면 충분하다. 제2 커패시터(C2)의 제2 전원과 연결되는 일측의 노드가 아닌 타측의 노드의 제2 정상 상태에서의 전압과 제2 정상 상태에서의 Vy 사이에, 제1 정상 상태에서의 Vy의 목표 전압이 위치하도록 제1 커패시터(C1)의 타측의 노드의 제1 정상 상태에서의 전압을 설계할 수 있다.
기생 커패시턴스 Cy와 제2 커패시터(C2) 사이의 전하 공유의 결과 Vy는 기생 커패시턴스 Cy와 제2 커패시터(C2)의 커패시턴스 C2의 비율에 의하여 결정된다. 이 때, C2가 커서 Vy가 너무 빠르게 낮아지더라도 클램핑 다이오드(D2)에 의하여 V_SGSW2가 클램핑되어 제2 스위치(SW2) 및 제4 스위치(SW4)가 보호될 수 있으므로, C2의 설계 시에도 자유도가 존재한다.
즉, 온도, 공정 및 환경의 변화로 인하여 모델링된 기생 커패시턴스 Cy의 값이 오차가 있더라도, 앞서 설명한 바와 같이 클램핑 다이오드(D2)와 같은 안전 장치가 존재하여 제2 커패시터(C2)의 값을 결정하는 데 있어서 설계 상의 자유도가 존재한다.
다시 도 6을 참조하면, 입력 제어 신호 Φ1과 반전 입력 제어 신호 Φ2 간에는 양 신호가 모두 OFF인 상태가 존재한다. 시간 구간 (t1 < t < t2) 및 시간 구간 (t3 < t < t4)가 이에 해당한다. 만일 입력 제어 신호 Φ1과 반전 입력 제어 신호 Φ2가 모두 동시에 ON 상태이면, 노드 X 또는 노드 Y로부터 접지(GND)로 연결되는 전류 경로(current path)가 형성되고, 바이어스 조건에 따라서는 출력 노드(B)로부터 접지(GND)로 매우 큰 관통 전류가 흐를 수 있다. 이러한 관통 전류는 패스 스위치 회로(500)의 효율을 심각하게 떨어뜨릴 수 있으므로 PSWSW2SW4입력 제어 신호 Φ1과 반전 입력 제어 신호 Φ2가 모두 동시에 ON되지 않도록 설계되어야 한다.
한편, 제2 정상 상태에서 제1 정상 상태로 전이하는 과도 상태, 즉, 입력 제어 신호 Φ1이 OFF되고, 반전 입력 제어 신호 Φ2는 아직 ON되기 전의 상태에서는 패스 스위치(PSW)의 소스-게이트 간 전압 V_SGPSW이 시상수 R1ㆍCx에 의한 과도 응답 특성을 나타낸다. 패스 스위치(PSW)의 소스-게이트 간 전압 V_SGPSW이 시상수 R1ㆍCx에 의한 과도 응답 시간이 길수록 출력 노드(B)로부터 발생하는 누설 전하의 크기가 크므로, 입력 제어 신호 Φ1이 OFF된 이후, 반전 입력 제어 신호 Φ2가 ON 되는 사이의 시간 구간을 너무 길지 않도록 설계할 필요가 있다. 즉, 입력 제어 신호 Φ1이 OFF된 이후, 반전 입력 제어 신호 Φ2가 ON 되는 사이의 시간 구간은 입력 제어 신호 Φ1이 OFF된 후 제1 스위치(521) 및 제6 스위치(SW6)가 개방(open)되기에 충분한 시간이면 되며, 이 이상의 시간 구간은 패스 스위치 회로(500)의 효율을 저하시키는 원인이 될 수 있다.
도 7은 본 발명의 일 실시예에 따른 패스 스위치 제어 방법을 도시하는 동작 흐름도이다.
도 7을 참조하면, 패스 스위치 회로(500)는 패스 스위치(PSW)의 컨트롤 노드인 노드 X의 전압(Vx)이 제1 상태일 때, 제1 커패시터(C1)의 양측 노드의 전압을 제1 전압 레벨이 되도록 제어한다(S710). 이 때, 단계(S710)를 다르게 표현하면 제1 커패시터(C1)의 일측의 노드가 제1 전압 레벨의 전압을 가지도록 제어하는 것과 등가적이다. 이 때의 제1 전압 레벨은 도 5를 참조하면 접지(GND)이지만, 본 발명의 사상이 이에 국한되지 않음은 앞에서 설명한 바와 같다.
또한 패스 스위치(PSW)의 컨트롤 노드인 노드 X의 전압(Vx)이 제1 상태인 것은, 제1 정상 상태로서 Vx가 출력 노드(B)의 전압을 따르는 상태임을 의미한다. 입력 제어 신호 Φ1이 제1 상태(OFF)인 채로 제1 정상 상태에 돌입하면 패스 스위치(PSW)의 컨트롤 노드인 노드 X의 전압(Vx)이 제1 상태(V_SGPSW=0)에 도달하므로, 입력 제어 신호 Φ1이 제1 상태(OFF)인 것과 패스 스위치(PSW)의 컨트롤 노드인 노드 X의 전압(Vx)이 제1 상태(V_SGPSW=0)인 것과 등가적인 표현으로 볼 수 있다.
패스 스위치 회로(500)는 입력 제어 신호 Φ1이 제1 상태(OFF)에서 제2 상태(ON)로 전이하는 이벤트에 대응하여, 제2 전압 레벨(Vx,o)을 가지는 노드 X와 제1 커패시터(C1) 간의 전하 공유가 일어나도록 제어한다(S720).
단계(S720)는 입력 제어 신호 Φ1에 의하여 제1 스위치(521)를 단락시켜 노드 X와 제1 커패시터(C1)의 일측의 단자를 연결하는 단계를 의미할 수 있다.
패스 스위치 회로(500)는 전하 공유에 의하여 노드 X의 전압(Vx)을 제2 전압 레벨(Vx,o)로부터 제1 전압 레벨(GND)로 가까워지도록 제어한다(S730).
단계(S730)는 제2 전압 레벨(Vx,o)을 가지는 노드 X와 제1 커패시터(C1) 간의 전하 공유를 일으켜 노드 X의 전압 Vx를 제1 상태(Vx,o)에서 제2 상태(Vx,o+)로 변화시키는 단계를 의미한다. 앞서 설명한 대로, 전하 공유는 Vx의 변화 과정을 촉진할 수 있다. 즉, RC 시상수에 의한 RC delay에만 의존하던 종래 기술의 Vx의 변화 과정을 전하 공유를 이용하여 촉진한다.
패스 스위치 회로(500)는 패스 스위치(PSW)를 활성화/ON시켜 패스 스위치(PSW)의 출력 노드(B)의 전압이 제3 전압 레벨에 기반한 전압 레벨을 가지도록 제어한다(S740). 여기서 제3 전압 레벨이라 함은 입력 노드(A)의 전압을 의미하며, 패스 스위치(PSW)가 정상 상태에 도달하기에 충분한 과도 응답 시간이 주어진다면 출력 노드(B)의 전압은 입력 노드(A)의 전압을 따를 것이다. 실시예에 따라서는 패스 스위치가 N타입의 트랜지스터일 수도 있는데, 이 경우에는 출력 노드(B)의 전압은 입력 노드(A)의 전압 및 패스 스위치의 컨트롤 노드의 전압에 의하여 결정될 것이다.
도 8은 도 7의 단계 S710의 구체화된 일 실시예를 상세하게 도시하는 동작 흐름도이다.
도 8을 참조하면, 제1 커패시터(C1)의 일측의 단자가 제1 전원(GND)에 연결되도록 구현된다(S810).
패스 스위치 회로(500)는 입력 제어 신호 Φ1이 제1 상태(OFF)일 때, 반전 입력 제어 신호 Φ2가 ON 되면 제1 커패시터(C1)와 병렬 연결된 제5 스위치(SW6)가 활성화/단락되도록 제어한다(S820).
패스 스위치 회로(500)는 단락된 제5 스위치(SW6)에 의하여 제1 커패시터(C1)의 양측 노드의 전압이 동일하도록 제어한다(S830).
도 9는 본 발명의 다른 실시예에 따른 패스 스위치 제어 방법을 도시하는 동작 흐름도이다.
도 9의 단계 S710 내지 S740은 도 7의 단계 S710 내지 S740과 동일하므로 중복되는 설명은 생략한다.
도 9를 참조하면, 패스 스위치 회로(500)는 패스 스위치(PSW)의 소스-게이트 간 전압을 전류원(510)으로부터 전류를 공급받는 저항기(R1)의 양단 간의 전압 IB1ㆍR1으로 수렴하도록 제어한다(S750).
본 발명은 노드 X의 전압을 제1 정상 상태(Vx,o)에서 제2 정상 상태(Vx,1)로 변화시킴에 있어서, RC delay에 의한 과도 응답에 앞서 전하 공유(charge sharing) 기법을 적용하여 제1 정상 상태(Vx,o)에서 제2 정상 상태(Vx,1)에 앞선 예비적인 제2 상태(Vx,o+)로 변화를 빠르게 촉진하는 구성을 특징으로 한다.
전하 공유는 RC delay에 의한 과도 응답 시간을 단축하기 위하여 과도 응답의 시작점을 제2 정상 상태에 가까운 예비적인 제2 상태로 변화시키고자 적용되는 것으로, 전하 공유를 일으킬 커패시터 및 그 커패시터에 프리차지된 전압은 과도 응답 시간을 단축하기 위한 전압 시작점을 기준으로 설계될 수 있다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
본 발명은 입력 노드의 전압을 출력 노드로 전달하는 패스 스위치 회로(pass switch circuit)에 관한 것으로서, 보다 상세하게는 시간 응답 특성이 개선되어 빠르게 스위칭이 가능한 패스 스위치 회로에 관한 것이다.
본 발명의 일 실시예에 따른 패스 스위치 회로는 입력 노드로부터 출력 노드로 전압 레벨을 전달하는 패스 스위치(pass switch), 상기 패스 스위치의 컨트롤 노드의 전압이 제1 상태일 때 일측의 노드가 제1 전압 레벨의 전압을 가지는 제1 커패시터, 및 상기 제1 커패시터의 일측의 노드와 상기 패스 스위치의 컨트롤 노드를 연결하는 제1 스위치를 포함하는 것을 특징으로 한다.

Claims (19)

  1. 입력 노드로부터 출력 노드로 전압 레벨을 전달하는 패스 스위치(pass switch);
    상기 패스 스위치의 컨트롤 노드의 전압이 제1 상태일 때 일측의 노드가 제1 전압 레벨의 전압을 가지는 제1 커패시터; 및
    상기 제1 커패시터의 일측의 노드와 상기 패스 스위치의 컨트롤 노드를 연결하는 제1 스위치;
    를 포함하는 패스 스위치 회로.
  2. 제1항에 있어서,
    상기 패스 스위치의 컨트롤 노드와, 상기 입력 노드 또는 상기 출력 노드 중 어느 하나 간에 연결되는 저항기; 및
    상기 제1 스위치를 경유하여 상기 패스 스위치의 컨트롤 노드와 연결되는 전류원;
    을 더 포함하는 것을 특징으로 하는 패스 스위치 회로.
  3. 제1항에 있어서,
    상기 패스 스위치의 컨트롤 노드와, 상기 입력 노드 또는 상기 출력 노드 중 어느 하나 중에 연결되는 클램핑 회로;
    를 더 포함하는 것을 특징으로 하는 패스 스위치 회로.
  4. 제1항에 있어서,
    상기 제1 커패시터는
    타측의 노드가 제1 전원에 연결되는 것을 특징으로 하는 패스 스위치 회로.
  5. 제1항에 있어서,
    상기 패스 스위치의 컨트롤 노드의 전압이 상기 제1 상태일 때, 상기 제1 커패시터의 양측 노드가 동일하게 상기 제1 전압 레벨의 전압을 가지는 것을 특징으로 하는 패스 스위치 회로.
  6. 제1항에 있어서,
    상기 제1 스위치는
    상기 패스 스위치의 컨트롤 노드의 전압이 상기 제1 상태일 때 상기 제1 커패시터의 일측의 노드와 상기 패스 스위치의 컨트롤 노드 간을 연결하고, 상기 패스 스위치의 컨트롤 노드의 전압을 상기 제1 상태에서 제2 상태로 변화시키는 것을 특징으로 하는 패스 스위치 회로.
  7. 제1항에 있어서,
    상기 제1 스위치가 상기 제1 커패시터의 일측의 노드와 상기 패스 스위치의 컨트롤 노드를 연결하면, 상기 패스 스위치의 컨트롤 노드의 기생 커패시턴스와 상기 제1 커패시터 간의 전하 공유에 의하여 상기 패스 스위치의 컨트롤 노드의 전압이 상기 제1 상태에서 제2 상태로 변화하는 과정을 촉진하는 것을 특징으로 하는 패스 스위치 회로.
  8. 제1항에 있어서,
    상기 패스 스위치의 컨트롤 노드와, 상기 입력 노드 또는 상기 출력 노드 중 어느 하나 중에 연결되는 제2 스위치;
    상기 제2 스위치의 컨트롤 노드에 연결되는 제3 스위치; 및
    일측의 노드가 상기 제3 스위치를 경유하여 상기 제2 스위치의 컨트롤 노드와 연결되고, 상기 패스 스위치의 컨트롤 노드의 전압이 제2 상태일 때에는 상기 일측의 노드가 제2 전압 레벨을 가지는 제2 커패시터;
    를 더 포함하는 것을 특징으로 하는 패스 스위치 회로.
  9. 제8항에 있어서,
    일측의 노드는 상기 제2 스위치가 연결되는 상기 입력 노드 또는 상기 출력 노드 중 어느 하나와 연결되고, 타측의 노드는 상기 제2 스위치의 컨트롤 노드와 연결되며, 컨트롤 노드는 상기 제2 스위치의 컨트롤 노드와 연결되는 제4 스위치;
    를 더 포함하는 것을 특징으로 하는 패스 스위치 회로.
  10. 제8항에 있어서,
    상기 제3 스위치는
    상기 패스 스위치의 컨트롤 노드의 전압이 상기 제2 상태일 때 상기 제2 커패시터의 일측의 노드와 상기 제2 스위치의 컨트롤 노드 간을 연결하고, 상기 제2 스위치의 컨트롤 노드의 전압을 변화시키고, 상기 제2 스위치의 컨트롤 노드의 전압의 변화에 따라 상기 패스 스위치의 컨트롤 노드의 전압을 상기 제2 상태에서 제1 상태로 변화시키는 것을 특징으로 하는 패스 스위치 회로.
  11. 제8항에 있어서,
    상기 제3 스위치가 상기 제2 커패시터의 일측의 노드와 상기 제2 스위치의 컨트롤 노드를 연결하면, 상기 제2 스위치의 컨트롤 노드의 기생 커패시턴스와 상기 제2 커패시터 간의 전하 공유에 의하여 상기 제2 스위치의 컨트롤 노드의 전압의 변화가 촉진되고, 상기 제2 스위치의 컨트롤 노드의 전압의 변화에 따라 상기 패스 스위치의 컨트롤 노드의 전압이 상기 제2 상태에서 제1 상태로 변화하는 것을 특징으로 하는 패스 스위치 회로.
  12. 패스 스위치(pass switch)의 컨트롤 노드의 전압이 제1 상태일 때 제1 커패시터의 일측의 노드가 제1 전압 레벨의 전압을 가지도록 제어하는 단계; 및
    입력 제어 신호에 의하여 상기 패스 스위치의 컨트롤 노드와 상기 제1 커패시터의 일측의 노드를 연결하는 단계; 및
    상기 패스 스위치의 컨트롤 노드의 전압을 상기 제1 상태에서 제2 상태로 변화시키는 단계;
    를 포함하는 패스 스위치의 제어 방법.
  13. 제12항에 있어서,
    상기 패스 스위치의 컨트롤 노드의 전압을 상기 제1 상태에서 제2 상태로 변화시키는 단계는,
    상기 패스 스위치의 컨트롤 노드의 기생 커패시턴스와 상기 제1 커패시터 간의 전하 공유에 의하여 상기 패스 스위치의 컨트롤 노드의 전압이 상기 제1 상태에서 상기 제2 상태로 변화되는 과정을 촉진하는 것을 특징으로 하는 패스 스위치의 제어 방법.
  14. 제12항에 있어서,
    상기 패스 스위치의 컨트롤 노드의 전압이 상기 제2 상태이면, 상기 패스 스위치의 입력 노드의 전압 레벨에 기초한 전압 레벨을 상기 패스 스위치의 출력 노드가 가지도록 상기 패스 스위치를 제어하는 단계
    를 더 포함하는 것을 특징으로 하는 패스 스위치의 제어 방법.
  15. 제12항에 있어서,
    상기 제1 커패시터의 일측의 노드가 제1 전압 레벨의 전압을 가지도록 제어하는 단계는,
    상기 패스 스위치의 컨트롤 노드의 전압이 상기 제1 상태일 때, 상기 제1 커패시터의 양측의 노드가 동일하게 상기 제1 전압 레벨의 전압을 가지도록 제어하는 것을 특징으로 하는 패스 스위치의 제어 방법.
  16. 제12항에 있어서,
    상기 패스 스위치의 컨트롤 노드의 전압이 상기 제2 상태일 때, 제2 커패시터의 일측의 노드가 제2 전압 레벨을 가지도록 제어하는 단계; 및
    상기 패스 스위치의 컨트롤 노드와, 상기 패스 스위치의 입력 노드 또는 상기 출력 노드 중 어느 하나 중에 연결되는 제2 스위치를 활성화하기 위하여, 상기 제2 스위치의 컨트롤 노드에 연결되는 제3 스위치를 활성화하여 상기 제2 커패시터의 일측의 노드와 상기 제2 스위치의 컨트롤 노드가 연결되도록 제어하는 단계;
    를 더 포함하는 것을 특징으로 하는 패스 스위치의 제어 방법.
  17. 제16항에 있어서,
    상기 제3 스위치에 의하여 상기 제2 커패시터의 일측의 노드와 상기 제2 스위치의 컨트롤 노드가 연결되면, 상기 제2 스위치를 활성화하여 상기 패스 스위치의 컨트롤 노드의 전압이 상기 제2 상태에서 상기 제1 상태로 변화하도록 제어하는 단계
    를 더 포함하는 것을 특징으로 하는 패스 스위치의 제어 방법.
  18. 제16항에 있어서,
    상기 제2 커패시터의 일측의 노드와 상기 제2 스위치의 컨트롤 노드가 연결되도록 제어하는 단계는
    상기 제2 커패시터와 상기 제2 스위치의 컨트롤 노드의 기생 커패시턴스 간의 전하 공유에 의하여 상기 제2 스위치의 컨트롤 노드의 전압의 변화를 촉진하는 것을 특징으로 하는 패스 스위치의 제어 방법.
  19. 제12항에 있어서,
    상기 패스 스위치의 컨트롤 노드의 전압이 상기 제1 상태에서 제2 상태로 변화되면, 상기 패스 스위치의 컨트롤 노드와, 상기 입력 노드 또는 상기 출력 노드 중 어느 하나인 제1 노드 간에 연결되는 저항기, 및 상기 입력 제어 신호에 의하여 상기 패스 스위치의 컨트롤 노드와 연결되는 전류원에 의하여 상기 패스 스위치의 컨트롤 노드와 상기 제1 노드 간의 전압을 기준 전압으로 유지하는 단계;
    를 더 포함하는 것을 특징으로 하는 패스 스위치의 제어 방법.
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