JP2002353803A - 温度補償スルーレート制御回路 - Google Patents
温度補償スルーレート制御回路Info
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- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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Abstract
(57)【要約】
【課題】 半導体出力回路のスルーレートの動作温度に
よる影響を補償する回路を開示する。 【解決手段】 スイッチング・デバイスP1、N1はスイッ
チング・デバイスの出力のスルーレートを制限し、かつ
動作温度に比例して変化する制御信号をプリドライブ回
路５６から受信する。したがって、スルーレートに及ぼ
す温度の影響を小さくすることができる。
よる影響を補償する回路を開示する。 【解決手段】 スイッチング・デバイスP1、N1はスイッ
チング・デバイスの出力のスルーレートを制限し、かつ
動作温度に比例して変化する制御信号をプリドライブ回
路５６から受信する。したがって、スルーレートに及ぼ
す温度の影響を小さくすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に集積回路の
分野に関し、より詳細には、温度による影響が補償され
た（temperature compensated：以下、単に「温度補
償」と記す）スルーレート（slew rate）に関する。
分野に関し、より詳細には、温度による影響が補償され
た（temperature compensated：以下、単に「温度補
償」と記す）スルーレート（slew rate）に関する。
【０００２】
【関連技術の説明】インターフェース集積回路では、デ
ジタル出力の遷移速度（transition speed）、つまりス
ルーレートを制御することが望ましいことが多い。より
大きいスルーレートと、それに対応するより短い遷移時
間は、放射される雑音、基板注入（substrate injectio
n）および漏話の影響に起因する問題点をもたらす。多
くの用途においては、特に出力がレール・ツー・レール
（rail-to-rail）の場合は、出力が状態を変える速度を
制限することが望ましい。都合の悪いことに、最大スル
ーレートを限定する必要が多いが、最高データ速度を保
証するめには犯すことのできない最小スルーレートも存
在する。送受信回路では、これらの制約が受信器の出力
に適用されるのが普通である。何故ならば、これらの出
力がレール・ツー・レールであり、指定された時間中に
スイッチして、受信器の保証された最高スイッチング速
度を維持しなければならないからである。
ジタル出力の遷移速度（transition speed）、つまりス
ルーレートを制御することが望ましいことが多い。より
大きいスルーレートと、それに対応するより短い遷移時
間は、放射される雑音、基板注入（substrate injectio
n）および漏話の影響に起因する問題点をもたらす。多
くの用途においては、特に出力がレール・ツー・レール
（rail-to-rail）の場合は、出力が状態を変える速度を
制限することが望ましい。都合の悪いことに、最大スル
ーレートを限定する必要が多いが、最高データ速度を保
証するめには犯すことのできない最小スルーレートも存
在する。送受信回路では、これらの制約が受信器の出力
に適用されるのが普通である。何故ならば、これらの出
力がレール・ツー・レールであり、指定された時間中に
スイッチして、受信器の保証された最高スイッチング速
度を維持しなければならないからである。
【０００３】一般に現在のスルーレート制御回路は、様
々な温度変動幅に亘るスルーレート・トラッキング（sl
ew rate tracking）が不充分である。スルーレートの制
御（control）は、付随する集積回路が低温・高供給電
圧の条件、つまり高速条件（fast-condition）で動作す
る場合は劇的に悪化する。高速条件の状態では、出力バ
ッファの電流機能は増大し、論理ゲートの伝搬遅延は低
下する。高温・低供給電圧の条件、つまり低速条件で
は、論理ゲートの伝搬遅延に付随する増加により、出力
バッファのスイッチング時間に許容不能な増加をもたら
す。
々な温度変動幅に亘るスルーレート・トラッキング（sl
ew rate tracking）が不充分である。スルーレートの制
御（control）は、付随する集積回路が低温・高供給電
圧の条件、つまり高速条件（fast-condition）で動作す
る場合は劇的に悪化する。高速条件の状態では、出力バ
ッファの電流機能は増大し、論理ゲートの伝搬遅延は低
下する。高温・低供給電圧の条件、つまり低速条件で
は、論理ゲートの伝搬遅延に付随する増加により、出力
バッファのスイッチング時間に許容不能な増加をもたら
す。
【０００４】
【発明が解決しようとする課題】半導体設計における最
も大きな設計上の問題点に関すると同様、レール・ツー
・レール出力のスルーレートを制御しようと試みる方法
は多数ある。スルーレート制御の主たる目的は、最小と
最大の立上り／立下り時間の仕様の間で出力の遷移時間
（transition time）を制御することである。一般に、
立上り時間と立下り時間は均等に整合し、出力信号は適
度に無歪みであり、さらに立上り時間条件と立下り時間
条件は、適度に許容された温度条件に合致することが望
ましい。
も大きな設計上の問題点に関すると同様、レール・ツー
・レール出力のスルーレートを制御しようと試みる方法
は多数ある。スルーレート制御の主たる目的は、最小と
最大の立上り／立下り時間の仕様の間で出力の遷移時間
（transition time）を制御することである。一般に、
立上り時間と立下り時間は均等に整合し、出力信号は適
度に無歪みであり、さらに立上り時間条件と立下り時間
条件は、適度に許容された温度条件に合致することが望
ましい。
【０００５】
【課題を解決する手段】本発明は、インターフェース形
回路のための温度補償スルーレート制御に関する装置お
よびシステムとして技術的利点を達成する。スイッチン
グ・デバイスは、スイッチング・デバイスの出力スルー
レートを限定し、かつ、スイッチング・デバイスの動作
温度に比例して変化する制御信号を与えるプリドライブ
（predrive）によって制御される。
回路のための温度補償スルーレート制御に関する装置お
よびシステムとして技術的利点を達成する。スイッチン
グ・デバイスは、スイッチング・デバイスの出力スルー
レートを限定し、かつ、スイッチング・デバイスの動作
温度に比例して変化する制御信号を与えるプリドライブ
（predrive）によって制御される。
【０００６】
【発明の実施の形態】本発明をより完全に理解するた
め、添付の図面とともに以下の詳細な説明に言及する。
め、添付の図面とともに以下の詳細な説明に言及する。
【０００７】現時点において好適かつ代表的な実施例を
詳細に参照して、本発明の多数の革新的教示を説明す
る。しかし、このクラスの実施例は、本明細書中の多数
の有利な使用方法と革新的な教示のいくつかの例を与え
るに過ぎないことを理解されたい。一般に、本用途の明
細書における記述は、特許権を主張する各種発明の限界
を必ず指定しているということにはならない。さらに、
いくつかの記述は、いくつかの発明の特徴に適用できる
が、他の特徴には適用できない。
詳細に参照して、本発明の多数の革新的教示を説明す
る。しかし、このクラスの実施例は、本明細書中の多数
の有利な使用方法と革新的な教示のいくつかの例を与え
るに過ぎないことを理解されたい。一般に、本用途の明
細書における記述は、特許権を主張する各種発明の限界
を必ず指定しているということにはならない。さらに、
いくつかの記述は、いくつかの発明の特徴に適用できる
が、他の特徴には適用できない。
【０００８】代表的な実施例を説明するため、CMOSの出
力として実現された受信器出力回路を検討する。このCM
OS出力は、ドレインが一緒に接続され、かつソースが各
供給レールに接続されたPMOSトランジスタとNMOSトラン
ジスタを含む。入力はゲートに印加され、２つのトラン
ジスタを一緒にスイッチするか、両方をオフ（PMOSの入
力がハイで、NMOSの入力がロー）にできるように、一般
にトライステート構成で実現される。出力のスルーレー
トを制御するためにいくつかの方法が頻繁に使用され
る。１つの方法は、単にプリドライブ・ゲートのジオメ
トリを使用して、立上り時間を制御する。図１は、多く
の現代の設計で使用されている基本的トライステート出
力セルを示す。
力として実現された受信器出力回路を検討する。このCM
OS出力は、ドレインが一緒に接続され、かつソースが各
供給レールに接続されたPMOSトランジスタとNMOSトラン
ジスタを含む。入力はゲートに印加され、２つのトラン
ジスタを一緒にスイッチするか、両方をオフ（PMOSの入
力がハイで、NMOSの入力がロー）にできるように、一般
にトライステート構成で実現される。出力のスルーレー
トを制御するためにいくつかの方法が頻繁に使用され
る。１つの方法は、単にプリドライブ・ゲートのジオメ
トリを使用して、立上り時間を制御する。図１は、多く
の現代の設計で使用されている基本的トライステート出
力セルを示す。
【０００９】図１の回路において、トランジスタP1およ
びトランジスタN1は一般に大型のドライバ・デバイスで
あり、負荷（Cload）を駆動することができる。用途に
依存して、DC電流駆動条件によりこれらのトランジスタ
のサイズを設定してもよい。出力ノードのスルーレート
は、NAND1とNOR1からP1とN1のゲートに与えられた電流
によって設定される。ここでこれらのゲートは、電流負
荷コンデンサに似た役目をする。各トランジスタのゲー
トの電圧は、そのゲートに流れ込む電流の積分であり、
基本的コンデンサ電圧の関係式 に従う。
びトランジスタN1は一般に大型のドライバ・デバイスで
あり、負荷（Cload）を駆動することができる。用途に
依存して、DC電流駆動条件によりこれらのトランジスタ
のサイズを設定してもよい。出力ノードのスルーレート
は、NAND1とNOR1からP1とN1のゲートに与えられた電流
によって設定される。ここでこれらのゲートは、電流負
荷コンデンサに似た役目をする。各トランジスタのゲー
トの電圧は、そのゲートに流れ込む電流の積分であり、
基本的コンデンサ電圧の関係式 に従う。
【００１０】他の方法は、図２に示すようにP1とN1のゲ
ートに計画的なRC要素を加える。図２の回路では、P1と
N1のゲート電圧はR1、R2、C1およびC2によって更に制御
される。この回路への入力は、図１に示されているのと
同じNAND／NOR形トライステート回路構成でよい。
ートに計画的なRC要素を加える。図２の回路では、P1と
N1のゲート電圧はR1、R2、C1およびC2によって更に制御
される。この回路への入力は、図１に示されているのと
同じNAND／NOR形トライステート回路構成でよい。
【００１１】他の手法は、P1とN1を別々の並列トランジ
スタに分割し、かつ各ゲート間に直列抵抗器を配置し
て、いくつかの段階のターンオンを遅延させる。
スタに分割し、かつ各ゲート間に直列抵抗器を配置し
て、いくつかの段階のターンオンを遅延させる。
【００１２】多くのスルーレート制御方法に関する問題
点、特に前述の方法に関する問題点の１つは、過渡動作
におけるMOSデバイスの温度に対する感度に起因する。
一般にMOSトランジスタは、高温で遅くなり、低温で速
くなる傾向がある。この効果は、電子および正孔の移動
度の温度に対する感度に起因しており、MOSトランジス
タの電流駆動に影響を与える。MOSデバイスの場合、駆
動電流は、NMOSの場合の関係式 によって与えられ、ここで、 であり、Wはトランジスタのゲート幅、Lはトランジスタ
のゲート長、Vgsはゲート／ソース電圧、VtはMOSの閾
値、μnは電子の移動度、Coxは酸化膜の容量である。MO
S駆動電流の更なる説明は、Paul R. GreyおよびRobert
G. Meyerによる「アナログ集積回路の分析と設計（Anal
ysis and Design of Analog Integrated Circuits）」
第３版の中で見つけることができるが、ここでこの書籍
に言及することによりこの書籍の開示内容を本願に組み
入れることにする。温度が低下するときのμnの増加に
ベキ乗の法則（power law increases in μn）がある。
特に、Naまたは のとき、 である。更に別の説明は、Robert F. Pierretによる
「半導体デバイスの基礎（Semiconductor Device Funda
mentals）」の中で見つけることができるが、ここでこ
の書籍に言及することによりこの書籍の開示内容を本願
に組み入れることにする。たとえば、-40℃乃至125℃の
産業用温度変動幅については、図３に示すように、この
効果は極めて顕著である。
点、特に前述の方法に関する問題点の１つは、過渡動作
におけるMOSデバイスの温度に対する感度に起因する。
一般にMOSトランジスタは、高温で遅くなり、低温で速
くなる傾向がある。この効果は、電子および正孔の移動
度の温度に対する感度に起因しており、MOSトランジス
タの電流駆動に影響を与える。MOSデバイスの場合、駆
動電流は、NMOSの場合の関係式 によって与えられ、ここで、 であり、Wはトランジスタのゲート幅、Lはトランジスタ
のゲート長、Vgsはゲート／ソース電圧、VtはMOSの閾
値、μnは電子の移動度、Coxは酸化膜の容量である。MO
S駆動電流の更なる説明は、Paul R. GreyおよびRobert
G. Meyerによる「アナログ集積回路の分析と設計（Anal
ysis and Design of Analog Integrated Circuits）」
第３版の中で見つけることができるが、ここでこの書籍
に言及することによりこの書籍の開示内容を本願に組み
入れることにする。温度が低下するときのμnの増加に
ベキ乗の法則（power law increases in μn）がある。
特に、Naまたは のとき、 である。更に別の説明は、Robert F. Pierretによる
「半導体デバイスの基礎（Semiconductor Device Funda
mentals）」の中で見つけることができるが、ここでこ
の書籍に言及することによりこの書籍の開示内容を本願
に組み入れることにする。たとえば、-40℃乃至125℃の
産業用温度変動幅については、図３に示すように、この
効果は極めて顕著である。
【００１３】図３は、純粋に容量性の負荷10pFを備えた
代表的な..6u BiCMOSプロセスの場合の簡単なCMOSイン
バータの入力波形と出力波形とを示す。この例では、イ
ンバータのジオメトリは、P=90/.6、N=30/.6である（相
対的移動度に起因するPMOSとNMOSのk'の違いが、標準実
施法と同様、サイズで３倍の違いを説明している）。こ
の例における立上り時間は、産業用温度変動幅につい
て、2nSから2.8nSまで変化し、主として温度効果に起因
する約40%の変動が予測される。多くの用途において
は、温度、供給電圧およびプロセスの変動に対する立上
り時間の要求条件は、かかる変動ならばデバイスの仕様
に違反するのに十分な厳しさである。複雑な問題点は、
図１に示すトポロジーを使用するシステムでは、NANDお
よびNORゲート内のデバイスが高温で劣化する傾向があ
り、立上り時間にさらに影響を及ぼすことである。本発
明の一態様は、プリドライブ回路で一次の温度補償を実
施することにより、CMOS受信器の出力の立上り時間に及
ぼす温度の影響を小さくすることである。
代表的な..6u BiCMOSプロセスの場合の簡単なCMOSイン
バータの入力波形と出力波形とを示す。この例では、イ
ンバータのジオメトリは、P=90/.6、N=30/.6である（相
対的移動度に起因するPMOSとNMOSのk'の違いが、標準実
施法と同様、サイズで３倍の違いを説明している）。こ
の例における立上り時間は、産業用温度変動幅につい
て、2nSから2.8nSまで変化し、主として温度効果に起因
する約40%の変動が予測される。多くの用途において
は、温度、供給電圧およびプロセスの変動に対する立上
り時間の要求条件は、かかる変動ならばデバイスの仕様
に違反するのに十分な厳しさである。複雑な問題点は、
図１に示すトポロジーを使用するシステムでは、NANDお
よびNORゲート内のデバイスが高温で劣化する傾向があ
り、立上り時間にさらに影響を及ぼすことである。本発
明の一態様は、プリドライブ回路で一次の温度補償を実
施することにより、CMOS受信器の出力の立上り時間に及
ぼす温度の影響を小さくすることである。
【００１４】或る集積回路は、温度に起因して回路内に
発生する変化を補償する電流源を使用する。たとえば、
バイポーラ形増幅器を使用するアナログ信号処理回路
は、通常、絶対温度に比例する電流源（IPTAT）と呼ぶ
ことが多いバイアス電流（IPTAT）源を使用する。IPTAT
形回路は、その電流出力が温度の変化に比例して変わる
ように構成されている。したがって、動作温度の変化に
起因する回路の性能の変動は、IPTATによって供給され
る電流の変化に対応することによって少なくとも部分的
に補償されうる。
発生する変化を補償する電流源を使用する。たとえば、
バイポーラ形増幅器を使用するアナログ信号処理回路
は、通常、絶対温度に比例する電流源（IPTAT）と呼ぶ
ことが多いバイアス電流（IPTAT）源を使用する。IPTAT
形回路は、その電流出力が温度の変化に比例して変わる
ように構成されている。したがって、動作温度の変化に
起因する回路の性能の変動は、IPTATによって供給され
る電流の変化に対応することによって少なくとも部分的
に補償されうる。
【００１５】次に図４を参照すると、本発明の代表的な
実施例に従って、CMOSトランジスタP3、P4およびP5と、
バイポーラトランジスタQ1およびQ2とを含むIPTAT形回
路の例が示されている。この回路は、Q2の電流がQ1のエ
ミッタ領域A1のQ2のエミッタ領域A2に対する比の自然対
数によって設定され、かつ半導体の熱電圧（thermalvol
tage）Vtに比例するという原理に基づいて動作する。Q2
の電流に対する式は、Iq2=Vt/R3*ln(x/n*x)であり、こ
こで1/nはQ1の領域A1のQ2の領域A2に対する比である。
トランジスタのこれらの領域は温度に敏感ではないか
ら、電流はkT/qであるVtに比例する。ここでkはボルツ
マン定数、Tは絶対温度、qは電子の電荷である。したが
って、IPTAT電流源は基本的にVccに独立であるが絶対温
度に比例する。
実施例に従って、CMOSトランジスタP3、P4およびP5と、
バイポーラトランジスタQ1およびQ2とを含むIPTAT形回
路の例が示されている。この回路は、Q2の電流がQ1のエ
ミッタ領域A1のQ2のエミッタ領域A2に対する比の自然対
数によって設定され、かつ半導体の熱電圧（thermalvol
tage）Vtに比例するという原理に基づいて動作する。Q2
の電流に対する式は、Iq2=Vt/R3*ln(x/n*x)であり、こ
こで1/nはQ1の領域A1のQ2の領域A2に対する比である。
トランジスタのこれらの領域は温度に敏感ではないか
ら、電流はkT/qであるVtに比例する。ここでkはボルツ
マン定数、Tは絶対温度、qは電子の電荷である。したが
って、IPTAT電流源は基本的にVccに独立であるが絶対温
度に比例する。
【００１６】図５を参照すると、本発明の代表的な実施
例による温度補償スルーレート制御回路５０が示されて
いる。出力バッファ５２は、電源線Vccと接地（groun
d）との間に直列に接続されたPMOSデバイス（P1）とNMO
Sデバイス（N1）を含む。P1とN1との共通ノード５４
は、容量性外部負荷（Cload）に接続される出力信号を
与える。出力バッファ５２は、温度変動幅に亘ってスイ
ッチング電流を補償するプリドライブ制御回路５６によ
って供給される。より詳細には、P1とN1とのゲート駆動
は、PMOSトランジスタ・スイッチP2とNMOSトランジスタ
・スイッチN2とによってそれぞれ制御される。スイッチ
P2およびN2には、IPTAT電流源（IPTAT1、IPTAT2）が負
荷としてそれぞれ挿入される。IPTAT電流源は、制限さ
れた電流を駆動トランジスタP1およびN2のゲートに与え
ることによって立上り時間および立下り時間を制限す
る。たとえば、P1については、ゲートをプルダウンする
ためにIPTAT電流が使用され、P2はゲートをプルアップ
するために使用されるので、P1は非常に速くオフになる
が、絶対温度に比例する速さでオンになる。IPTAT1およ
びIPTAT2は、図４に示す例の形でよく、他の形のIPTAT
電流源を使用してもよい。
例による温度補償スルーレート制御回路５０が示されて
いる。出力バッファ５２は、電源線Vccと接地（groun
d）との間に直列に接続されたPMOSデバイス（P1）とNMO
Sデバイス（N1）を含む。P1とN1との共通ノード５４
は、容量性外部負荷（Cload）に接続される出力信号を
与える。出力バッファ５２は、温度変動幅に亘ってスイ
ッチング電流を補償するプリドライブ制御回路５６によ
って供給される。より詳細には、P1とN1とのゲート駆動
は、PMOSトランジスタ・スイッチP2とNMOSトランジスタ
・スイッチN2とによってそれぞれ制御される。スイッチ
P2およびN2には、IPTAT電流源（IPTAT1、IPTAT2）が負
荷としてそれぞれ挿入される。IPTAT電流源は、制限さ
れた電流を駆動トランジスタP1およびN2のゲートに与え
ることによって立上り時間および立下り時間を制限す
る。たとえば、P1については、ゲートをプルダウンする
ためにIPTAT電流が使用され、P2はゲートをプルアップ
するために使用されるので、P1は非常に速くオフになる
が、絶対温度に比例する速さでオンになる。IPTAT1およ
びIPTAT2は、図４に示す例の形でよく、他の形のIPTAT
電流源を使用してもよい。
【００１７】図５において、トランジスタP1、N1をオン
にするゲート電流は、各IPTAT回路によって制御される
ので、５４におけるスルーレートが所望の最大値に制限
されることを有利に可能にする。温度補償装置は、高温
ではゲートをオンにする電流をより多く与え、低温では
ゲートをオンにする電流をより少なく与える。この効果
は、 の関係の一次補償である。たとえば、高温におけるゲー
トのdi/dtを大きくすることにより、ゲートのプリドラ
イブはより急速にスルー（slew）して、駆動トランジス
タP1およびN1の弱くなった（高温）応答を補償する。５
４における立上り時間／立下り時間は、IPTAT回路、IPT
AT1、IPTAT2によって与えられるゲート電流の量によっ
て制御される。IPTAT回路は、駆動トランジスタP1、N1
のゲート駆動電流を温度に亘って調整することによっ
て、駆動トランジスタP1、N1の温度によって誘起された
スルーレートの変化を補償する。したがって、いま説明
したプリドライブ回路５６の温度補償アーキテクチャー
を使用することによって、CMOS受信器出力のような回路
の立上り時間／立下り時間に関する温度の影響を小さく
することができる。本発明を使用することは、たとえ
ば、-40℃乃至125℃の産業用温度変動幅に亘ってCMOS受
信器出力の立上り時間／立下り時間の変動を小さくする
ことができる。
にするゲート電流は、各IPTAT回路によって制御される
ので、５４におけるスルーレートが所望の最大値に制限
されることを有利に可能にする。温度補償装置は、高温
ではゲートをオンにする電流をより多く与え、低温では
ゲートをオンにする電流をより少なく与える。この効果
は、 の関係の一次補償である。たとえば、高温におけるゲー
トのdi/dtを大きくすることにより、ゲートのプリドラ
イブはより急速にスルー（slew）して、駆動トランジス
タP1およびN1の弱くなった（高温）応答を補償する。５
４における立上り時間／立下り時間は、IPTAT回路、IPT
AT1、IPTAT2によって与えられるゲート電流の量によっ
て制御される。IPTAT回路は、駆動トランジスタP1、N1
のゲート駆動電流を温度に亘って調整することによっ
て、駆動トランジスタP1、N1の温度によって誘起された
スルーレートの変化を補償する。したがって、いま説明
したプリドライブ回路５６の温度補償アーキテクチャー
を使用することによって、CMOS受信器出力のような回路
の立上り時間／立下り時間に関する温度の影響を小さく
することができる。本発明を使用することは、たとえ
ば、-40℃乃至125℃の産業用温度変動幅に亘ってCMOS受
信器出力の立上り時間／立下り時間の変動を小さくする
ことができる。
【００１８】本発明の装置およびシステムの好適実施例
を添付の図面に示して、前述の詳細な説明で説明してき
たが、本発明は開示した実施例に限定されるものではな
く、さらに添付の特許請求の範囲に記載されかつ定義さ
れているように、本発明の趣旨を逸脱することなく、多
数の再配置、修正および代替をすることが可能であるこ
とが理解されるものとする。
を添付の図面に示して、前述の詳細な説明で説明してき
たが、本発明は開示した実施例に限定されるものではな
く、さらに添付の特許請求の範囲に記載されかつ定義さ
れているように、本発明の趣旨を逸脱することなく、多
数の再配置、修正および代替をすることが可能であるこ
とが理解されるものとする。
【００１９】以上の説明に関して更に以下の項を開示す
る。 （１）温度補償スルーレート制御を備えた回路であっ
て、トランジスタ・ドライバ・デバイスを含み、出力電
流を容量性負荷に与える出力バッファと、前記出力バッ
ファに接続され、前記出力バッファに入力電流を与える
プリドライブ制御回路とを含む回路において、前記プリ
ドライブ制御回路は、前記入力電流が前記出力バッファ
に印加されるようにするトランジスタ・スイッチング・
デバイスと、前記入力電流が温度に比例して変化するこ
とを可能にする温度補償回路と、を含む前記回路。
る。 （１）温度補償スルーレート制御を備えた回路であっ
て、トランジスタ・ドライバ・デバイスを含み、出力電
流を容量性負荷に与える出力バッファと、前記出力バッ
ファに接続され、前記出力バッファに入力電流を与える
プリドライブ制御回路とを含む回路において、前記プリ
ドライブ制御回路は、前記入力電流が前記出力バッファ
に印加されるようにするトランジスタ・スイッチング・
デバイスと、前記入力電流が温度に比例して変化するこ
とを可能にする温度補償回路と、を含む前記回路。
【００２０】（２）第１項記載の回路において、前記出
力バッファの前記トランジスタ・ドライバ・デバイスは
第１の金属酸化膜半導体（MOS）デバイスを含み、前記
出力バッファは、電源線と接地線との間の前記第１のMO
Sデバイスと直列に接続された第２のMOSデバイスを含
み、前記第１と第２のMOSデバイスの共通ノードは前記
出力電流を前記容量性負荷に与える前記回路。
力バッファの前記トランジスタ・ドライバ・デバイスは
第１の金属酸化膜半導体（MOS）デバイスを含み、前記
出力バッファは、電源線と接地線との間の前記第１のMO
Sデバイスと直列に接続された第２のMOSデバイスを含
み、前記第１と第２のMOSデバイスの共通ノードは前記
出力電流を前記容量性負荷に与える前記回路。
【００２１】（３）第２項記載の温度補償スルーレート
制御システムにおいて、前記第１のMOSデバイスはPMOS
デバイスであり、前記第２のMOSデバイスはNMOSデバイ
スである前記システム。
制御システムにおいて、前記第１のMOSデバイスはPMOS
デバイスであり、前記第２のMOSデバイスはNMOSデバイ
スである前記システム。
【００２２】（４）第２項記載の回路において、前記ト
ランジスタ・スイッチング・デバイスは、前記出力バッ
ファの前記第１のMOSデバイスのゲートに接続された共
通ノードを含み、前記プリドライブ制御回路は、前記出
力バッファの前記第１のMOSデバイスのゲートに接続さ
れた共通ノードを含む第４のMOSデバイスを含む前記回
路。
ランジスタ・スイッチング・デバイスは、前記出力バッ
ファの前記第１のMOSデバイスのゲートに接続された共
通ノードを含み、前記プリドライブ制御回路は、前記出
力バッファの前記第１のMOSデバイスのゲートに接続さ
れた共通ノードを含む第４のMOSデバイスを含む前記回
路。
【００２３】（５）第４項記載の回路において、前記温
度補償回路は、電源線と接地線との間の前記第３のMOS
デバイスに直列に接続された、第１の絶対温度に比例す
る電流回路（IPTAT）と、電源線と接地線との間の前記
第４のMOSデバイスに直列に接続された、第２IPTAT回路
と、を含む前記回路。
度補償回路は、電源線と接地線との間の前記第３のMOS
デバイスに直列に接続された、第１の絶対温度に比例す
る電流回路（IPTAT）と、電源線と接地線との間の前記
第４のMOSデバイスに直列に接続された、第２IPTAT回路
と、を含む前記回路。
【００２４】（６）第１項記載の回路において、前記ト
ランジスタ・スイッチング・デバイスは、電源線と接地
線との間の前記温度補償回路に接続され、前記トランジ
スタ・スイッチング・デバイスの共通ノードと前記温度
補償回路は、前記出力バッファに接続される前記回路。
ランジスタ・スイッチング・デバイスは、電源線と接地
線との間の前記温度補償回路に接続され、前記トランジ
スタ・スイッチング・デバイスの共通ノードと前記温度
補償回路は、前記出力バッファに接続される前記回路。
【００２５】（７）第６項記載の回路において、前記ト
ランジスタ・スイッチング・デバイスは、金属酸化膜半
導体（MOS）デバイスである前記回路。
ランジスタ・スイッチング・デバイスは、金属酸化膜半
導体（MOS）デバイスである前記回路。
【００２６】（８）第１項記載の回路において、前記温
度補償回路は絶対温度に比例する電流回路を備え、前記
入力電流は絶対温度の上昇に比例して増大し、絶対温度
の低下に比例して減少する前記回路。
度補償回路は絶対温度に比例する電流回路を備え、前記
入力電流は絶対温度の上昇に比例して増大し、絶対温度
の低下に比例して減少する前記回路。
【００２７】（９）第１項記載の回路において、前記プ
リドライブ制御回路は、約-40℃乃至125℃の産業用温度
変動幅に亘って前記出力電流に関連するデジタル出力信
号のスルーレートを制御するように動作可能である前記
回路。
リドライブ制御回路は、約-40℃乃至125℃の産業用温度
変動幅に亘って前記出力電流に関連するデジタル出力信
号のスルーレートを制御するように動作可能である前記
回路。
【００２８】（１０）出力バッファのデジタル出力のス
ルーレートを管理するための温度補償スルーレート制御
回路であって、入力信号を前記出力バッファの入力にス
イッチングすることを可能にするトランジスタ・スイッ
チング・デバイスと、前記入力信号を温度に比例して変
えるように構成された温度補償回路であって、前記トラ
ンジスタ・スイッチング・デバイスは、電源線と接地線
との間の前記温度補償回路に接続され、前記トランジス
タ・スイッチング・デバイスと前記温度補償回路は前記
出力バッファの前記入力を駆動する共通ノードを有する
前記温度補償回路と、を含む前記回路。
ルーレートを管理するための温度補償スルーレート制御
回路であって、入力信号を前記出力バッファの入力にス
イッチングすることを可能にするトランジスタ・スイッ
チング・デバイスと、前記入力信号を温度に比例して変
えるように構成された温度補償回路であって、前記トラ
ンジスタ・スイッチング・デバイスは、電源線と接地線
との間の前記温度補償回路に接続され、前記トランジス
タ・スイッチング・デバイスと前記温度補償回路は前記
出力バッファの前記入力を駆動する共通ノードを有する
前記温度補償回路と、を含む前記回路。
【００２９】（１１）第１０項記載の回路において、前
記温度補償回路は、所定の温度変動幅に亘って前記出力
バッファの１対のトランジスタの各ゲートに電流をスイ
ッチングすることを温度に比例して変更し、より高い温
度ではより大きいスイッチング電流が与えられ、より低
い温度ではより小さいスイッチング電流が与えられるよ
うに動作可能である前記回路。
記温度補償回路は、所定の温度変動幅に亘って前記出力
バッファの１対のトランジスタの各ゲートに電流をスイ
ッチングすることを温度に比例して変更し、より高い温
度ではより大きいスイッチング電流が与えられ、より低
い温度ではより小さいスイッチング電流が与えられるよ
うに動作可能である前記回路。
【００３０】（１２）第１０項記載の回路において、前
記温度補償回路は、絶対温度の上昇に比例して増大し、
絶対温度の低下に比例して減少する可変電流を供給する
ように構成された、絶対温度に比例する電流（IPTAT）
回路を含む前記回路。
記温度補償回路は、絶対温度の上昇に比例して増大し、
絶対温度の低下に比例して減少する可変電流を供給する
ように構成された、絶対温度に比例する電流（IPTAT）
回路を含む前記回路。
【００３１】（１３）第１０項記載の回路において、前
記トランジスタ・スイッチング・デバイスは、前記出力
バッファの第１のMOS駆動デバイスのゲートに接続する
ための共通ノードを備え、前記出力バッファの第２のMO
S駆動デバイスのゲートに接続するための共通ノードを
備えた第２のMOSデバイスを含む前記回路。
記トランジスタ・スイッチング・デバイスは、前記出力
バッファの第１のMOS駆動デバイスのゲートに接続する
ための共通ノードを備え、前記出力バッファの第２のMO
S駆動デバイスのゲートに接続するための共通ノードを
備えた第２のMOSデバイスを含む前記回路。
【００３２】（１４）第１３項記載の回路において、前
記第１のMOSデバイスはPROMデバイスを含み、前記第２
のMOSデバイスはNMOSデバイスを含む前記回路。
記第１のMOSデバイスはPROMデバイスを含み、前記第２
のMOSデバイスはNMOSデバイスを含む前記回路。
【００３３】（１５）第１３項記載の回路において、前
記温度補償回路は、電源線と接地線との間の前記第１の
MOSデバイスに直列に接続された第１の絶対温度に比例
する電流（IPTAT）回路と、前記電源線と前記接地線と
の間の前記第２のMOSデバイスに直列に接続された第２
のIPTATを含む前記回路。
記温度補償回路は、電源線と接地線との間の前記第１の
MOSデバイスに直列に接続された第１の絶対温度に比例
する電流（IPTAT）回路と、前記電源線と前記接地線と
の間の前記第２のMOSデバイスに直列に接続された第２
のIPTATを含む前記回路。
【００３４】（１６）第１５項記載の回路において、前
記第１のMOSデバイスのソースは前記電源線に接続さ
れ、前記第１のMOSデバイスのドレインは前記第１のIPT
AT回路に接続され、前記第２のMOSデバイスのソースは
前記接地線に接続され、前記第２のMOSデバイスのドレ
インは前記第２のIPTAT回路に接続される前記回路。
記第１のMOSデバイスのソースは前記電源線に接続さ
れ、前記第１のMOSデバイスのドレインは前記第１のIPT
AT回路に接続され、前記第２のMOSデバイスのソースは
前記接地線に接続され、前記第２のMOSデバイスのドレ
インは前記第２のIPTAT回路に接続される前記回路。
【００３５】（１７）温度補償スルーレート制御を備え
た回路であって、出力信号を発生するスイッチング・デ
バイスであって、前記スイッチング・デバイスを活性化
して前記出力信号を発生する制御入力を含む、前記スイ
ッチング・デバイスと、前記制御入力に接続され、前記
スイッチング・デバイスを活性化する制御信号を与える
制御回路であって、前記スイッチング・デバイスととも
に、前記出力信号のスルーレートを限定するために同時
に動作可能である前記制御回路と動作温度の変動に比例
して前記制御信号のスルーレートを変更するように動作
可能な前記制御回路と、を含む前記回路。
た回路であって、出力信号を発生するスイッチング・デ
バイスであって、前記スイッチング・デバイスを活性化
して前記出力信号を発生する制御入力を含む、前記スイ
ッチング・デバイスと、前記制御入力に接続され、前記
スイッチング・デバイスを活性化する制御信号を与える
制御回路であって、前記スイッチング・デバイスととも
に、前記出力信号のスルーレートを限定するために同時
に動作可能である前記制御回路と動作温度の変動に比例
して前記制御信号のスルーレートを変更するように動作
可能な前記制御回路と、を含む前記回路。
【００３６】（１８）第１７項記載の回路において、前
記制御回路は、絶対温度の上昇に比例して増加し絶対温
度の低下に比例して減少する可変電流を供給するように
動作可能な絶対温度に比例する電流（IPTAT）回路を含
む、前記回路。
記制御回路は、絶対温度の上昇に比例して増加し絶対温
度の低下に比例して減少する可変電流を供給するように
動作可能な絶対温度に比例する電流（IPTAT）回路を含
む、前記回路。
【００３７】（１９）第１８項記載の回路において、前
記スイッチング・デバイスはMOSデバイスである前記回
路。
記スイッチング・デバイスはMOSデバイスである前記回
路。
【００３８】（２０）CMOS集積回路内に設けられた第１
９項記載の前記回路。
９項記載の前記回路。
【００３９】（２１）本発明は変化する動作温度変動幅
に亘って改善されたスルーレート制御を与える。スイッ
チング・デバイス（P1、N1）は、スイッチング・デバイ
スの出力のスルーレートを制限し、かつ動作温度に比例
して変わる制御信号をプリドライブ回路（56）から受信
する。したがって、スルーレートに及ぼす温度の影響を
小さくすることができる。
に亘って改善されたスルーレート制御を与える。スイッ
チング・デバイス（P1、N1）は、スイッチング・デバイ
スの出力のスルーレートを制限し、かつ動作温度に比例
して変わる制御信号をプリドライブ回路（56）から受信
する。したがって、スルーレートに及ぼす温度の影響を
小さくすることができる。
【図１】立上り時間を制御するプリドライブ回路を備え
たトライステート出力回路を示す図（従来の技術）。
たトライステート出力回路を示す図（従来の技術）。
【図２】改善されたRC形スルーレート制御回路を示す図
（従来の技術）。
（従来の技術）。
【図３】産業用温度変動幅に亘って一般的なMOSデバイ
スの遷移時間のグラフを示す図。
スの遷移時間のグラフを示す図。
【図４】本発明の実施例によるIPTAT電流源を示す図。
【図５】本発明の好適実施例による温度補償スルーレー
ト制御回路を示す図。
ト制御回路を示す図。
５０ 温度補償スルーレート制御回路 ５２ 出力バッファ ５４ 共通ノード ５６ プリドライブ制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク ダブリュ、モーガン アメリカ合衆国 テキサス、アレン、ロタ ン コート 911 Ｆターム(参考） 5J055 AX10 AX15 AX54 BX16 DX13 DX14 DX22 EX07 EY17 EY21 EZ04 EZ08 FX06 FX12 GX01 5J056 AA04 BB28 CC02 DD02 DD35 DD39 DD40 EE11 FF08 GG10 KK01 5J090 AA01 AA18 CA02 CN02 FA07 FN12 HA02 HA10 HA17 HA18 HA25 HA29 KA04 KA05 KA09 KA33 MA21 SA13 TA06 5J091 AA01 AA18 CA02 FA07 HA02 HA10 HA17 HA18 HA25 HA29 KA04 KA05 KA09 KA33 MA21 SA13 TA06 UW09
Claims (1)
- 【請求項１】 温度補償スルーレート制御を備えた回路
であって、 トランジスタ・ドライバ・デバイスを含み、出力電流を
容量性負荷に与える出力バッファと、 前記出力バッファに接続され、前記出力バッファに入力
電流を与えるプリドライブ制御回路とを含む回路におい
て、前記プリドライブ制御回路は、 前記入力電流が前記出力バッファに印加されるようにす
るトランジスタ・スイッチング・デバイスと、 前記入力電流が温度に比例して変化することを可能にす
る温度補償回路と、を含む前記回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US818111 | 2001-03-27 | ||
| US09/818,111 US6437622B1 (en) | 2001-03-27 | 2001-03-27 | Temperature compensated slew rate control circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002353803A true JP2002353803A (ja) | 2002-12-06 |
Family
ID=25224696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002085408A Pending JP2002353803A (ja) | 2001-03-27 | 2002-03-26 | 温度補償スルーレート制御回路 |
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| Country | Link |
|---|---|
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| DE (1) | DE60237329D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150991A (ja) * | 2005-11-30 | 2007-06-14 | Fujitsu Ltd | 出力回路 |
| JP2008529358A (ja) * | 2005-01-20 | 2008-07-31 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 反比例するプロセス依存参照電流を使用してスルーレート制御する出力バッファ |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6903588B2 (en) * | 2003-04-15 | 2005-06-07 | Broadcom Corporation | Slew rate controlled output buffer |
| US6756826B1 (en) | 2003-06-12 | 2004-06-29 | Fairchild Semiconductor Corporation | Method of reducing the propagation delay and process and temperature effects on a buffer |
| KR101207794B1 (ko) * | 2006-02-16 | 2012-12-05 | 에이저 시스템즈 엘엘시 | 인접한 신호 라인들에서 크로스 커플링을 감소시키는 방법 및 시스템 |
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| CN102034540B (zh) * | 2009-09-27 | 2013-09-18 | 上海宏力半导体制造有限公司 | 压摆率控制装置及其控制方法 |
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| US10338619B2 (en) | 2017-11-07 | 2019-07-02 | Nxp B.V. | Voltage regulator with performance compensation |
| US10234881B1 (en) | 2017-11-07 | 2019-03-19 | Nxp B.V. | Digitally-assisted capless voltage regulator |
| US10181852B1 (en) | 2018-06-19 | 2019-01-15 | Nxp B.V. | Voltage translator with output slew rate control |
| CN110091360B (zh) * | 2019-05-07 | 2021-06-01 | 珠海市一微半导体有限公司 | 一种悬崖检测装置、移动机器人及检测控制方法 |
| US11405037B2 (en) | 2020-12-18 | 2022-08-02 | Nxp B.V. | Driver circuit of voltage translator |
| CN114978132B (zh) * | 2022-08-01 | 2022-11-04 | 深圳芯能半导体技术有限公司 | 一种具有温度补偿功能的栅极驱动开启电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161916A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | 半導体集積回路 |
| US5021684A (en) * | 1989-11-09 | 1991-06-04 | Intel Corporation | Process, supply, temperature compensating CMOS output buffer |
| US5168178A (en) * | 1991-08-30 | 1992-12-01 | Intel Corporation | High speed NOR'ing inverting, MUX'ing and latching circuit with temperature compensated output noise control |
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| EP0765037A3 (en) * | 1995-09-20 | 1998-01-14 | Texas Instruments Incorporated | Buffer for integrated circuit memories |
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-
2001
- 2001-03-27 US US09/818,111 patent/US6437622B1/en not_active Expired - Lifetime
-
2002
- 2002-03-26 EP EP02100301A patent/EP1246366B1/en not_active Expired - Fee Related
- 2002-03-26 JP JP2002085408A patent/JP2002353803A/ja active Pending
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|---|---|---|---|---|
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| JP2007150991A (ja) * | 2005-11-30 | 2007-06-14 | Fujitsu Ltd | 出力回路 |
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