KR100714668B1 - 부하 커패시턴스 보상 버퍼, 장치 및 그 방법 - Google Patents

부하 커패시턴스 보상 버퍼, 장치 및 그 방법

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KR100714668B1
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오발르페드로
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Abstract

1차 드라이버(360)는 입력 신호에 응답하여 출력 신호를 구동하도록 활성화된다. 기준 신호는 이 입력 신호에 응답하여 생성된다. 출력 신호는 기준 신호에 비교된다. 출력 신호가 사전설정된 양만큼 기준 신호보다 느릴 때, 보조 드라이버 (340)가 활성화된다.
1차 드라이버, 보조 드라이버, 슬루 레이트 제어 회로

Description

부하 커패시턴스 보상 버퍼, 장치 및 그 방법{Load capacitance compensated buffer, apparatus and method thereof}
본 발명은 개괄적으로 출력 버퍼들에 관한 것으로, 더 구체적으로 부하 커패시턴스 보상 출력 버퍼들에 관한 것이다.
반도체 산업에서, 신호들의 과도 효과들(transient effects)을 이들 신호들의 슬루 레이트들(slew rates)을 제어함으로써 제한하는 것이 공지되어 있다. 비규제 버퍼에 대한 슬루 레이트들은 부하 커패시턴스에 기반하여 변화한다. 슬루 레이트의 부하 의존도는 드라이버의 입력을 제어하기 위한 드라이버 출력으로부터의 피드백 경로를 사용함으로써, 그리고, 스네이크 게이트들(snaked gates) 같은 레이아웃 기술들을 사용함으로써 제어될 수 있다. 전송 라인 효과 반사들, 노드들 사이의 누화(cross talk) 및 오버슈트/링잉 같은 과도 효과들은 개별 출력 노드들의 슬루 레이트를 제어하도록 피드백을 사용함으로써 감소된다.
예로서, 슬루 레이트들은 출력 스테이지의 출력 신호와 제어 전압 사이에 커패시터를 연결함으로써 제어될 수 있다. 이 커패시터는 출력 과도현상을 완화시키기 위해 필수적인 피드백을 제공하기 위해 사용된다. 이 유형의 회로의 출력 스테이지와 연계된 한가지 단점은 프리-드라이버의 구동 전류를 극복하면서 출력 풀-업 및/또는 풀-다운 게이트를 구동하기 위해 대형 커패시터들이 필요하다는 것이다. 프리-드라이버의 구동 전류가 프로세스 변동들에 면역성을 가지거나 내성을 가지는 방식으로 평형(balanced)될 수 있게 되는 것을 보증하기 위해서, 통상적으로 특별한 처리를 필요로하는 직렬 정밀 레지스터가 사용될 수 있다.
다른 슬루 레이트 제어 구현예는 기준 커패시터의 일 단자를 기동하는 (pulling) 트랜지스터에 의해 생성된 신호에 출력 신호를 비교하기 위해 스위치식 차등 증폭기들을 사용한다. 이런 구현예는 기준 커패시터와 연계된 신호와 드라이버의 출력 신호의 관계에 기초하여 그 출력을 가지는 단일 드라이버를 사용한다. 각각의 차동 쌍으로부터의 증폭기의 하나의 다리(Leg)가 풀-업 또는 풀-다운 드라이버의 최종 출력 트랜지스터를 직접적으로 구동하기 때문에, 대형 스위치식 증폭기들이 빈번히 필요하다. 이런 대형 스위치식 증폭기들은 속도가 느리다는 단점을 가진다.
종래의 슬루 레이트 제어기들은 전압의 시간 도함수(dV/dt)의 사전설정된 값에서 신호 전이(signal transition)에 응답하며, 그후, dV/dt를 제한하도록 작용한다. 그러나, 이런 슬루 레이트 제어기들이 통상적으로 dV/dt를 제어함으로써 슬루 레이트에 영향을 미치는 반면에, 이런 슬루 레이트 제어기들은 전류의 시간 도함수 (dI/dt)는 거의 직접적으로 제어하지 않는다. 통상적으로, 상이한 부하들에 대한 dI/dt 파형의 초기 성분은 실질적으로 동일하고, 종래의 슬루 레이트 제어기들이 dV/dt에 응답하는 시간에 이미 유발된 펄스의 형태를 취한다. 따라서, 비록 dV/dt 는 종래의 해법들에 의해 제어되지만, dI/dt의 증가가 dV/dt의 크기의 증가에 선행하기 때문에, dI/dt의 초기 펄스는 실질적으로 영향을 받지 않는다.
초기 dI/dt 성분들의 유사도는, 부하 의존적인 dV/dt와는 달리, 그들이 부하에 실질적으로 무관하다는 것을 나타낸다. 버퍼에서 신호 전이동안, 상대적으로 큰 부하(예로서, 일 실시예에서, 30pF)에 대한 dV/dt 파형은 통상적으로 0 V/S로부터 최대 크기로 원만하게 변화하고, 0으로 되돌아가지만, 상대적으로 작은 부하(일 실시예에서, 예로서, 5pF)에 대한 dV/dt 파형은 통상적으로, 보다 작은 커패시턴스 때문에, 보다 급준하게 크기가 증가한다. 대조적으로, 초기 dI/dt는 주로 출력 트랜지스터의 제어 전압이 턴-온 임계값과 교차하는 레이트와, 출력 트랜지스터의 전류 드라이브의 함수이다. 집적 회로상의 종래 드라이버들의 세트 각각에 대한 신호 전이동안 dI/dt는 통상적으로, 실질적으로 시간적으로 동일 순간에 피크가 되며, 실질적으로 부하와 무관한 크기이다. 따라서, 다수의 드라이버들이 동시에 스위칭될 때, 생성된 총 초기 dI/dt는 드라이버들 각각에 대한 초기 dI/dt의 합이다. 이 총 dI/dt는 종종 전자기 간섭(EMI)과 다른 바람직하지 못한 과도 효과들의 원인이 되는 핵심 팩터이다.
종래 기술의 다른 단점들은 반도체들의 드라이버들의 제조를 위한 특별한 프로세스들의 필요성을 포함한다. 예로서, 소요 트랜지스터 크기들에 따라, 이중 폴리 프로세스들 또는 정밀한 저항들을 제공할 수 있는 프로세스들이 선호된다.
따라서, 베이스라인 프로세스에서 dV/dt와 dI/dt를 제어하는 부하 커패시턴스 출력 버퍼를 구비하는 것이 유익하다.
하기에 언급된 본 발명의 실시예들은 첨부 도면들을 참조로 보다 양호하게 이해할 수 있을 것이다.
도 1은 본 발명에 따른 드라이버의 일부의 실시예를 개략적인 블록 형태로 예시하는 도면.
도 2는 본 발명에 따른 드라이버를 블록 형태로 예시하는 도면.
도 3은 도 2의 드라이버의 일부를 블록 형태로 보다 상세히 예시하는 도면.
도 4는 도 2 및 도 3의 부분들을 개략적인 블록 형태로 보다 상세하게 예시하는 도면.
도 5, 도 6 및 도 8은 본 발명의 실시예에 따른 전압, 전류 및 전류의 시간 도함수와 연계한 곡선들을 그래픽적 형태로 예시하는 도면.
도 7은 본 발명에 따른 방법을 흐름도 형태로 예시하는 도면.
도 9는 본 발명에 따른 드라이버의 대안적인 실시예를 블록도 형태로 예시하는 도면.
이하는 본 발명의 하나 이상의 예의 상세한 설명을 제공하기 위한 것이며, 본 발명을 제한하기 위한 것은 아니다. 오히려, 어떠한 수의 변형들도 본 명세서에 이어지는 청구범위에 적절히 규정된 본 발명의 범주내에 포함된다.
입력 신호에 응답하여 출력 신호를 구동하기 위해 1차 드라이버가 활성화된다. 기준 신호는 입력 신호에 응답하여 생성된다. 출력 신호는 기준 신호에 비교된 다. 출력 신호가 사전설정된 양 만큼 기준 신호보다 느릴 때, 보조 드라이버가 활성화된다.
일 실시예에서, 집적 회로, 마이크로프로세서, 무선 통신 디바이스, 컴퓨터 시스템 등 같은 장치는 출력 단자상에 출력 신호를 구동하기 위한 드라이버 회로를 포함한다. 출력 신호는 드라이버 회로의 입력에 수신된 입력 신호에 대응한다. 드라이버 회로는 1차 및 보조 드라이버들과, 슬루 레이트 제어 회로를 포함한다. 1차 드라이버는 드라이버 회로의 입력 및 출력 단자에 연결된다. 슬루 레이트 제어회로는 드라이버 회로 입력에 연결된 회로이다. 보조 드라이버는 슬로 레이트 제어 회로 및 출력 단자에 연결되어 있다. 슬루 레이트 제어 회로는 보조 드라이버의 활성화를 제어한다. 예로서, 슬루 레이트 제어 회로는 1차 드라이버의 활성화 이후 보조 드라이버를 활성화시키기 위한 회로를 포함할 수 있다(예로서, 기준 신호와 출력 신호의 비교에 따르며, 다른 예에 대하여, 기준 신호는 적어도 신호 크기 및/또는 시간 지체 임계값에 의해 출력 신호와 상이하다). 슬루 레이트 제어 회로는 출력 신호와 기준 신호 사이의 차이의 크기에 따른 정도로 출력 신호의 전이를 증대시키기 위한 회로를 추가로 포함할 수 있다. 슬루 레이트 제어 회로는 보조 드라이버의 비활성화(deactivation) 시간을 결정(즉, 전진 또는 지연)하기 위한 회로를 추가로 포함할 수 있다.
다른 실시예에서, 장치는 1차 또는 2차 드라이버들과 전압 변경 측정 회로를 포함한다. 전압 변경 측정 회로는 1차 드라이버의 출력의 시간에 관한 전압 변경에 따라 제어 신호를 제공하도록 연결된다. 2차 드라이버는 전압 변경 측정 회로와 1차 드라이버에 연결되고, 2차 드라이버는 제어 신호에 따라 활성화된다.
다른 실시예에서, 필요시 보조 드라이브 성능을 사용하여 출력 신호를 구동하는 방법은 하기의 작업들 즉, 입력 신호의 수신에 응답하여 출력 신호를 구동하도록 1차 드라이버를 활성화하는 단계; 입력 신호의 수신에 응답하여 기준 신호를 생성하는 단계; 기준 신호와 출력 신호를 비교하는 단계; 및 출력 신호가 지체 임계값(lag threshold)만큼 기준 신호보다 늦은 경우에 보조 드라이버를 활성화하는 단계를 포함한다.
다른 실시예에서, 조건부 보조 드라이브 성능을 사용하여 출력 신호를 구동하는 방법은 하기의 작업들 즉, 1차 드라이버에 의한 입력 신호의 수신에 응답하여 출력 신호의 전이의 구동을 시작하는 단계; 및 출력 신호에 응답하여 보조 드라이버에 의해 출력 신호의 전이를 구동하는 것을 증대시키는 단계를 포함한다.
도 2는 본 발명에 따른 부하 커패시턴스 보상 버퍼(205)를 포함하는 시스템(201)을 예시한다. 이 시스템(201)은 개별 버퍼 성분, 마이크로프로세서의 일부, 또는 이런 버퍼를 통합하는 컴퓨터 시스템의 일부일 수 있다. 예시된 버퍼(205)의 실시예는 프리-드라이버들(210, 230)과 풀-업 드라이버(220), 풀-다운 드라이버(240) 및 단자(250)를 포함한다.
버퍼(205)가 단자(250)로의 출력이 가능할 때, 프리-드라이버들(210 및 230)은 공통 신호 또는 유사 신호들(미도시)을 수신하도록 구성되며, 노드들(211 및 231)상에 각각 IN1 및 IN2로 라벨링된 신호들을 제공한다. IN1 신호는 풀-업 드라이버(220)에 의해 수신되고, 이는 그다음 단자(250)를 구동한다. IN2 신호는 풀-다 운 드라이버(240)에 의해 수신되며, 이는 그다음 단자(250)를 구동한다.
프리-드라이버들(210 및 230)은 각각 드라이버들(220 및 240)에 의해 사용하기 위한 공통 신호를 상태조절(condition)하도록 사용된다. 프리-드라이버 상태조절에는 풀-업 및 풀-다운 드라이버들(220 및 240)이 동시에 활성화하지 않는 것을 보증하는 타이밍 제어 및 드라이버들(220 및 240)의 내부 성분들과의 적절한 인터페이스를 보증하기 위하여 신호들(IN1 및 IN2)의 전압 및 전류 레벨들의 상태조정을 포함한다.
풀-업 드라이버(220)는 풀-업 전이동안 단자(250)에서 신호의 슬루 레이트 (dV/dt) 및 dI/dt를 제어한다. 풀-업 드라이버(220)는 1차 드라이버와 보조 드라이버를 포함한다. 1차 드라이버는 단자(250)에서 부하에 대한 비교적 안정한 피크 크기를 가지는 초기 dI/dt를 제공한다. 보조 드라이버는 1차 드라이버의 dI/dt의 피크로부터 지연된 크기의 피크를 가지는 초기 dI/dt를 제공하지만(예로서, 도 6의 파형들중 양의 부분들 참조), 그러나, 보조 드라이버의 dI/dt 피크는 단자(250)에서 부하의 커패시턴스에 기초하여 변화할 수 있다. 유사한 방식으로, 풀-다운 드라이버(240)는 1차 및 보조 드라이버를 구비한다.
예로서, 풀-업 드라이버(220) 및 풀-다운 드라이버(240) 각각의 일부로서 다중 드라이버들을 제공함으로써, 초기 dI/dt는 용량성 부하에 기초하여 시간에 걸쳐 분할되며, dI/dt의 크기는 상기 부하에 기초하여 변화한다. 따라서, 각 버퍼에 대한 초기 dI/dt의 피크가 감소된다. 또한, 다수의 I/O 드라이버들이 집적 회로상에서 동시에 스위칭될 때, 집적 회로의 총 초기 dI/dt의 크기는 종래의 회로들의 총 초기 dI/dt에 비해 감소된다.
도 3은 도 2의 풀-다운 드라이버(240)의 보다 상세하게 예시한다. 풀-다운 드라이버(240)는 슬루 레이트 제어(320), 선택적(optional) 필터(350), 보조 드라이버 (340) 및 1차 드라이버(360)를 포함한다. 부가적으로, 도 3은 풀-다운 드라이버 (240)에 의해 구동되는 단자(250)를 예시한다. 본 기술 분야의 숙련자는 대응 풀-업 드라이버(220)가 도 3에 예시된, 그리고, 여기에 언급된 것들과 유사한 및/또는 상보적인 성분들 및 기능들을 가지고 존재할 수 있음을 알 수 있을 것이다.
단자(250)는 1차 드라이버(360)와 보조 드라이버(340)에 의해 구동된다. 1차 드라이버(360)는 프리-드라이버로부터 IN2 신호를 수신한다. 응답으로서, 1차 드라이버(360)는 단자(250)를 구동한다. 슬루 레이트 제어(320)는 신호(IN2)와 출력 단자(250)의 표현(representation)을 수신한다. 이들 두 신호들에 기초하여, 슬루 레이트 제어(320)는 보조 드라이버(340)에 제어 신호를 제공하고, 이는 그다음 단자 (250)를 구동한다. 단자(250)에서의 신호는 선택적 필터(350)에 의해 수신되며, 이 필터는 슬루 레이트 제어(320)가 사용하도록 출력 신호를 상태조절한다.
1차 드라이버(360)의 제어에 부가하여, 신호(IN2)는 1차 드라이버(360)로 인한 출력 신호의 이상화된 표현인 슬루 기준 신호를 생성하기 위해 사용된다. 1차 드라이버(360)로 인한 출력 신호의 이상화된 표현은 신호(IN2)에 기초한 슬루 기준 발생기(322)에 의해 생성된 시변 기준 신호를 지칭하며, 이는 또한 1차 드라이버 (360)를 제어한다. 또한, 이 표현은 부하 변화들의 영향을 받지 않기 때문에, 이상화된 것으로 간주된다. 슬루 기준 신호와 출력 단자(250)로부터의 신호에 기초하 여, 슬루 레이트 제어(320)는 보조 드라이버가 활성화되는지 아닌지를 제어한다.
일반적으로, 보조 드라이버는 고정되어 있을 수 있는 "델타(delta)" 또는 어떤 미리 정의된 차이량만큼 출력 신호 전압이 늦는 경우에 활성화된다. 이럴 때, 이는 단자 (250)에서 출력 신호의 슬루 레이트가 부가적 드라이브로부터 이득을 얻을 수 있는 것에 대한 지표이다. 따라서, 제어 신호는 보조 드라이버의 게이트를 구동하기 위해 슬루 레이트 제어(320)에 의해 생성되며, 그에 의해 1차 드라이버(360)를 증대시킨다.
슬루 기준 발생기(slew reference generator)(322)에 부가하여, 슬루 레이트 제어(320)는 오프 지연부(326)와, 비교기(324)를 포함한다. 비교기(324)는 선택적 필터(350)에 의해 필터링될 수 있는, 출력 신호의 표현을 단자(250)로부터 수신하고, 슬루 기준 발생기(322)로부터 슬루 기준 신호를 수신한다. 단자(250)로부터 수신된 신호가 임계 전압이거나, 슬루 기준 신호의 전압을 초과하여 큰 경우에, 제어 신호는 오프 지연부(326)를 통해 보조 드라이버를 구동한다. 오프 지연부(326)는 비교기가 이를 구동하는 것을 정지한 이후에, 주장된 보조 드라이버의 제어 신호를 확장 또는 유지한다.
슬루 기준 발생기(322)와 비교기(324)의 조합은 슬루 기준 신호에 비해 제어 신호의 생성을 지연시킨다. 일 구현예에서, 이 지연은 비교기와 연계된 임계 전압의 결과이다. 다른 구현예에서, 이 지연은 예로서, 슬루 기준 발생기에 의해 비교기(324) 이전에 생성될 수 있다. 생성된 지연량은 1차 및 보조 출력 드라이버들의 초기 dI/dt 스파이크(spike) 사이에 얼마나 많은 시간 분리가 존재하는지를 규정한 다. 이는 1차 및 보조 출력 트랜지스터들의 조합된 소스들을 통한 총 dI/dt의 크기를 감소시키는 것을 돕는다.
도 5는 다양한 커패시턴스 값들에 대한, 보조 드라이버(340)에서의 제어 신호 전압과, 단자(250)에서의 전압을 나타내는 곡선들을 예시한다. 보다 명확히, 곡선들(520)은 5pF, 20pF, 35pF 및 50pF의 부하들에 대한 단자(250)에서의 전압을 나타낸다. 곡선들(510)은 다양한 부하 커패시턴스들에 대한 보조 드라이버(340)의 게이트를 구동하는 신호들의 전압을 나타낸다. 곡선들(510)은 보다 낮은 커패시턴스 부하들에 대하여 보조 드라이버(340)의 게이트가 보다 큰 커패시턴스 부하들에 대하여서처럼 완전히 단언되지 않는다는 것을 예시한다. 일단, 보조 드라이버 게이트가 전이를 시작하고 나면, 곡선들(520)에 의해 표현되는 단자 전압은 보조 드라이버에 의해 변경된다. 도 5에서 볼 수 있은 바와 같이, 그룹(520)내의 각 곡선의 경사는 실질적으로 동일하며, 동일한 슬루 레이트들을 지시한다.
도 6은 단자(250)에서 신호의 dI/dt를 나타내는 곡선들을 예시한다. dI/dt 곡선들은 도 5의 곡선들(520)과 연계되어 있다(그로부터 도 6이 유도되는 전류 곡선들은 도 8에 포함되며, 여기에서는 보다 상세히 설명하지 않는다). 곡선들(610)은 1차 드라이버(360)의 초기 dI/dt인 위치(615)에서 실질적으로 유사한 dI/dt 크기를 가진다. 1차 드라이버의 초기 dI/dt 곡선은 부하의 커패시턴스에 기초하여 현저히 변화되지 않는다. 그러나, 보조 드라이버(340)와 연계된 초기 dI/dt 성분은 부하의 커패시턴스에 기초하여 변화된다.
보조 드라이버의 초기 dI/dt는 1차 드라이버의 dI/dt로부터 오프셋(offset)된다(예로서, 약 1ns 만큼). 이는 슬루 기준 발생기(322) 및 비교기(324)에 의해 영향을 받은 지연이다. 또한, 보조 드라이버의 초기 dI/dt 크기는 단자(250)에서의 부하 커패시턴스에 따른다. 예로서, 50pF에 대하여, 보조 드라이버(340)에 기인하는 초기 dI/dt 성분은 약 28MA/s(mega-amperes per second)가 되는 것으로 관찰되었으며, 35pF의 부하에 대하여, 보조 드라이버(340)에 기인한 초기 dI/dt 성분은 약 20MA/s로 관측되고, 20pF에 대하여, 보조 드라이버(340)의 초기 dI/dt는 약 18MA/s인 것으로 관측되며, 5pF 부하에 대하여, 초기 dI/dt 성분은 1차 드라이버 (360)에 의해 제공된 성분들에 비해 무시할만 한 것으로 관측되었다.
보조 드라이버 전류의 지연 생성은, 이것이 드라이버(340)와 연계된 총 dI/dt가 보다 긴 시간 주기에 걸쳐 분포되는 것을 허용하며, 그에 의해 dI/dt의 크기를 감소시키기 때문에, 바람직하다. 부가적으로, 보조 드라이버의 초기 dI/dt가 커패시턴스와 함께 변화하도록 허용하는 것은 오버드라이빙을 방지한다. 이는 최대 기대 부하와 최대 허용 전파 지연에 기초한 dI/dt 특성으로 모든 출력 단자들을 구동하는 일부 종래의 디자인들 보다 양호하다. 따라서, 이런 디자인들은 dI/dt와 연관된 EMI를 규제할 수 없다.
도 4는 도 3의 블록들의 일 실시예를 보다 상세히 예시한다. 보다 명확하게, 도 4는 도 3의 특정 실시예를 예시하기 위한 회로 및 블록도 성분들을 포함한다. 도 7은 여기에 설명된 회로의 기능성에 연관한 방법을 위한 흐름도를 예시한다. 도 4의 설명은 도 7의 단계들을 참조한다.
동작시, 신호(IN)는 반전 레벨 시프터(410)와 프리-드라이버(405)에 의해 수 신된다(또한, 도 7의 단계 710 참조). 도 2의 프리-드라이버(230)는 도 4의 프리-드라이버(405)와 유사하다. 레벨 시프터(410)는 선택적이며, 일반적으로, 코어 포지티브 공급 전압과 드라이버(240; IO-VDD)와 연계된 포지티브 공급 전압(일반적으로 보다 높음) 사이의 인터페이스를 제공하기 위해 사용된다. 본 실시예에서, 레벨 시프터는 p-형 MOSFET(424)가 완전히 오프상태로 전환될 수 있는 것을 보증하기 위해 사용된다. 프리-드라이버(405)의 출력은 1차 드라이버인 n-형 트랜지스터 (460)의 제어 전극을 구동하고(도 7의 단계 720 참조), 슬루 기준 발생기(422)의 n-형 트랜지스터(420)의 제어 전극을 구동한다. 따라서, 트랜지스터(420)는 트랜지스터(460)의 전류 미러(current mirror)로서 기능한다.
도 4에 예시된 실시예에서, 슬루 기준 발생기(422)는 도 3의 슬루 기준 발생기(322)와 유사하다. 슬루 기준 발생기(422)는 1차 드라이버 트랜지스터(460)를 반영(mirror)하는 n-형 트랜지스터(420), p-형 트랜지스터(424) 및 커패시터(430)를 포함한다. 미러 트랜지스터(420)는 프리-드라이버(405)에 결합된 제어 전극과, 제 1 전류 전극과, Vss의 전압 기준에 결합된 제 2 전류 전극을 가진다. p-형 트랜지스터(424)는 풀-다운 드라이버(240; IO-VDD)의 고정된 기준 전압에 결합된 제 1 전류 전극과, 트랜지스터(420)의 제 1 전류 전극에 결합된 제 2 전류 전극 및 반전 레벨 시프터(410)에 결합된 제어 전극을 가진다. 커패시터(430)는 IO-VDD에 결합된 제 1 전극과, 트랜지스터(420)의 제 1 전극에 결합된 제 2 전극을 포함한다.
동작시, 슬루 기준 발생기(422)의 트랜지스터(420)는 1차 트랜지스터(460)를 반영하는 전류를 제공한다(또한, 도 7의 단계 730 참조). 일 실시예에서, 트랜지스 터(420)의 게이트 폭은 1차 드라이버(460)의 게이트 폭의 약 1/10이다. 반영된 전류는 전극(425)에서 시변 신호가 생성되게 한다.
전극(425)으로부터의 신호는, 슬루 기준 발생기(422)에 의해 전극(425)으로부터 출력된 신호와, 단자(250)에서의 신호를 비교하는 비교기로서 동작하는 트랜지스터(429)의 제어 전극에 제공된다. 트랜지스터(429)는 단자(250)에 결합된 제 1 전류 전극과, 제어 신호를 제공하기 위해 결합된 제 2 전류 전극을 구비한다.
오프 지연부(426)는 도 3의 오프 지연(326)과 유사하며, 커패시터(427)와 저항 소자(428)를 포함한다. 커패시터(427)는 트랜지스터(429)의 제 2 전류 전극에 결합된 제 1 전극과, Vss에 결합된 제 2 전극을 가진다. 저항 소자(428)는 커패시터(427)의 제 1 전극에 결합된 제 1 전극과, Vss에 결합된 제 2 전극을 가진다. 동작시, 오프 지연(426)의 커패시터(427)는 비교기 트랜지스터(429)가 온되었을 때, 충전된다. 결과적으로, 보조 드라이버(440)의 제어 전극은 트랜지스터(429)가 셧 오프된 이후에, 사전설정된 양의 시간 동안 구동된다.
트랜지스터(440)는 도 3의 보조 드라이버(340)와 유사하다. 트랜지스터(440)는 단자(250)에 결합된 제 1 전류 전극과, Vss에 결합된 제 2 전류 전극 및 커패시터(427)의 제 1 노드에 결합된 제어 전극을 구비한다. 동작시, 트랜지스터(429)는 단자(250)의 전압과, 노드(425)에서의, 슬루 기준 신호의 전압간 전압 delta(δ)가 사전설정된 DELTA(Δ) 보다 클 때를 결정하는 전압차 측정 회로로서 동작한다. 예시된 특정 실시예에서, DELTA는 트랜지스터(429)의 임계 전압과 같다(또한, 도 7의 단계 740 참조). 따라서, delta(δ)가 임계 전압 DELTA(Δ) 보다 클 때, 트랜지스 터(429)는 온 상태로 전환되어, 보조 트랜지스터(440)가 단자(250)를 능동적으로 구동하게 만든다(도 7의 단계 750 참조). 트랜지스터(429)로부터의 출력 신호는 트랜지스터(429)의 임계 전압에 기초하여 그 게이트에서 수신된 슬루 기준 신호로부터 지연된다. 활성화된 후, 트랜지스터(429)는 출력 신호의 전류 드라이브를 증대한다(도 7의 단계 760 참조).
저항 소자(428)는 일반적으로 능동 디바이스가 되도록 선택된다는 것을 주목하라. 능동 디바이스를 사용함으로써, 프로세스, 온도 및 전압들의 변화들이 최소화되며, 능동 디바이스는 일반적으로 보조 드라이버(440)와 연계된 변화들을 추적하도록 선택될 수 있다. 결과적으로, 다양한 프로세스 및 동작 조건들에 걸쳐 비교적 균일한 전류 성능이 유지되는 것이 가능하다. 또한, 소자(428)를 위해 능동 디바이스들을 사용함으로써, 고정밀 레지스터들을 제조하기 위한 특수 프로세스들이 필요하지 않다.
도 9는 본 발명의 대안적인 실시예를 예시하며, 여기서, 다중 보조 드라이버들(940, 941)이 사용된다. 이런 구현예는 EMI 및 다른 dI/dt의 효과들이 추가로 제어 및 감소되는 것을 가능하게 한다. 예로서, 드라이버와 연계된 총 dI/dt가 보다 긴 시간 주기에 걸쳐 분포되는 것을 허용하도록 드라이버 전류의 생성을 추가로 지연시킴으로써, dI/dt의 크기가 감소된다.
도 1은 1차 드라이버가 입력 신호에 응답하여 출력 신호를 구동하도록 활성화되고, 보조 드라이버가 유사한, 그러나, 위상 변위된(예로서, 지연된) 입력 신호의 표현에 응답하여 출력 신호를 구동하도록 활성화되는 본 발명의 다른 실시예를 예시한다. 비록, 보조 드라이버가 현재 언급된 실시예에서 지연된 신호를 수신하지만, 1차 드라이버는 다른 실시예에서 지연된 신호를 수신할 수 있다. 출력 신호가 미리 정의된 임계값으로 기동될 때, 보조 드라이버는 비활성화된다. 도 1의 실시예에서, IO-VDD와 코어 VDD는 실질적으로 동일한 포지티브 공급 전압이다.
동작시, 신호(IN)는 프리-드라이버(1010)에 의해 수신된다. 프리 드라이버 (1010)의 출력은 1차 풀-다운 드라이버(1030)의 제어 전극을 구동한다. 지연 회로(1050)는 사전설정된 시간 간격만큼 IN에 대해 지연된 IN 신호의 표현인 IN2D를 생성한다. 신호(IN2D)는 순차적으로 보조 프리-드라이버(1020)에 의해 수신된다. 보조 프리-드라이버(1020)의 출력은 보조 풀-다운 드라이버(1040)의 제어 전극을 구동한다. 도 4의 프리-드라이버는 도 1의 프리-드라이버(1010)와 유사하다. 도 4의 1차 풀-다운 드라이버(460)는 도 1의 1차 풀-다운 드라이버(1030)와 유사하다. 도 4의 슬루 기준 발생기(422) 및 비교기(429)는 본 실시예에서, 도 1의 프리-드라이버(1020)내의 p-형 트랜지스터들 및 지연 부분(1050)으로 대체된다. 도 4의 오프 지연부(426)는 본 실시예에서, 도 1의 프리-드라이버(1020)의 n-형 트랜지스터들과 인버터(1070)로 대체된다.
본 실시예에서, 인버터(1070)의 입력은 단자(1090)으로부터의 출력 신호의 표현을 수신하며, 이는 선택적 필터(1060)에 의해 필터링될 수 있다. 본 실시예에서, 인버터(1070)의 n-형 및 p-형 트랜지스터들은 인버터(1070)의 트립 지점이 거의 VDD 아래의 p-MOSFET 임계값이 되도록 크기 설정된다. 따라서, 출력 단자(1090)가 임계값 또는 VDD 보다 아래로 기동될 때, 인버터(1070)의 출력은 보조 프리-드 라이버(1020)를 비활성화시키고, 이는 순차적으로 보조 풀-다운 드라이버(1040)를 비활성화시킨다.
보조 풀-다운 드라이버(1040)의 오프상태 전환은 1차 풀-다운 드라이버(1030)가 출력 단자(1090)를 기동하기 시작한 이후, 일부 총 피드백 지연을 발생시킨다. 이 총 피드백 지연은 편의상 제 1 지연과 제 2 지연으로 구성되는 것으로 설명될 수 있다. 제 1 지연은 VDD 아래의 임계값에 대한 출력 단자(1090)의 기동에 기인한 출력 슬루 지연이다. 제 2 지연은 보조 프리-드라이버 (1020)와 인버터(1070)를 통한 신호 전파 지연이다. 일 실시예에서, 출력 슬루 지연은 보조 프리-드라이버(1020)와 인버터(1070)를 통한 전파 지연에 실질적으로 비교된다. 따라서, 보조 풀-다운 드라이버(1040)의 듀티 시간은 실질적으로 출력 슬루 지연에 기초하여 변화하며, 출력 슬루 지연은 단자(1090)상의 부하에 기초하여 변화한다.
본 기술 분야의 숙련자들은 본 발명의 변형들이 쉽게 구현될 수 있다는 것을 인식할 수 있을 것이다. 예로서, 본 기술 분야의 숙련자는 도 3의 회로가 언급된 풀-다운 드라이버와 유사한 풀-업 드라이버를 제공하는 것으로 쉽게 변형될 수 있다는 것을 쉽게 이해할 수 있을 것이다.
부가적으로, 저항 및 용량 소자들은 능동 디바이스들 일 수 있다. 또한, 여기에 언급된 것들과 상이한 유형의 트랜지스터들(바이폴러, 전계 효과 등)을 사용하는 다른 구현예가 본 발명의 다른 실시예들을 구현하기 위해 활용될 수 있다. 또한, 본 발명이 제어 전극 및 전류 전극들을 가지는 트랜지스터를 사용하여 본 발명이 설명되었지만, 제어 및 전류 단자들, 전류 취급 단자들, 전류 노드들 등 같은 다른 용어들이 사용될 수 있다. 또한, 본 발명이 전계 효과 트랜지스터들(FET들)을 사용하여 설명되었지만, 절연 게이트 FET들(IGFET들)은 비록, 게이트 재료가 폴리실리콘 또는 금속이 아닌 일부 재료일 수 있고, 유전체가 산질화물, 질화물 또는 산화물이 아닌 일부 재료일 수 있지만, 통상적으로 MOSFET 디바이스들(축어적으로, "금속 산화물 반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field Effect Transistor)"의 두문자어임)이라 지칭된다는 것을 인지하여야 한다. MOSFET 같은 이런 역사적으로 내려오는 용어들을 사용하는 것은 내용이 이런 구속이 의도된다는 것을 나타내지 않는한, 글자그대로 산화물 유전체를 가지는 금속 게이트 FET를 지정하는 것으로 해석되어서는 안된다.
상기 상세한 설명은 예시이기 때문에, "일 실시예"가 설명될 때, 이는 예시적인 실시예이다. 따라서, 본 내용에서 단어 "일"의 사용은 하나, 그리고, 단 하나의 실시예만 설명된 특징을 가질 수 있다는 것을 지시하도록 의도된 것이 아니다. 오히려, 다수의 다른 실시예들이 그 예시적 "일 실시예"의 설명된 특징을 가질 수 있으며, 또, 가지는 경우가 많다. 위에서 사용된 바와 같이, 본 발명이 일 실시예의 내용에서 설명될 때, 그 일 실시예는 본 발명의 다수의 가능한 실시예들 중 하나이다.
상세한 설명에서 단어 "일 실시예"의 사용에 관한 상술한 주의에도 불구하고, 본 기술 분야의 숙련자들은 특정 수의 도입된 클레임 엘리먼트가 의도되는 경우에, 이런 취지는 클래임 내에서 명백히 재인용되며, 이런 재인용이 없는 경우에, 어떠한 이런 제한들도 존재하거나 의도되지 않는다는 것을 이해할 수 있을 것이다. 예로서, 하기의 청구범위에서, 클레임 엘리먼트가 "하나(one)" 특징을 가지는 것으로 기술되었을 때, 이는 기술된 특징중 하나 및 단 하나에 그 엘리먼트가 한정되는 것을 의도하는 것이다. 또한, 클레임 엘리먼트가 하기의 청구범위에서 "불특정 하나(a)" 특징을 포함하거나 내포하는 것으로 기술되었을 때, 이는 그 엘리먼트가 기술된 설명 중 하나 및 단 하나에 한정되는 것을 의도하는 것은 아니다. 오히려, 예로서, "불특정 하나" 특징을 포함하는 클레임은 관련 특징의 하나 이상을 포함하는 장치 또는 방법으로 해석된다. 즉, 관련 장치 또는 방법이 불특정 하나 특징을 포함하기 때문에, 클레임은 이 장치 또는 방법이 다른 이런 유사 특징을 포함하는지 아닌지에 무관한 장치 및 방법으로 해석된다. 반대되는 소정의 예외적 또는 전례적 경우들을 발견할 수 있음에도 불구하고, 이 단어 "불특정 하나"의 비제한적 사용은 청구범위의 특징에 대한 예비 어구가 과거의 다수의 법정들에 의해 채택된 해석과 동일한 것으로서 출원인들에 의해 여기에 채택된다. 유사하게, 하기의 청구범위에서 클레임 엘리먼트가 상술된 특징을 포함 또는 포괄하는(예로서, "상기" 특징) 것으로서 기술된 경우에, 그 엘리먼트는 기술된 특징 중 하나 및 단 하나에 제한되지 않는 것으로 의도된다. 또한, 청구범위의 "하나 이상의"와 "하나 또는 그 이상" 같은 예비 어구는, 동일 청구항이 예비 어구 "하나 또는 그 이상"이나 "하나 이상"과, "불특정 하나" 같은 비한정 어구를 포함하는 경우에도, 비한정 어구 "불특정 하나"에 의해 다른 클레임 엘리먼트들의 도입이 이런 도입 된 클레임 엘리먼트를 포함하는 어떤 특정 클레임을 이런 엘리먼트 단 하나를 포함하는 발명들에 한정하는 것을 의미하는 것으로 해석되어서는 안된다. 이는 한정 어구들의 사용에 대하여서도 마찬가지이다.
상술한 설명은 본 발명의 하나 이상의 실시예를 설명하도록 의도된 것이다. 상술한 설명은 본 발명의 범주를 규정하기 위한 것은 아니다. 오히려, 본 발명의 범주는 하기의 청구범위에 규정되어 있다. 따라서, 본 발명의 특정 실시예들이 도시 및 설명되었지만, 본 기술 분야의 숙련자들에게는 본 명세서의 가르침에 기초하여 다양한 변형들, 대안적 구성들 및 등가체들을 여기에 주장된 본 발명으로부터 벗어나지 않고 사용할 수 있다는 것이 명백할 것이다. 결과적으로, 첨부된 청구범위는 본 발명의 진정한 개념 및 범주내에 존재하는 모든 이런 변경들, 변형들 등을 포괄한다. 또한, 본 발명은 단지 청구된 청구범위에 의해서만 한정되는 것으로 이해되어야한다. 상술한 설명은 본 발명의 실시예들의 모든 리스트를 제공하는 것으로 의도된 것은 아니다. 달리 선언되지 않는한, 본 명세서에 제시된 각 실시예는 비제한, 비배제 또는 유사한 용어들이 각 실시예에 동시에 표현되어있던지 아니던지 비제한 또는 비배제적 실시예이다. 비록, 일부 예시적 실시예들 및 그에 대한 예시적 변형들을 약술하기 위한 시도가 이루어졌지만, 다른 실시예들 및/또는 변형들이 하기의 청구범위에 규정된 바와 같은 본 발명의 범주내에 존재한다.

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  11. 드라이버 회로 입력에서 수신된 입력 신호에 대응하여 출력 단자상에 출력 신호를 구동하는 상기 드라이버 회로를 포함하는 장치로서,
    상기 드라이버 회로는,
    상기 출력 단자와 상기 드라이버 회로 입력에 연결된 1차 드라이버;
    상기 입력 신호 및 상기 출력 신호를 수신하도록 연결된 슬루 레이트 제어 회로(slew rate control circuit); 및
    상기 슬루 레이트 제어 회로와 상기 출력 단자에 연결된 보조 드라이버를 포함하며,
    상기 슬루 레이트 제어 회로는 상기 1차 드라이버의 활성화 이후까지 상기 보조 드라이버의 활성화를 지연시키기 위한 온-지연(on-delay)을 제공하도록 상기 드라이버 회로 입력과 상기 출력 단자에 연결된 비교기를 더 포함하고, 또한 상기 보조 드라이버의 활성화를 제어하는, 장치.
  12. 제 11 항에 있어서,
    상기 슬루 레이트 제어 회로는, 상기 보조 드라이버의 비활성화를 지연시키기 위한, 상기 비교기에 연결된 오프 지연 회로(off delay circuitry)를 더 포함하는, 장치.
  13. 복수의 드라이버 회로들을 포함하는 집적 회로로서,
    상기 복수의 드라이버 회로 각각은,
    1차 드라이버;
    기준 신호에 대한, 상기 1차 드라이버의 출력의 시간에 대한 전압의 변화에 따라 제어 신호를 제공하도록 연결된 전압 변화 측정 회로로서, 상기 기준 신호는 상기 드라이버 회로의 입력 신호에 응답하여 생성되는, 상기 전압 변화 측정 회로; 및
    상기 전압 변화 측정 회로와 상기 1차 드라이버에 연결되고, 상기 제어 신호에 따라 활성화되는 2차 드라이버를 포함하는, 집적 회로.
  14. 제 13 항에 있어서,
    상기 2차 드라이버는 상기 1차 드라이버의 출력의 시간에 대한 전압의 상기 변화에 따라 상기 1차 드라이버를 한도까지 증대시키도록 제어되는, 집적 회로.
  15. 필요시 보조 드라이버 성능을 이용하여 출력 신호를 구동하는 방법으로서,
    입력 신호의 수신에 응답하여 출력 신호를 구동하도록 1차 드라이버를 활성화하는 단계;
    상기 입력 신호의 수신에 응답하여 기준 신호를 생성하는 단계;
    상기 기준 신호와 상기 출력 신호를 비교하는 단계;
    상기 출력 신호가 지체 임계값만큼 상기 기준 신호보다 느리면 보조 드라이버를 활성화시키는 단계를 포함하는, 출력 신호 구동 방법.
  16. 제 15 항에 있어서,
    상기 보조 드라이버를 활성화할 시에, 상기 보조 드라이버에 의한 상기 출력 신호의 전이를 증대시키는 단계로서, 상기 출력 신호의 전이는 상기 출력 신호와 상기 기준 신호 사이의 차이에 따른 양만큼 증대되는, 출력 신호 구동 방법.
  17. 드라이버 회로 입력에서 수신된 입력 신호에 대응하여 출력 단자상에 출력 신호를 구동하는 상기 드라이버 회로를 포함하는 장치로서,
    상기 드라이버 회로는,
    상기 출력 단자와 상기 드라이버 회로 입력에 연결된 1차 드라이버;
    상기 입력 신호 및 상기 출력 신호를 수신하도록 연결된 슬루 레이트 제어 회로;
    상기 슬루 레이트 제어 회로와 상기 출력 단자에 연결된 보조 드라이버로서, 상기 슬루 레이트 제어 회로는 상기 보조 드라이버의 활성화를 제어하는, 상기 보조 드라이버를 포함하고,
    상기 1차 드라이버와 보조 드라이버 중 하나는 상기 입력 신호를 수신하도록 연결되고, 상기 1차 드라이버와 보조 드라이버 중 다른 하나는 지연된 입력 신호를 수신하도록 연결되고,
    상기 슬루 레이트 제어 회로는 상기 출력 신호에 응답하여 상기 보조 드라이버를 비활성화시키기 위해 피드백 신호를 제공하도록 연결된 피드백 지연 회로를 포함하는, 장치.
  18. 드라이버 회로 입력에서 수신된 입력 신호에 대응하여 출력 단자상에 출력 신호를 구동하는 상기 드라이버 회로를 포함하는 장치로서,
    상기 드라이버 회로는,
    상기 출력 단자와 상기 드라이버 회로 입력에 연결된 1차 드라이버;
    상기 입력 신호 및 상기 출력 신호를 수신하도록 연결된 슬루 레이트 제어 회로;
    상기 슬루 레이트 제어 회로와 상기 출력 단자에 연결된 보조 드라이버로서, 상기 슬루 레이트 제어 회로는 상기 보조 드라이버의 활성화를 제어하는, 상기 보조 드라이버;
    상기 1차 드라이버, 상기 슬루 레이트 제어 회로, 및 상기 보조 드라이버를 포함하는 풀-다운 드라이버 회로로서, 상기 슬루 레이트 제어 회로는 상기 입력 신호의 하이-투-로우(high-to-low) 전이 시에 상기 보조 드라이버의 활성화를 제어하는, 상기 풀-다운 드라이버 회로; 및
    풀-업 드라이버 회로를 포함하고,
    상기 풀-업 드라이버 회로는,
    상기 드라이버 회로 입력과 상기 출력 단자에 연결된 풀-업 1차 드라이버;
    상기 드라이버 회로 입력에 연결된 풀-업 슬루 레이트 제어 회로; 및
    상기 풀-업 슬루 레이트 제어 회로와 상기 출력 단자에 연결된 풀-업 보조 드라이버로서, 상기 풀-업 슬루 레이트 제어 회로는 상기 입력 신호의 로우-투-하이(low-to-high) 전이 시에 상기 풀-업 보조 드라이버의 활성화를 제어하는, 상기 풀-업 보조 드라이버를 포함하는, 장치.
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