JP5239976B2 - 入力回路および半導体集積回路 - Google Patents

Description

この出願は、入力回路および半導体集積回路に関する。

従来、半導体集積回路は、様々な個所で幅広く使用されており、例えば、自動車には、エンジン制御装置やブレーキ制御装置、或いは、カーナビゲーション装置やオーディオ装置等の様々な電子機器が搭載されている。

一方、自動車のユーザは、パーソナル無線やアマチュア無線器等を車内に取り付けて使用する可能性があり、ダッシュボード内の様々な電子機器が近距離で無線電波（電磁波）を受けることにもなる。

このように、近距離で強い電磁波を受けると、車に搭載されている様々な電子機器が、そのような強い電磁波の影響を受けて誤動作する虞がある。

従来、電磁波の影響を受けないようにするには、一般的に、シールドが最も有効な対策とされている。このシールドは、電子機器の全体をカバーするものから、電子機器のＰＣＢ（プリント基板）の一部分をカバーするものまで、電子機器自体の電磁波に対する感受性やシールドに掛かるコストとの兼ね合いで様々である。

また、従来、ノイズを低減するようにした入力回路を有する半導体集積回路としては、様々なものが提案されている。

特開２０００−１０１４０９号公報 特開２０００−０３６５６１号公報

ところで、電子機器には、電源供給や電子機器同士をネットワーク接続するための配線が必要となり、その配線を通すためのシールドの穴から電磁波が漏れ、或いは、配線自体に電磁波が載ってしまうことがあった。

このような電磁波の漏れや配線への回り込みにより、電子機器の完全なシールドができずに、現実には、多少の電磁波が電子機器内のＰＣＢに進入してしまうことにもなっている。

この出願は、上述した課題に鑑み、電磁波による誤動作を低減することのできる入力回路および半導体集積回路の提供を目的とする。

一実施形態によれば、入力端子に供給される入力信号を受け取る入力回路であって、容量と、容量駆動回路と、を有することを特徴とする入力回路が提供される。

容量は、一端が入力端子に接続され、また、容量駆動回路は、入力信号を、その入力信号と同じ正論理の信号に変換し、容量の他端に供給して駆動する。

各実施例によれば、電磁波による誤動作を低減することのできる入力回路および半導体集積回路を提供することができる。

従来の入力回路の一例を示す回路図である。 図１の入力回路の動作の一例を説明するための図である。 図２の入力回路における端子電圧の一例を示すシミュレーション波形図である。 第１実施例の入力回路の一例を示す回路図である。 第２実施例の入力回路の一例を示す回路図である。 第３実施例の入力回路の一例を示す回路図である。 第４実施例の入力回路の一例を示す回路図である。 第５実施例の入力回路の一例を示す回路図である。 入力回路における端子電圧の一例を示すシミュレーション波形図である。 入力回路における端子電圧の他の例を示すシミュレーション波形図である。 本実施例の半導体集積回路一例を示すブロック図である。

まず、入力回路および半導体集積回路の実施例を詳述する前に、図１〜図３を参照して、従来の入力回路、並びに、その問題点を説明する。

図１は従来の入力回路の一例を示す回路図であり、半導体集積回路（ＬＳＩ）に設けられる入出力端子（入力端子）として使用可能な入出力回路（入力回路）の一例を示すものである。

なお、本明細書では、記載の煩雑さを避けるために、本来の入力端子だけでなく、入力端子および出力端子として使用可能な端子も入力端子と記載し、また、本来の入力回路だけでなく、入力回路および出力回路の両方の機能を有する回路も入力回路と記載する。

図１に示されるように、従来の入力回路１００は、ｐチャネル型ＭＯＳ（ｐＭＯＳ）トランジスタ１１１、ｎチャネル型ＭＯＳ（ｎＭＯＳ）トランジスタ１１２、抵抗１５１、ナンドゲート１５２およびインバータ１５３を有する。

ｐＭＯＳトランジスタ１１１およびｎＭＯＳトランジスタ１１２は、高電位電源線ＶＤＤと低電位電源線（接地線）ＶＳＳとの間に直列に接続され、トランジスタ１１１および１１２のゲートには、それぞれ出力制御信号Ｓ１１およびＳ１２が供給されている。

入力端子１０２は、トランジスタ１１１および１１２の接続ノード、並びに、抵抗１５１を介してナンドゲート１５２の一方の入力に接続されている。ナンドゲート１５２の他方の入力には、入力遮断制御信号Ｓ１３が供給され、ナンドゲート１５２の出力信号は、インバータ１５３を介してＬＳＩの内部に供給される。

図１の入力回路１００において、入力端子１０２を本来の入力端子として使用する場合、出力制御信号Ｓ１１を高レベル『Ｈ』にすると共に出力制御信号Ｓ１２を低レベル『Ｌ』にして、トランジスタ１１１および１１２を両方ともオフ状態にする。

そして、入力遮断制御信号Ｓ１３を『Ｈ』にすることにより、入力端子１０２に与えられた信号を、抵抗１５１，ナンドゲート１５２およびインバータ１５３を介してＬＳＩ内部、すなわち、ＬＳＩにおける所定の内部回路に供給する。

一方、入力端子１０２を出力端子として使用する場合、出力制御信号Ｓ１１およびＳ１２を両方とも『Ｈ』または『Ｌ』にして、トランジスタ１１２または１１１の一方のみをオン状態にして入力端子１０２に『Ｌ』または『Ｈ』を出力する。

すなわち、入力端子（出力端子）１０２からは、出力制御信号Ｓ１１およびＳ１２の論理とは逆の論理の信号が出力されることになる。

このとき、ナンドゲート１５２の他方の入力に供給される入力遮断制御信号Ｓ１３は『Ｌ』とされ、入力端子１０２の信号は、ナンドゲート１５２で遮断されてＬＳＩ内部には供給されないようになっている。

図２は図１の入力回路の動作の一例を説明するための図であり、入力回路１００における入力端子１０２を、プルアップ抵抗１０３を利用した入力端子として使用するときの動作を説明するための図である。

図２に示されるように、出力制御信号Ｓ１１を『Ｈ』にすると共に出力制御信号Ｓ１２を『Ｌ』にして、トランジスタ１１１および１１２を両方ともオフ状態にすると、これらのトランジスタに寄生するダイオード（１１１，１１２）が接続されたように機能する。

なお、これらの寄生ダイオード（１１１，１１２）は、電源電圧に対して逆方向に接続され、例えば、入力端子１０２に静電気ノイズ（ＥＳＤ(Electrostatic Discharge)放電）による回路の破壊を防止するために機能する。

図３は図２の入力回路における端子電圧の一例を示すシミュレーション波形図である。図３において、参照符号Ｌ１１は、高電位電源線ＶＤＤの電圧波形（１４４ＭＨｚ，５Ｖ±２Ｖp-pで振らせたときの波形）を示し、また、Ｌ１２は、入力端子１０２の波形を示している。

図３の曲線Ｌ１１のように、例えば、５Ｖの高電位電源線ＶＤＤの電位を１４４ＭＨｚで±２Ｖ変動させると、入力端子１０２の波形は、図２に示すようなトランシスタ１１１および１１２の寄生ダイオードにより図３の曲線Ｌ１２のようになる。

例えば、１４４ＭＨｚの無線電波（電磁波）によって高電位電源線ＶＤＤ側に強く高周波ノイズが載った場合、ＶＤＤの低下時に、ＶＤＤ側の寄生ダイオードに順方向電流が流れ、入力端子１０２の『Ｈ』レベルが一瞬低下する（図３中の期間Ｐ１１参照）。

また、ＶＤＤの上昇時には、寄生ダイオードに順方向電流が流れないため、プルアップ抵抗１０３からしか電流が供給されず、ＶＤＤと同電位に戻りきらない内に、次のＶＤＤの低下が起こり、ダイオードの順方向電流によってレベルが低下する。

この動作を繰り返すことにより、図３中の曲線Ｌ１２に示されるように、入力端子１０２では、『Ｈ』レベルが低下することになる（図３中の期間Ｐ１２参照）。

このような現象が顕著になると、入力端子（入力信号）１０２が『Ｌ』にドライブされていないにも関わらず、ナンドゲート１５２およびインバータ１５３を介して誤った『Ｌ』レベルの信号がＬＳＩの内部に供給され、誤動作を引き起こすことにもなりかねない。

なお、図２および図３では、入力端子１０２を、プルアップ抵抗１０３を接続して使用するときを示したが、プルダウン抵抗を接続した場合も同様の問題が生じる。

すなわち、プルダウン抵抗を利用した場合には、同様のメカニズム（ＶＳＳ側変動によるＶＳＳ側への寄生ダイオードの順方向電流）によって、『Ｌ』レベルの上昇をきたし、『Ｌ』を『Ｈ』と誤認して誤動作を引き起こす虞がある。

以下、入力回路および半導体集積回路の各実施例を、添付図面を参照して詳述する。
図４は第１実施例の入力回路の一例を示す回路図であり、半導体集積回路（ＬＳＩ）に設けられる入力端子（入出力端子）として使用可能な入力回路（入出力回路）の一例を示すものである。

図４に示されるように、第１実施例の入力回路１０ａは、ｐＭＯＳトランジスタ１１、ｎＭＯＳトランジスタ１２、抵抗５１、ナンドゲート５２およびインバータ５３を有する。

ｐＭＯＳトランジスタ１１およびｎＭＯＳトランジスタ１２は、高電位電源線ＶＤＤと低電位電源線ＶＳＳとの間に直列に接続され、トランジスタ１１および１２のゲートには、それぞれ出力制御信号Ｓ１およびＳ２が供給されている。

入力端子２は、トランジスタ１１および１２の接続ノード、並びに、抵抗５１を介してナンドゲート５２の一方の入力に接続されている。ナンドゲート５２の他方の入力には、入力遮断制御信号Ｓ３が供給され、ナンドゲート５２の出力信号は、インバータ５３を介して信号ＩＳとしてＬＳＩの内部に供給される。

また、ナンドゲート５２の出力は、インバータ４１の入力に接続され、インバータ４１の出力は、一端が入力端子２に接続された容量４２の他端に接続されている。

図４の入力回路１０ａにおける入力端子２を本来の入力端子として使用する場合、出力制御信号Ｓ１を『Ｈ』にすると共に出力制御信号Ｓ２を『Ｌ』にして、トランジスタ１１および１２を両方ともオフ状態にする。

そして、入力遮断制御信号Ｓ３を『Ｈ』にすることにより、入力端子２に与えられた信号を、抵抗５１，ナンドゲート５２およびインバータ５３を介してＬＳＩ内部、すなわち、ＬＳＩにおける所定の内部回路に供給する。

このとき、一端が入力端子２に接続された容量４２の他端は、入力端子２の信号をナンドゲート５２およびインバータ４１で２回反転（正転）させた信号で駆動されることになる。

ここで、入力端子２を本来の入力端子として使用する場合、その入力端子２に対してプルアップ抵抗３１またはプルダウン抵抗３２を接続する。

すなわち、入力端子２に対してプルアップ抵抗３１を接続すると、外部から入力信号が供給されないときの入力端子２は、高電位電源線ＶＤＤの電位（例えば、５Ｖ）になり、外部からの入力信号による低電位（例えば、０Ｖ）との間で変化する。

一方、入力端子２に対してプルダウン抵抗３２を接続すると、外部から入力信号が供給されないときの入力端子２は、低電位電源線（接地線）ＶＳＳの電位（例えば、０Ｖ）になり、外部からの入力信号による高電位（例えば、５Ｖ）との間で変化する。

なお、プルアップ抵抗３１またはプルダウン抵抗３２は、入力回路１０ａが設けられた半導体集積回路のユーザがその半導体集積回路の外部に設けることもできるが、予め半導体集積回路の内部にどちらかの抵抗を設けておくこともできる。

そして、入力端子２に対してプルアップ抵抗３１を接続して使用するとき、入力端子２が『Ｈ』の場合、例えば、電磁波の影響を受けて高電位電源線ＶＤＤの電位が変動しても、容量４２によって入力端子２のレベルがＶＤＤ変動に追随するようになる。

また、入力端子２に対してプルダウン抵抗３２を接続して使用するとき、入力端子２が『Ｌ』の場合、例えば、電磁波の影響を受けて高電位電源線ＶＳＳの電位が変動しても、容量４２によって入力端子２のレベルがＶＳＳ変動に追随するようになる。これらのシミュレーション結果は、後に、図９および図１０を参照して説明する。

このように、本第１実施例の入力回路１０ａによれば、入力端子２の信号は、例えば、強い電磁波の影響により変動する電源電圧に追随して変動するため、電源電圧が変動しても誤った論理判定をすることがなく、誤動作を低減することが可能になる。

なお、入力端子２を出力端子として使用する場合には、出力制御信号Ｓ１およびＳ２を両方とも『Ｈ』または『Ｌ』にして、トランジスタ１２または１１の一方のみをオン状態にして入力端子（出力端子）２に『Ｌ』または『Ｈ』を出力する。

すなわち、入力端子２からは、出力制御信号Ｓ１およびＳ２の論理とは逆の論理の信号が出力されることになる。

このとき、ナンドゲート５２の他方の入力に供給される入力遮断制御信号Ｓ３は『Ｌ』とされ、入力端子２の信号は、ナンドゲート５２で遮断されてＬＳＩ内部には供給されないようになっている。

図５は第２実施例の入力回路の一例を示す回路図であり、出力回路の機能は持たない入力回路の例を示すものである。

図５に示されるように、本第２実施例の入力回路１０ｂにおいて、入力端子２は、インバータ５４の入力に接続され、インバータ５４の出力は、インバータ５３および４１の入力に接続されている。

インバータ４１の出力は、一端が入力端子２に接続された容量４２の他端に接続されている。すなわち、図５に示す第２実施例の入力回路１０ｂは、図４の第１実施例の入力回路１０ａにおいて、ナンドゲート５２および抵抗５１をインバータ５４としたものに相当する。なお、抵抗５１はそのまま残しておいてもよい。

ダイオード１１および１２としては、第１実施例と同様に、ｐＭＯＳおよびＮＭＯＳトランジスタ１１および１２の寄生ダイオードを利用してもよいが、専用のダイオードを設けることもできる。

本第２実施例の入力回路１０ｂにおいても、第１実施例の入力回路１０ａのように、入力端子２に対してプルアップ抵抗またはプルダウン抵抗を接続して使用するとき、容量４２による同様の動作が行われ、電磁波による誤動作を低減することが可能になる。

すなわち、本第２実施例の入力回路１０ｂによれば、入力端子２の信号は、例えば、強い電磁波の影響により変動する電源電圧に追随して変動するため、電源電圧が変動しても誤って論理判定されることがなく、誤動作を低減することが可能になる。

図６は第３実施例の入力回路の一例を示す回路図である。
図６と前述した図４との比較から明らかなように、本第３実施例の入力回路１０ｃは、第１実施例の入力回路１０ａに対してナンドゲート６０を挿入するようになっている。

すなわち、ナンドゲート６０の一方の入力には、入力遮断制御信号Ｓ４が供給され、ナンドゲート６０の他方の入力は、ナンドゲート５２の一方の入力に接続され、ナンドゲート６０の出力がインバータ４１の入力に接続されるようになっている。

前述した第１実施例の入力回路１０ａでは、入力信号を取り込むナンドゲート５２の出力信号をインバータ４１で反転して容量４２を駆動していた。

これに対して、本第３実施例の入力回路１０ｃでは、入力信号を取り込むためのナンドゲート５２とは異なる別系統のナンドゲート６０の出力信号をインバータ４１で反転して容量４２を駆動するようになっている。

ここで、入力遮断制御信号Ｓ４は、入力遮断制御信号Ｓ３と同じもので、入力端子２を出力端子として使用する場合には、『Ｌ』として入力端子（出力端子）２の信号を、ナンドゲート５２と共にナンドゲート６０で遮断するようになっている。

本第３実施例は、例えば、入力取り込み用回路であるナンドゲート５２の閾値と、容量４２を駆動するために使用するナンドゲート６０の閾値を変えたい場合や入力取り込み用回路の容量増加で入力取り込みの遅延を低減したい場合等に有効なものである。

具体的に、例えば、インバータ４１と共にナンドゲート６０を構成するＭＯＳトランジスタのチャネル幅（ゲート幅）を、ナンドゲート５２を構成するＭＯＳトランジスタのチャネル幅の十倍程度にすることで容量４２を高速駆動してノイズの発生を低減する。

なお、上述した各実施例において、容量４２を駆動するのはインバータ４１に限定されるものではなく、入力端子２の信号を正論理で駆動するのであれば、ナンドゲートやノアゲート等であってもよい。

さらに、一端が入力端子２に接続された容量４２の他端は、入力端子２の信号を２回反転して正論理の信号が供給されるものに限定されず、４回或いは６回等反転しても正論理の信号であればよい。さらに、偶数段の反転回路ではなく、バッファ回路を使用することもできるのはいうまでもない。

図７は第４実施例の入力回路の一例を示す回路図であり、入力端子２を出力端子として使用するときに、容量４２の影響を低減するようにしたものである。

図７に示されるように、本第４実施例の入力回路１０ｄは、図４の第１実施例の入力回路１０ａにおけるインバータ４１の代わりに、ナンドゲート６１，インバータ６２，ノアゲート６３，並びに，ｐおよびｎＭＯＳトランジスタ６４，６５を設けたものである。

ナンドゲート６１の一端は抵抗５１を介して入力端子２に接続され、他端は入力遮断制御信号Ｓ３が供給され、また、ノアゲート６３の一端は抵抗５１を介して入力端子２に接続され、他端はインバータ６２で反転された入力遮断制御信号Ｓ３が供給されている。

そして、ｐＭＯＳトランジスタ６４のゲートには、ナンドゲート６１の出力信号が供給され、ｎＭＯＳトランジスタ６５のゲートには、ノアゲート６３の出力信号が供給されている。

前述した第１実施例では、例えば、入力遮断制御信号Ｓ３を『Ｌ』にして入力端子２を出力端子として使用するとき、一端が入力端子（出力端子）２に接続された容量４２の他端は『Ｌ』になって出力端子２の信号変化の速度を低下させてしまうことにもなる。

これは、回路動作が低速の場合は問題ないが、クロックが高速になって回路動作が高速になるほど顕著な問題になる。

そこで、本第４実施例の入力回路１０ｄでは、入力端子２を出力端子として使用するとき、入力遮断制御信号Ｓ３は『Ｌ』になるためナンドゲート６１の出力信号は『Ｈ』になり、ノアゲート６３の出力信号は『Ｌ』になる。

これにより、ｐＭＯＳトランジスタ６４およびｎＭＯＳトランジスタ６５は共にオフして、一端が入力端子（出力端子）２に接続された容量４２の他端は、高インピーダンス状態になる。

その結果、容量４２による出力端子２の信号変化の速度を低下させることを防ぐことが可能になる。

図８は第５実施例の入力回路の一例を示す回路図であり、前述した第２実施例と同様に、出力回路の機能は持たない本来の入力回路の例を示すものである。

図８に示されるように、本第５実施例の入力回路１０ｅにおいて、ｐＭＯＳトランジスタ１１のゲートは高電位電源線ＶＤＤの電位にプルアップされ、ｎＭＯＳトランジスタ１２のゲートは低電位電源線ＶＳＳの電位にプルダウンされている。

これにより、トランジスタ１１および１２は両方ともオフ状態になり、それらの寄生ダイオードのみが機能する。

なお、入力遮断制御信号Ｓ３が入力されたナンドゲート５２を設けているが、この理由は、例えば、入力端子２を使用しない場合、その入力端子２がフローティングになって入力回路１０ｅに中間レベルが入っても貫通電流が流れないようにするためである。

従って、本第５実施例の電磁波による誤動作を低減するという効果だけを享受するには、例えば、前述した第２実施例と同様に、ナンドゲート５２（および抵抗５１）を、インバータに置き換えてもよい。

なお、容量４２の他端に正論理の信号を供給するために、入力端子２の信号をナンドゲート５２およびインバータ４１で２回反転しているが、反転論理を出力するゲートを２段使用するものに限定されないのは前述した通りである。

ところで、各実施例における容量４２の値に関して、例えば、この容量値が小さ過ぎると改善効果が薄れてしまうので、少なくとも、もとの入力端子２の寄生容量の値と同等、できれば２倍以上の値に設定するのが望ましい。

具体的に、例えば、もとの入力端子２の寄生容量の値が５ｐＦのとき、容量４２は、１０ｐＦ程度、或いは、それ以上の値に設定するのが望ましい。

この容量４２の値は、大きい程、電磁波による誤動作を低減することができるが、容量４２の値を大きくすると、消費電流やＬＳＩのチップ面積の増大につながるため、想定される電磁波の周波数や強度等も考慮して適度な値に設定する必要がある。

図９は入力回路における端子電圧の一例を示すシミュレーション波形図であり、また、図１０は入力回路における端子電圧の他の例を示すシミュレーション波形図である。

ここで、図９および図１０のシミュレーションに用いた回路は、図１に示す従来の入力回路１００および図４に示す第１実施例の入力回路１０ａであり、汎用的な端子を想定して入力端子１０２，２の寄生容量値が５ｐＦになる回路定数を選んでいる。

また、入力回路１０ａにおける容量４２の値は１０ｐＦに設定し、ｐＭＯＳトランジスタ１１１，１１のゲートには高電位電源線ＶＤＤの電位を印加し、ｎＭＯＳトランジスタ１１２，１２のゲートには低電位電源ＶＳＳの電位を印加している。なお、入力遮断制御信号Ｓ１３，Ｓ３は、高電位電源線ＶＤＤの電位としている。

さらに、図９は、プルアップ抵抗３１（１０３）の値を１０ｋΩとし、高電位電源線ＶＤＤの電位を５Ｖ中心として、４３３ＭＨｚの無線電波（電磁波）で変動させた時のシミュレーション結果を示している。

また、図１０は、プルダウン抵抗３２の値を１０ｋΩとし、低電位電源線ＶＳＳの電位を０Ｖ中心として、４３３ＭＨｚの電磁波で変動させた時のシミュレーション結果を示している。

ここで、図９は前述した図３における期間Ｐ１２に対応する領域のシミュレーション結果であり、また、図１０も同様の領域のシミュレーション結果である。

なお、図９において、参照符号Ｌ２１は、高電位電源線ＶＤＤの電圧波形（４３３ＭＨｚ，５Ｖ±４Ｖp-pで振らせたときの波形）を示し、Ｌ２２は従来の入出力回路１００による信号波形、そして、Ｌ２３は第１実施例１０ａによる信号波形を示している。

また、図１０において、参照符号Ｌ３１は、低電位電源線ＶＳＳの電圧波形（４３３ＭＨｚ，０Ｖ±４Ｖp-pで振らせたときの波形）を示し、Ｌ３２は従来の入出力回路１００による信号波形、そして、Ｌ３３は第１実施例１０ａによる信号波形を示している。

まず、図９に示されるように、従来の入出力回路１００による信号波形Ｌ２２は、前述した図３の期間Ｐ１２のように、高電位電源線ＶＤＤの電圧波形Ｌ２１よりもかなり低いレベルで変動している。

これに対して、第１実施例の入出力回路１０ａによる信号波形Ｌ２３は、高電位電源線ＶＤＤの電圧波形Ｌ２１に追随して変動しているのが分かる。すなわち、信号波形Ｌ２３の平均電圧は、電圧波形Ｌ２１の平均値（例えば、５Ｖ）にほぼ一致することが分かる。

次に、図１０に示されるように、従来の入出力回路１００による信号波形Ｌ３２は、低電位電源線ＶＳＳの電圧波形Ｌ３１よりもかなり高いレベルで変動している。

これに対して、第１実施例の入出力回路１０ａによる信号波形Ｌ３３は、低電位電源線ＶＳＳの電圧波形Ｌ３１に追随して変動しているのが分かる。すなわち、信号波形Ｌ３３の平均電圧は、電圧波形Ｌ３１の平均値（例えば、０Ｖ）にほぼ一致することが分かる。

次の表１は、図９および図１０のシミュレーション結果を纏めたものである。

表１に示されるように、図１に示す従来の入力回路１００による端子電圧（入力端子１０２の電圧）の平均値は、プルアップ時に３．５３Ｖと、理想電圧５Ｖよりも１．４７Ｖ低く、また、プルダウン時に１．５３Ｖと、理想電圧０Ｖよりも１．５３Ｖ高い。

これに対して、図４に示す第１実施例の入力回路１０ａによる端子電圧（入力端子２の電圧）の平均値は、プルアップ時に４．５６Ｖと、理想電圧５Ｖよりも約０．４４Ｖ低く、また、プルダウン時に０．０７Ｖと、理想電圧０Ｖよりも約０．０７Ｖ高い。

表１からも明らかなように、本第１実施例の入力回路１０ａによれば、端子電圧の平均値を、プルアップ時およびプルダウン時の両方とも、従来の入力回路１００によるものよりも遥かに理想電圧に近づけることが可能なのが分かる。

なお、上述した第１実施例による効果は、第２〜第５実施例でも同様に発揮されるのはいうまでもない。

このように、各実施例によれば、例えば、シールド効果が十分でない電子機器に（予期しない）電磁波が進入しても、入力レベル変動による誤動作を防ぐことができ、高信頼性化に寄与することになる。また、高価なシールドを必要とせずに電磁波に対する耐性を向上させることにより、コストダウンを図ることも可能になる。

図１１は本実施例の半導体集積回路一例を示すブロック図である。
図１１に示されるように、本実施例の半導体集積回路１は、複数の入力端子２，２，…，２を有し、各入力端子２は、入力回路１０ａを介して内部回路７に接続されている。

ここで、入力回路１０ａは、図４を参照して説明した第１実施例の入力回路に限定されず、第２〜第５実施例の入力回路を適用することができるのはいうまでもない。

各入力回路１０ａは、内部回路７から制御信号Ｓ１，Ｓ２，Ｓ３を受け取り、信号ＩＳを内部回路７に供給するようになっている。

そして、前述したように、入力端子２を本来の入力端子として使用するには、出力制御信号Ｓ１を『Ｈ』にすると共に出力制御信号Ｓ２を『Ｌ』にする。また、入力端子２を出力端子として使用するには、入力遮断制御信号Ｓ３を『Ｌ』にして、出力制御信号Ｓ１およびＳ２を両方とも出力したい論理と逆の論理の信号にする。

なお、半導体集積回路１には、複数の入力端子（出力端子）２の他に、電源や他の様々な用途に使用する端子２０も設けられている。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
入力端子に供給される入力信号を受け取る入力回路であって、
一端が前記入力端子に接続された容量と、
前記入力信号を、当該入力信号と同じ正論理の信号に変換し、前記容量の他端に供給して駆動する容量駆動回路と、を有することを特徴とする入力回路。

（付記２）
付記１に記載の入力回路において、さらに、
第１電源線と前記入力端子との間に設けられた第１ダイオードと、
前記第１電源線の電位よりも低い電位の第２電源線と前記入力端子との間に設けられた第２ダイオードと、を有することを特徴とする入力回路。

（付記３）
付記２に記載の入力回路において、さらに、
前記第１ダイオードおよび前記第２ダイオードは、前記第１電源線および第２電源線に対して逆方向に接続されていることを特徴とする入力回路。

（付記４）
付記２または３に記載の入力回路において、さらに、
前記第１ダイオードは、第１ｐチャネル型ＭＯＳトランジスタの寄生ダイオードであり、
前記第２ダイオードは、第１ｎチャネル型ＭＯＳトランジスタの寄生ダイオードであることを特徴とする入力回路。

（付記５）
付記４に記載の入力回路において、
前記容量駆動回路は、前記入力信号を、当該入力信号と同じ正論理の信号に変換する偶数段の反転回路を有することを特徴とする入力回路。

（付記６）
付記５に記載の入力回路において、
前記容量駆動回路は、
入力が前記入力端子に接続された入力反転インバータと、
入力が前記入力反転インバータの出力に接続され、出力が前記容量の他端に接続された第１インバータと、を有することを特徴とする入力回路。

（付記７）
付記６に記載の入力回路において、さらに、
入力が前記第１インバータの出力に接続され、出力が前記入力回路を介した信号として内部回路に供給される第２インバータを有することを特徴とする入力回路。

（付記８）
付記５に記載の入力回路において、
前記容量駆動回路は、
一端が前記入力端子に抵抗を介して接続され、他端に入力遮断制御信号が供給された第１ナンドゲートと、
入力が前記第１ナンドゲートの出力に接続され、出力が前記容量の他端に接続された第１インバータと、を有することを特徴とする入力回路。

（付記９）
付記８に記載の入力回路において、さらに、
一端が前記入力端子に前記抵抗を介して接続され、他端に前記入力遮断制御信号が供給された第２ナンドゲートと、
入力が前記第２ナンドゲートの出力に接続され、出力が前記入力回路を介した信号として内部回路に供給される第２インバータと、を有することを特徴とする入力回路。

（付記１０）
付記９に記載の入力回路において、
前記第１ナンドゲートは、第１ゲート幅を有するＭＯＳトランジスタを有し、
前記第２ナンドゲートは、前記第１ゲート幅よりも短い第２ゲート幅を有するＭＯＳトランジスタを有することを特徴とする入力回路。

（付記１１）
付記４に記載の入力回路において、
前記容量駆動回路は、前記容量の他端を高インピーダンス状態に制御可能とすることを特徴とする入力回路。

（付記１２）
付記１１に記載の入力回路において、
前記容量駆動回路は、
一端が前記入力端子に抵抗を介して接続され、他端に入力遮断制御信号が供給された第３ナンドゲートと、
一端が前記入力端子に前記抵抗を介して接続され、他端に前記入力遮断制御信号を反転した信号が供給されたノアゲートと、
前記第１電源線と前記容量の他端との間に設けられた第２ｐチャネル型ＭＯＳトランジスタと、
前記第２電源線と前記容量の他端との間に設けられた第２ｎチャネル型ＭＯＳトランジスタと、を有し、前記第３ナンドゲートの出力信号を前記第２ｐチャネル型ＭＯＳトランジスタのゲートに供給すると共に、前記ノアゲートの出力信号を前記第２ｎチャネル型ＭＯＳトランジスタのゲートに供給することを特徴とする入力回路。

（付記１３）
付記８〜１０および１２のいずれか１項に記載の入力回路において、前記入力回路を本来の入力回路として使用するとき、
前記第１ｐチャネル型ＭＯＳトランジスタのゲートに対して前記第１電源線の電位の信号を印加し、
前記第１ｎチャネル型ＭＯＳトランジスタのゲートに対して前記第２電源線の電位の信号を印加し、
前記入力遮断制御信号を前記第１電源線の電位とすることを特徴とする入力回路。

（付記１４）
付記１３に記載の入力回路において、
前記入力端子に、プルアップ抵抗またはプルダウン抵抗を接続することを特徴とする入力回路。

（付記１５）
付記８〜１０および１２のいずれか１項に記載の入力回路において、前記入力回路を出力回路として使用するとき、
前記第１ｐチャネル型ＭＯＳトランジスタおよび前記第１ｎチャネル型ＭＯＳトランジスタの各ゲートに対して、出力すべき論理と反対の論理の出力制御信号を印加し、
前記入力遮断制御信号を前記第２電源線の電位とすることを特徴とする入力回路。

（付記１６）
付記１〜１５のいずれか１項に記載の入力回路と、該入力回路との間で信号の受け渡しを行う内部回路と、を有することを特徴とする半導体集積回路。

１ 半導体集積回路
２，１０２ 入力端子（入力端子，出力端子）
７ 内部回路
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１００ 入力回路
１１，６４，１１１ ｐＭＯＳトランジスタ（ｐチャネル型ＭＯＳトランジスタ）
１２，６５，１１２ ｎＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）
２０ 端子
３１，１０３ プルアップ抵抗
３２ プルダウン抵抗
４１，５３，５４，６２，１５３ インバータ
４２ 容量
５１，１５１ 抵抗
５２，６０，６１ ナンドゲート
６３ ノアゲート

Claims (10)

1. 入力端子に供給される入力信号を受け取る入力回路であって、
   一端が前記入力端子に接続された容量と、
   前記入力信号を、当該入力信号と同じ正論理の信号に変換し、前記容量の他端に供給して駆動する容量駆動回路と、を有することを特徴とする入力回路。
2. 請求項１に記載の入力回路において、さらに、
   第１電源線と前記入力端子との間に設けられた第１ダイオードと、
   前記第１電源線の電位よりも低い電位の第２電源線と前記入力端子との間に設けられた第２ダイオードと、を有することを特徴とする入力回路。
3. 請求項２に記載の入力回路において、さらに、
   前記第１ダイオードおよび前記第２ダイオードは、前記第１電源線および第２電源線に対して逆方向に接続されていることを特徴とする入力回路。
4. 請求項２または３に記載の入力回路において、さらに、
   前記第１ダイオードは、第１ｐチャネル型ＭＯＳトランジスタの寄生ダイオードであり、
   前記第２ダイオードは、第１ｎチャネル型ＭＯＳトランジスタの寄生ダイオードであることを特徴とする入力回路。
5. 請求項４に記載の入力回路において、
   前記容量駆動回路は、前記入力信号を、当該入力信号と同じ正論理の信号に変換する偶数段の反転回路を有することを特徴とする入力回路。
6. 請求項５に記載の入力回路において、
   前記容量駆動回路は、
   一端が前記入力端子に抵抗を介して接続され、他端に入力遮断制御信号が供給された第１ナンドゲートと、
   入力が前記第１ナンドゲートの出力に接続され、出力が前記容量の他端に接続された第１インバータと、を有することを特徴とする入力回路。
7. 請求項６に記載の入力回路において、さらに、
   一端が前記入力端子に前記抵抗を介して接続され、他端に前記入力遮断制御信号が供給された第２ナンドゲートと、
   入力が前記第２ナンドゲートの出力に接続され、出力が前記入力回路を介した信号として内部回路に供給される第２インバータと、を有することを特徴とする入力回路。
8. 請求項７に記載の入力回路において、
   前記第１ナンドゲートは、第１ゲート幅を有するＭＯＳトランジスタを有し、
   前記第２ナンドゲートは、前記第１ゲート幅よりも短い第２ゲート幅を有するＭＯＳトランジスタを有することを特徴とする入力回路。
9. 請求項４に記載の入力回路において、
   前記容量駆動回路は、前記容量の他端を高インピーダンス状態に制御可能とすることを特徴とする入力回路。
10. 請求項１〜９のいずれか１項に記載の入力回路と、該入力回路との間で信号の受け渡しを行う内部回路と、を有することを特徴とする半導体集積回路。

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