JPS61133723A - 半導体集積回路の入力回路 - Google Patents
半導体集積回路の入力回路Info
- Publication number
- JPS61133723A JPS61133723A JP59254195A JP25419584A JPS61133723A JP S61133723 A JPS61133723 A JP S61133723A JP 59254195 A JP59254195 A JP 59254195A JP 25419584 A JP25419584 A JP 25419584A JP S61133723 A JPS61133723 A JP S61133723A
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- JP
- Japan
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- power supply
- input circuit
- input
- terminal
- supply terminal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体集積回路の入力回路に関するもので
ある。
ある。
（従来の技術）
第２図は、鈴木へ十二「高速ＣＭＯＳロジックの開発動
向とその応用」日本技術情報センター教育企画部Ｐ１３
−１４．３１に記載されているような従来の０ＭＯ３構
造の入力回路でラシ、１は入力端子、２は出力端子、３
は電源端子、４ＰはＰチャネルＭＯ８ＦＥＴ （以下
ＰＭＯ８と記す）、４ＮはＮチャネルＭＯ３ＦＥＴ
（以下ＮＭＯ８と記す）である。
向とその応用」日本技術情報センター教育企画部Ｐ１３
−１４．３１に記載されているような従来の０ＭＯ３構
造の入力回路でラシ、１は入力端子、２は出力端子、３
は電源端子、４ＰはＰチャネルＭＯ８ＦＥＴ （以下
ＰＭＯ８と記す）、４ＮはＮチャネルＭＯ３ＦＥＴ
（以下ＮＭＯ８と記す）である。
このような入力回路は第３図に示すような入出力特性を
もっており、入力電圧（ＶＩ）＝出力電圧（ＶＯ）にな
る点がスレッショルド電圧（ＶＴＣ）、！：なる。 こ
０ＶＴｃは、ＰＭＯ８４ＰとＮＭＯ８４Ｎのサイズを適
当に設定することにより任意に設定できる。例えば、イ
ンター７エイヌをＴＴＬレベルにする時は入力高レベル
を２．０７以上、入力低レベルをＯ，ａ Ｖ以下とする
ため、ＶＴＣは約１．４Ｖに設定する。
もっており、入力電圧（ＶＩ）＝出力電圧（ＶＯ）にな
る点がスレッショルド電圧（ＶＴＣ）、！：なる。 こ
０ＶＴｃは、ＰＭＯ８４ＰとＮＭＯ８４Ｎのサイズを適
当に設定することにより任意に設定できる。例えば、イ
ンター７エイヌをＴＴＬレベルにする時は入力高レベル
を２．０７以上、入力低レベルをＯ，ａ Ｖ以下とする
ため、ＶＴＣは約１．４Ｖに設定する。
（発明が解決しようとする問題点）
しかし、上記構成の入力回路では、電源端子３の電源電
圧に高周波のノイズが乗るとＶＴＣも変動し、特にＴＴ
Ｌインターフェイスのよ５に入力電圧とＶＴＣの余裕が
小さいと、誤動作することがあった。
圧に高周波のノイズが乗るとＶＴＣも変動し、特にＴＴ
Ｌインターフェイスのよ５に入力電圧とＶＴＣの余裕が
小さいと、誤動作することがあった。
すなわち、第４図は、電源電圧（ＶＣＣ）Ｋノイズが乗
った時の入力低レベル（ＶＩＬ）、ＶＴＣ。
った時の入力低レベル（ＶＩＬ）、ＶＴＣ。
出力高レベル（ＶＯＨ）の変動を示したもので、ＶＣＣ
が下がるとＶＴＣも低下しＶＩＬ以下になる。ＶＴＣが
ＶＩＬ以下になると、出力レベルが反転し、誤動作とな
る。
が下がるとＶＴＣも低下しＶＩＬ以下になる。ＶＴＣが
ＶＩＬ以下になると、出力レベルが反転し、誤動作とな
る。
また、第５図は入力高レベル（ＶＩＨ）が印加されてい
る場合であり、ＶＣＣが上がるとＶＴＣも上昇し、この
ＶＴＣがＶＩＨ以上になると出方低レベル（ＶＯＬ）が
変動し、誤動作が生じる。
る場合であり、ＶＣＣが上がるとＶＴＣも上昇し、この
ＶＴＣがＶＩＨ以上になると出方低レベル（ＶＯＬ）が
変動し、誤動作が生じる。
このような誤動作を防止するためには、先の文献Ｐ４０
に示されるように、ＶＣＣと接地間に適当なコンデンサ
を挿入し、電源ノイズを小にする方法があるが、ＬＳＩ
の高速・高集積化に伴いＬＳＩの内部電源変動をコンデ
ンサで低減することは不可能となっている。また、ＬＳ
Ｉの製造バラツキ、温度変動でｖＴＣも変動するため、
ＶＣＣのノイズに対する動作マージンは減少し、歩留シ
低下をもたらす要因となっている。
に示されるように、ＶＣＣと接地間に適当なコンデンサ
を挿入し、電源ノイズを小にする方法があるが、ＬＳＩ
の高速・高集積化に伴いＬＳＩの内部電源変動をコンデ
ンサで低減することは不可能となっている。また、ＬＳ
Ｉの製造バラツキ、温度変動でｖＴＣも変動するため、
ＶＣＣのノイズに対する動作マージンは減少し、歩留シ
低下をもたらす要因となっている。
（問題点を解決するための手段）
そこで、この発明では、入力回路部の電源供給端子と、
半導体集積回路内部の電源端子（電源ライン）との間に
ローパスフィルタを挿入する。
半導体集積回路内部の電源端子（電源ライン）との間に
ローパスフィルタを挿入する。
（作 用）
このようにすると、電源電圧のノイズがローパスフィル
タで吸収されるので、入力回路部の電源供給端子の電位
変動は小となる。その結果、入力回路部のＶＴＣの変動
も小となり、入力回路部が陽動作することがなくなる。
タで吸収されるので、入力回路部の電源供給端子の電位
変動は小となる。その結果、入力回路部のＶＴＣの変動
も小となり、入力回路部が陽動作することがなくなる。
（実施例）
以下この発明の実施例を図面を参照して説明する。
第１図はこの発明の第１の実施例を示す回路図である。
この図において、１１は入力回路部で、Ｐチャネ＃ＭＯ
８ＦＥＴ（以下ＰＭＯ８と記す）１２ＰとＮｆヤネルＭ
Ｏ８ＦＥＴ（以下ＮＭＯ３，！：記す）１２Ｎとによシ
構成されるＰＭＯ３１２ＰとＮＭＯ８１２Ｎのゲートは
共通忙入力端子１３に接続されている。一方、ＰＭＯ３
１２ＰのドレインとＮＭＯ８１２Ｎのドレインは共通に
出力端子１４に接続される。また、ＰＭＯ８１２Ｐのソ
ースが入力回路部１１の電源供給端子１５に接続される
一方、ＮＭＯ８１２Ｎのソースが接地される。１６は半
導体集積回路内部の電源端子で、この雷、源端子１６と
前記入力回路部１１の電源供給端子１５間にローパスフ
ィルタ１７が接続される。このローパスフィルタ１７は
ＰチャネルＭＯ８ＦＥＴ（以下Ｐ Ｍ ＯＳと記す）１
８Ｐとコンデンサ１９からなる。ＰＭＯ８１８Ｐは、ソ
ースが前記電源端子１６に接続される一方、ドレインが
前記入力回路部１１の電源供給端子１５に接続され、ゲ
ートは入力端子１３に接続される。コンデンサ１９ｉＰ
ＭＯ８１８Ｐのドレインと接地間に接続される。なお、
ＰＭＯ８１８Ｐの基板端子は、ＰＭＯ８１２Ｐの基板端
子とともに電源端子１６に接続される。他方、ＮＭＯ８
１２Ｎの基板端子は接ご地される。
８ＦＥＴ（以下ＰＭＯ８と記す）１２ＰとＮｆヤネルＭ
Ｏ８ＦＥＴ（以下ＮＭＯ３，！：記す）１２Ｎとによシ
構成されるＰＭＯ３１２ＰとＮＭＯ８１２Ｎのゲートは
共通忙入力端子１３に接続されている。一方、ＰＭＯ３
１２ＰのドレインとＮＭＯ８１２Ｎのドレインは共通に
出力端子１４に接続される。また、ＰＭＯ８１２Ｐのソ
ースが入力回路部１１の電源供給端子１５に接続される
一方、ＮＭＯ８１２Ｎのソースが接地される。１６は半
導体集積回路内部の電源端子で、この雷、源端子１６と
前記入力回路部１１の電源供給端子１５間にローパスフ
ィルタ１７が接続される。このローパスフィルタ１７は
ＰチャネルＭＯ８ＦＥＴ（以下Ｐ Ｍ ＯＳと記す）１
８Ｐとコンデンサ１９からなる。ＰＭＯ８１８Ｐは、ソ
ースが前記電源端子１６に接続される一方、ドレインが
前記入力回路部１１の電源供給端子１５に接続され、ゲ
ートは入力端子１３に接続される。コンデンサ１９ｉＰ
ＭＯ８１８Ｐのドレインと接地間に接続される。なお、
ＰＭＯ８１８Ｐの基板端子は、ＰＭＯ８１２Ｐの基板端
子とともに電源端子１６に接続される。他方、ＮＭＯ８
１２Ｎの基板端子は接ご地される。
このように構成された入力回路においては、ＰＭＯ８１
２Ｐのソースと電源端子１６間にｐＭｏｓ１８Ｐが介在
されるが、このＰＭＯ８１８Ｐのゲートが入力端子１３
に接続される結果、入力回路部１１は、第２図の従来の
回路と同様に第３図のような入出力特性をもち、スレッ
ショルド宛圧電は、ＰＭＯ８１８Ｐ、１２ＰおよびＮＭ
Ｏ３１２Ｎのサイズを適当にとることによシ任意に設定
できる。
２Ｐのソースと電源端子１６間にｐＭｏｓ１８Ｐが介在
されるが、このＰＭＯ８１８Ｐのゲートが入力端子１３
に接続される結果、入力回路部１１は、第２図の従来の
回路と同様に第３図のような入出力特性をもち、スレッ
ショルド宛圧電は、ＰＭＯ８１８Ｐ、１２ＰおよびＮＭ
Ｏ３１２Ｎのサイズを適当にとることによシ任意に設定
できる。
ただし、ここでは、ＰＭＯ８１８Ｐ、１２Ｐのｔ流供給
能力は、ＰＭＯ８１２Ｐ＞ＰＭＯ８１８Ｐとなっている
。
能力は、ＰＭＯ８１２Ｐ＞ＰＭＯ８１８Ｐとなっている
。
また、上記入力回路においては、前記構成の説明からも
明らかなようにＰＭＯ８１８Ｐとコンデンサ１９とによ
ジローパスフィルタ１７が構成され、このローパスフィ
ルタ１７が、半導体集積回路内部の電源端子１６と入力
回路部１１の電源供給端子１５間に挿入される。したが
って、電源端子１６の電源電圧にノイズが乗っても、そ
れがローパスフィルタ１７で吸収されるようＫなるので
、入力回路部１１の電源供給端子１５の電位変動は小と
なる。その結果、入力回路部１１のＶＴＣの変動も小と
なシ、ゆえに電源電圧のノイズマージンの広い入力回路
部１１となる。第６図は、電源端子１６の電源電圧ＶＣ
Ｃにノイズが発生した時の電源供給端子１５の電位、Ｖ
ＴＣ，入力高レベル（ＶＩＨ）、入力低レベル（ＶＩＬ
）の変動を示したもので、ＶＴＣはＶＩＨ，ＶＩＬを越
えないため誤動作は発生しない。
明らかなようにＰＭＯ８１８Ｐとコンデンサ１９とによ
ジローパスフィルタ１７が構成され、このローパスフィ
ルタ１７が、半導体集積回路内部の電源端子１６と入力
回路部１１の電源供給端子１５間に挿入される。したが
って、電源端子１６の電源電圧にノイズが乗っても、そ
れがローパスフィルタ１７で吸収されるようＫなるので
、入力回路部１１の電源供給端子１５の電位変動は小と
なる。その結果、入力回路部１１のＶＴＣの変動も小と
なシ、ゆえに電源電圧のノイズマージンの広い入力回路
部１１となる。第６図は、電源端子１６の電源電圧ＶＣ
Ｃにノイズが発生した時の電源供給端子１５の電位、Ｖ
ＴＣ，入力高レベル（ＶＩＨ）、入力低レベル（ＶＩＬ
）の変動を示したもので、ＶＴＣはＶＩＨ，ＶＩＬを越
えないため誤動作は発生しない。
なお、ＰＭＯ８１８Ｐは抵抗でも可であるが、前述のよ
うに入力回路部１１が従来の回路と同一の入出力特性ｔ
−得るために、ゲートが入力端子１３に接続されたＰＭ
Ｏ３とした。
うに入力回路部１１が従来の回路と同一の入出力特性ｔ
−得るために、ゲートが入力端子１３に接続されたＰＭ
Ｏ３とした。
第７図はこの発明の第２の実施例を示す。この第２の実
施例では、電源供給端子１５と入力端子１３間にコンデ
ンサ２０が追加される。その他は第１図の第１の実施例
と同一である。
施例では、電源供給端子１５と入力端子１３間にコンデ
ンサ２０が追加される。その他は第１図の第１の実施例
と同一である。
この第２の実施例では、前記第１の実施例と同様に動作
することはいうまでもないが、それに加えてこの第２の
実施例では、入力回路部１１の電源供給端子１５の電位
変動を入力回路部１１の入力にフィードバックする構造
となる。したがって、電源端子１６の電源電圧ＶＣＣに
ノイズが乗った時の入力電圧（ＶＩＥ、ＶＩＬ）、ＶＴ
Ｃ，１Ｅ源供給端子１５の電位変動を第８図に示すよう
に、この第２の実施例では、電源供給端子１５の電位変
動に伴い入力電圧も変動してＶＴＣとの電圧マージンを
充分確保して動作する。ゆえに、この第２の実施例では
、第１の実施例に比較してよシミ原電圧のノイズマージ
ンの広い回路となシ、ノイズによる誤動作はより一層確
実になくなる。
することはいうまでもないが、それに加えてこの第２の
実施例では、入力回路部１１の電源供給端子１５の電位
変動を入力回路部１１の入力にフィードバックする構造
となる。したがって、電源端子１６の電源電圧ＶＣＣに
ノイズが乗った時の入力電圧（ＶＩＥ、ＶＩＬ）、ＶＴ
Ｃ，１Ｅ源供給端子１５の電位変動を第８図に示すよう
に、この第２の実施例では、電源供給端子１５の電位変
動に伴い入力電圧も変動してＶＴＣとの電圧マージンを
充分確保して動作する。ゆえに、この第２の実施例では
、第１の実施例に比較してよシミ原電圧のノイズマージ
ンの広い回路となシ、ノイズによる誤動作はより一層確
実になくなる。
なお、以上の実施例は、０ＭＯ８構造の入力回路部を用
いた場合であるが、入力回路部が、ＮチャネルＭＯ８Ｆ
ＥＴまたはＰチャネルＭＯ３ＦＥＴだけで構成されるレ
シオ型の入力回路部の場合においても同様に構成して同
様の効果を得ることができる。
いた場合であるが、入力回路部が、ＮチャネルＭＯ８Ｆ
ＥＴまたはＰチャネルＭＯ３ＦＥＴだけで構成されるレ
シオ型の入力回路部の場合においても同様に構成して同
様の効果を得ることができる。
（発明の効果）
以上詳述したように、この発明の半導体集積回路の入力
回路によれば、入力回路部の電源供給端子と半導体集積
回路内部の電源端子との間に電源電圧ノイズ吸収用のロ
ーパヌフィルタを挿入して、電源電圧に乗るノイズが入
力回路部のスレッショルド電圧に与える影響を少なくし
たので、前記ノイズに対して大きな動作マージンを有す
る回路となり、前記ノイズによる誤動作を確実に防止で
きる。し九がって、高速・高集積のＬＳＩなど、内部電
源電圧のノイズ防止が困難なＬＳＩの設計を容易にする
とともに、製造バラツキに対するマージンも大とでき、
歩留シの向上を期待できる。
回路によれば、入力回路部の電源供給端子と半導体集積
回路内部の電源端子との間に電源電圧ノイズ吸収用のロ
ーパヌフィルタを挿入して、電源電圧に乗るノイズが入
力回路部のスレッショルド電圧に与える影響を少なくし
たので、前記ノイズに対して大きな動作マージンを有す
る回路となり、前記ノイズによる誤動作を確実に防止で
きる。し九がって、高速・高集積のＬＳＩなど、内部電
源電圧のノイズ防止が困難なＬＳＩの設計を容易にする
とともに、製造バラツキに対するマージンも大とでき、
歩留シの向上を期待できる。
第１図はこの発明の半導体集積回路の入力回路の第１の
実施例を示す回路図、第２囮は従来の入力回路の回路図
、第３図は入出力特性図、第４図および第５図は従来の
回路において電源電圧にノイズが乗った時の各部の電位
変動を示す波形図、第６図はこの発明の第１の実施例に
おいて電源電圧にノイズが乗った時の各部の波形図、第
７因はこの発明の第２の実施例を示す回路図、第８図は
この発明の第２の実施例において電源電圧にノイズが乗
った時の各部の波形図である。 １１・・・入力回路部、１５・・・電源供給端子、１６
・・・電源端子、１７・・・ローパヌフィルタ。 特許出願人 沖電気工業株式会社 ―凪 第５図 第６図 第７図 第８図
実施例を示す回路図、第２囮は従来の入力回路の回路図
、第３図は入出力特性図、第４図および第５図は従来の
回路において電源電圧にノイズが乗った時の各部の電位
変動を示す波形図、第６図はこの発明の第１の実施例に
おいて電源電圧にノイズが乗った時の各部の波形図、第
７因はこの発明の第２の実施例を示す回路図、第８図は
この発明の第２の実施例において電源電圧にノイズが乗
った時の各部の波形図である。 １１・・・入力回路部、１５・・・電源供給端子、１６
・・・電源端子、１７・・・ローパヌフィルタ。 特許出願人 沖電気工業株式会社 ―凪 第５図 第６図 第７図 第８図
Claims (1)
- 入力回路部の電源供給端子と半導体集積回路内部の電源
端子との間にローパスフィルタを接続したことを特徴と
する半導体集積回路の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59254195A JPS61133723A (ja) | 1984-12-03 | 1984-12-03 | 半導体集積回路の入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59254195A JPS61133723A (ja) | 1984-12-03 | 1984-12-03 | 半導体集積回路の入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61133723A true JPS61133723A (ja) | 1986-06-21 |
Family
ID=17261564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59254195A Pending JPS61133723A (ja) | 1984-12-03 | 1984-12-03 | 半導体集積回路の入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133723A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010226219A (ja) * | 2009-03-19 | 2010-10-07 | Fujitsu Semiconductor Ltd | 入力回路および半導体集積回路 |
-
1984
- 1984-12-03 JP JP59254195A patent/JPS61133723A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010226219A (ja) * | 2009-03-19 | 2010-10-07 | Fujitsu Semiconductor Ltd | 入力回路および半導体集積回路 |
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