KR100228425B1

KR100228425B1 - 반도체 메모리장치의 출력 버퍼회로

Info

Publication number: KR100228425B1
Application number: KR1019960047011A
Authority: KR
Inventors: 주유진; 홍재화
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1996-10-19
Filing date: 1996-10-19
Publication date: 1999-11-01
Also published as: KR19980028053A

Abstract

본 발명은 반도체 메모리장치의 출력버퍼회로에 관한 것으로서, 보다 구체적으로는 출력패드를 순차적으로 구동시켜 접지바운싱을 감소시켜 줌으로써, 동작시 접지바운싱에 의한 오동작을 방지하고, 출력버퍼회로에 슈미트 트리거회로와 정전기보호소자를 추가하여 입력 노이즈와 정전방전특성을 개선시킬 수 있는 반돛 메모리장치의 출력버퍼회로에 관한 것이다.

본 발명의 출력버퍼회로는 입력패드에 인가되는 입력신호를 입력하여 출력패드를 1차로 구동시켜 주기 위한 제1구동부와, 상기 입력패드에 인가되는 입력신호의 레벨과 일정전압차를 갖는 신호를 입력하여 출력패드를 2차로 구동시켜 주기 위한 제2구동부와, 상기 제2구동부에 인가되는 입력신호의 레벨과 일정전압차를 갖는 신호를 입력하여 출력패드를 3차로 구동시켜 출력패드를 통해 소정의 신호를 출력하기 위한 제3구동부를 포함한다.

Description

반도체 메모리장치의 출력 버퍼회로

본 발명은 반도체 메모리장치에 있어서, 반도체 메모리장치로부터 인가되는 입력신호를 인에이블신호에 의해 출력하는 출력버퍼회로에 관한 것으로서, 접지바운싱(ground bouncing)이 일정레벨 이상으로 증가하는 것을 방지하여 동작시 기능불량을 방지할 수 있으며, 입력 노이즈와 정전방전특성을 개선시킨 출력 버퍼회로에 관한 것이다.

일반적으로 반도체 메모리소자의 출력 버퍼회로는 풀업용 P형 모스 트랜지스터와 풀다운용 N형 모스 트랜지스터의 CMOS 트랜지스터로 구성되어, 게이트에 인가되는 신호를 입력신호로 한다. 출력버퍼회로는 입력신호로서 게이트에 하이상태의 신호가 인가되는 경우에는 NMOS 트랜지스터가 턴온되어 출력레벨을 풀다운시켜 로우상태의 신호를 출력하고, 입력신호로서 게이트에 로우상태의 신호가 인가되는 경우에는 PMOS 트랜지스터가 턴온되어 출력레벨을 풀업시켜 하이상태의 신호를 출력한다.

일반적으로 반도체 메모리장치에 사용되는 출력버퍼회로는 다른 소자의 출력버퍼보다 전류 스펙이 굉장히 높기 때문에 그만큼 접지바운싱에 취약한 문제점이 있다.

따라서, 종래의 출력버퍼회로는 접지바운싱 전압레벨이 규정된 스펙이상으로 발생되는 경우 출력버퍼가 오동작하여 출력단으로 입력신호에 대한 정확한 레벨의 출력신호를 출력할 수 없는 문제점이 발생되었다.

본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 접지바운싱 전압레벨이 일정치이상으로 되는 것을 방지하여 오동작을 방지할 수 있는 반도체 메모리장치의 출력버퍼회로를 제공하는 데 그 목적이 있다.

본 발명의 다른 목적은 입력노이즈를 감소시키고 정전방전특성(ESD)을 향상시킬 수 있는 반도체 메모리장치의 출력버퍼회로를 제공하는 데 그 목적이 있다.

도 1은 본 발명의 제1실시예에 따른 반도체 메모리장치의 출력 버퍼회로도,

도 2는 본 발명의 제2실시예에 따른 반도체 메모리장치의 출력버퍼회로도,

도 3은 일반적인 반도체 메모리장치의 출력버퍼에 있어서, 입, 출력 특성을 나타낸 파형도,

도 4는 도 2도의 본 발명의 반도체 메모리장치의 출력버퍼에 있어서, 입, 출력 특성을 나타낸 파형도,

* 도면의 주요 부분에 대한 부호의 설명*

10 : 제1구동부 20 : 제2구동부

30 : 제3구동부 40 : 제1누설전류 방지수단

50 : 제2누설전류 방지수단 60 : 정전기 보호부

70 : 슈미트 트리거부 80 : 인에이블부

100 : 출력버퍼부 11, 12, 81, 82 : 반전 게이트

13, 14, 23, 33, 41, 42, 64, 71, 72, 75 : PMOS 모스 트랜지스터

14, 24, 34, 51, 52, 62, 65, 73, 74, 76 : NMOS 트랜지스터

21, 22 : 저항 83 : 노아 게이트

84 : 낸드 게이트

상기 목적을 달성하기 위한 본 발명은 출력버퍼회로는 입력패드에 인가되는 입력신호를 입력하여 출력패드를 1차로 구동시켜 주기 위한 제1구동부와, 상기 입력패드에 인가되는 입력신호의 레벨과 일정전압차를 갖는 신호를 입력하여 출력패드를 2차로 구동시켜 주기 위한 제2구동부와, 상기 제2구동부에 인가되는 입력신호의 레벨과 일정전압차를 갖는 신호를 입력하여 출력패드를 3차로 구동시켜 출력패드를 통해 소정의 신호를 출력하기 위한 제3구동부를 포함하는 것을 특징으로 한다.

본 발명의 반도체 메모리장치의 출력버퍼회로에 있어서, 제1구동부는 입력패드를 통해 인가되는 입력신호를 반전시켜 주기 위한 반전 게이트와, 제1반전 게이트의 출력신호가 각각 게이트에 인가되고 전원전압과 접지사이에 연결된 풀업용 PMOS 트랜지스터와 풀다운용 NMOS 트랜지스터로 구성되는 것을 특징으로 한다.

본 발명의 반도체 메모리장치의 출력버퍼회로에 있어서, 제2구동부는 입력패드를 통해 인가되는 신호의 레벨을 일정치만큼 전압강하시켜 주기위한 저항과, 각각의 저항을 통해 전압강하된 입력패드로부터 인가되는 신호가 각각 게이트에 인가되고 전원전압과 접지사이에 연결된 풀업용 PMOS 트랜지스터와 풀다운용 NMOS 트랜지스터로 구성되는 것을 특징으로 한다.

본 발명의 반도체 메모리장치의 출력버퍼회로에 있어서, 제3구동부는 입력패드를 통해 인가되는 제2구동부에 인가되는 신호의 레벨을 일정치만큼 전압강하시켜 주기위한 저항과, 각각의 저항을 통해 전압강하된 입력신호가 각각 게이트에 인가되고 전원전압과 접지사이에 연결된 풀업용 PMOS 트랜지스터와 풀다운용 NMOS 트랜지스터로 구성되는 것을 특징으로 한다.

[실시예]

이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.

도 1은 본 발명의 제1실시예에 따른 반도체 메모리장치의 출력버퍼회로의 회로도를 도시한 것이다.

도 1을 참조하면, 본 발명의 제1실시예에 따른 반도체 메모리장치의 출력버퍼회로는 입력패드(IN)에 인가되는 입력신호를 입력하여 출력패드(OUT)를 1차로 구동시켜 주기 위한 제1구동부(10)와, 상기 입력패드(IN)에 인가되는 입력신호의 레벨과 일정전압차를 갖는 신호를 입력하여 출력패드(OUT)를 2차로 구동시켜 주기 위한 제2구동부(20)와, 상기 제2구동부(20)에 인가되는 입력신호의 레벨과 일정전압차를 갖는 신호를 입력하여 출력패드(OUT)를 3차로 구동시켜 출력패드(OUT)를 통해 소정의 신호를 출력하기 위한 제3구동부(30)를 포함한다.

본 발명의 반도체 메모리장치의 출력버퍼회로에 있어서, 제1구동부(10)는 입력패드(IN)를 통해 인가되는 입력신호를 반전시켜 주기 위한 반전 게이트(11, 12)와, 제1반전 게이트(11), (12)의 출력신호가 각각 게이트에 인가되고 전원전압(Vcc)과 접지사이에 연결된 풀업용 PMOS 트랜지스터(13)와 풀다운용 NMOS 트랜지스터(14)로 구성되어, 입력신호에 따라 출력패드(OUT)를 구동시켜 준다.

본 발명의 반도체 메모리장치의 출력버퍼회로에 있어서, 제2구동부(20)는 입력패드(IN)를 통해 인가되는 신호의 레벨을 일정치만큼 전압강하시켜 주기위한 저항(21, 22)과, 각각의 저항(21, 22)을 통해 전압강하된 입력패드(IN)로부터 인가되는 신호가 각각 게이트에 인가되고 전원전압(Vcc)과 접지사이에 연결된 풀업용 PMOS 트랜지스터(23)와 풀다운용 NMOS 트랜지스터(24)로 구성되어, 입력신호에 따라 출력패드(OUT)를 구동시켜 준다.

본 발명의 반도체 메모리장치의 출력버퍼회로에 있어서, 제3구동부(30)는 입력패드(IN)를 통해 인가되는 제2구동부(20)에 인가되는 신호의 레벨을 일정치만큼 전압강하시켜 주기위한 저항(31, 32)과, 각각의 저항(31, 32)을 통해 전압강하된 입력신호가 각각 게이트에 인가되고 전원전압(Vcc)과 접지사이에 연결된 풀업용 PMOS 트랜지스터(33)와 풀다운용 NMOS 트랜지스터(34)로 구성되어, 입력신호에 따라 출력패드(OUT)를 구동시켜 출력패드(OUT)를 통해 소정의 신호를 출력한다.

또한, 본 발명의 반도체 메모리장치의 출력버퍼회로는 입력패드(IN)를 통해 인가되는 입력신호에 의해 구동되어 제1구동부(10) 내지 제3구동부(30)의 풀업용 PMOS 트랜지스터(13, 23, 33)의 턴오프시 누설전류를 방지하기 위한 제1누설전류 방지부(40)와, 입력패드(IN)를 통해 인가되는 입력신호에 의해 구동되어 제1구동부(10) 내지 제3구동부(30)의 풀다운용 NMOS 트랜지스터(14, 24, 34)의 턴오프시 누설전류를 방지하기 위한 제2누설전류 방지부(50)을 더 포함한다.

본 발명의 반도체 메모리장치의 출력버퍼회로에 있어서, 제1누설전류 방지수단(40)은 게이트에 입력패드(IN)로부터 입력신호가 인가되고 전원전압(Vcc)과 제2구동부(20)의 풀업용 PMOS 트랜지스터(23)의 게이트 사이에 연결된 제1PMOS 트랜지스터(41)와, 게이트에 입력패드(IN)로부터 입력신호가 인가되고 전원전압(Vcc)과 제3구동부(30)의 풀업용 PMOS 트랜지스터(33)의 게이트 사이에 연결된 제2PMOS 트랜지스터(42)로 구성된다.

본 발명의 반도체 메모리장치의 출력버퍼회로에 있어서, 제2누설전류 방지수단(50)은 게이트에 입력패드(IN)로부터 입력신호가 인가되고 제2구동부(20)의 풀다운용 NMOS 트랜지스터(24)의 게이트 사이에 연결된 제1NMOS 트랜지스터(51)와, 게이트에 입력패드(IN)로부터 입력신호가 인가되고 제3구동부(30)의 풀다운용 NMOS 트랜지스터(34)의 게이트 사이에 연결된 제2NMOS 트랜지스터(52)로 구성된다.

상기한 바와같은 구성을 갖는 본 발명의 반도체 메모리장치의 출력버퍼회로의 동작을 설명하면 다음과 같다.

먼저, 입력패드(IN)를 통해 입력되는 신호가 하이상태에서 로우상태의 신호가 되는 경우, 입력신호는 제1구동부(10)의 반전 게이트(11, 12)를 통해 반전되어 노드(a)와 (b)는 하이레벨로 되고, 각 노드(a)와 (b)의 하이레벨 신호가 제1구동부(10) 내지 제3구동부(30)의 각 풀업용 PMOS 트랜지스터(13), (23), (33) 및 풀다운용 NMOS 트랜지스터(14), (24), (34)의 게이트에 각각 인가된다.

따라서, 입력패드(IN)를 통해 로우상태의 신호가 인가되는 경우에는 제1구동부(10) 내지 제3구동부(30)의 풀다운용 NMOS 트랜지스터(14), (24), (34)가 턴온되는데, 제1구동부(10)는 풀다운용 NMOS 트랜지스터(14)가 턴온되어 출력패드(OUT)를 1차로 구동하고, 제2구동부(20)는 제2저항(22)을 통해 노드(b)의 전위를 일정치만큼 전압강하하고 제2저항(22)에 의해 전압강하된 입력신호에 의해 풀다운용 NMOS 트랜지스터(24)가 턴온되어 출력패드(OUT)를 2차로 구동한다.

그리고, 제3구동부(30)는 제2저항(32)을 통해 노드(d)의 전위를 일정치만큼 전압강하하고 제2저항(32)에 의해 전압강하된 입력신호 즉, 노드(f)의 전위에 의해 풀다운용 NMOS 트랜지스터(34)가 턴온되어 출력패드(OUT)를 3차로 구동한다. 이에 따라 출력패드(OUT)가 풀구동되어 출력패드(OUT)를 통해 로우상태의 신호를 출력하게 된다.

이때, 입력패드(IN)를 통해 인가되는 입력신호가 하이상태에서 로우상태로 전이되는 경우 제2누설전류 방지수단(50)의 NMOS 트랜지스터(51, 52)는 턴오프되고, 제1누설전류 방지수단(40)의 PMOS 트랜지스터(41, 42)는 모두 턴온되어 각 구동부(10-30)의 풀업용 PMOS 트랜지스터(13, 23, 33)의 턴오프시 흐르는 누설전류의 방전패스가 형성되어 누설전류를 모두 방전시켜 주게 된다.

다음, 입력패드(IN)를 통해 입력되는 신호가 로우상태에서 하이상태의 신호가 되는 경우, 입력신호는 제1구동부(10)의 반전 게이트(11, 12)를 통해 반전되어 노드(a)와 (b)는 로우레벨로 되고, 각 노드(a)와 (b)의 로우레벨 신호가 제1구동부(10) 내지 제3구동부(30)의 각 풀업용 PMOS 트랜지스터(13), (23), (33) 및 풀다운용 NMOS 트랜지스터(14), (24), (34)의 게이트에 각각 인가된다.

따라서, 입력패드(IN)를 통해 하이상태의 신호가 인가되는 경우에는 제1구동부(10) 내지 제3구동부(30)의 풀업용 PMOS 트랜지스터(13), (23), (33)가 턴온된다. 제 1구동부(10)는 풀업용 PMOS 트랜지스터(13)가 턴온되어 출력패드(OUT)를 1차로 구동하고, 제2구동부(20)는 제1저항(21)을 통해 노드(a)의 전위를 일정치만큼 전압강하하고 제2저항(21)에 의해 전압강하된 입력신호 즉, 노드(c)에 의해 풀업용 PMOS 트랜지스터(23)가 턴온되어 출력패드(OUT)를 2차로 구동한다.

그리고, 제3구동부(30)는 제1저항(31)을 통해 노드(d)의 전위를 일정치만큼 전압강하하고 제2저항(32)에 의해 전압강하된 입력신호 즉, 노드(e)의 전위에 의해 풀업용 PMOS 트랜지스터(33)가 턴온되어 출력패드(OUT)를 3차로 구동한다. 이에 따라 출력패드(OUT)가 풀구동되어 출력패드(OUT)를 통해 하이상태의 신호를 출력하게 된다.

이때, 입력패드(IN)를 통해 인가되는 입력신호가 로우상태에서 하이상태로 전이되는 경우 제2누설전류 방지수단(50)의 NMOS 트랜지스터(51, 52)는 턴온되고, 이에 따라 각 구동부(10-30)의 풀다운용 NMOS 트랜지스터(14, 24, 34)의 턴오프시 흐르는 누설전류의 방전패스가 형성되어 누설전류를 모두 방전시켜 주게 된다. 한편, 제1누설전류 방지수단(40)의 PMOS 트랜지스터(41, 42)는 모두 턴오프되어 동작하지 않게 된다.

도 3은 종래의 출력버퍼회로에 있어서, 입력신호에 대한 출력신호의 파형도를 도시한 것이고, 제4도는 본 발명의 출력버퍼회로에 있어서, 입력신호에 대한 출력신호의 파형도를 도시한 것이다.

도 3와 도 4를 참조하면, 종래의 출력버퍼회로는 출력신호의 접지 바운싱이 1.45V에서 -3.06V 사이에서 발생되고, 본 발명은 출력신호의 접지 바운싱이 0.9V에서 -1.73V 사이에서 발생되므로, 본 발명의 출력버퍼회로의 접지 바운싱 전압레벨이 종래보다 감소됨을 알 수 있다. 또한, 본 발명의 출력버퍼회로의 출력신호레벨은 종래의 출력버퍼회로와 동일하여, 출력버퍼회로의 구동능력이 동일함을 알 수 있다.

즉, 제1실시예에 따른 출력버퍼회로는 입력신호가 하이상태에서 로우상태로 전이될 때 또는 로우상태에서 하이상태로 전이될 때, 출력패드(OUT)를 순차적으로 일정치만큼 전압강하된 신호에 의해 구동시켜 줌으로써, 구동능력은 종래와 동일하게 얻으면서 접지 바운싱 전압레벨을 종래보다 감소시킬 수 있음을 알 수 있다.

도 2는 본 발명의 제2실시예에 따른 반도체 메모리장치의 출력버퍼회로의 회로도를 도시한 것이다.

도 2를 참조하면, 본 발명의 제2실시예에 따른 반도체 메모리장치의 출력버퍼회로에 있어서 입력신호를 인에이블신호에 의해 구동되어 출력패드(OUT)를 통해 출력하는 출력 버퍼부(100)의 구성은 제1실시예에서의 구성 및 동작과 동일하다.

즉, 출력버퍼부(100)는 입력패드(IN)에 인가되는 입력신호를 입력하여 출력패드(OUT)를 1차로 구동시켜 주기 위한 제1구동부(10)와, 상기 입력패드(IN)에 인가되는 입력신호의 레벨과 일정전압차를 갖는 신호를 입력하여 출력패드(OUT)를 2차로 구동시켜 주기 위한 제2구동부(20)와, 상기 제2구동부(20)에 인가되는 입력신호의 레벨과 일정전압차를 갖는 신호를 입력하여 출력패드(OUT)를 3차로 구동시켜 출력패드(OUT)를 통해 소정의 신호를 출력하기 위한 제3구동부(30)와, 입력패드(IN)를 통해 인가되는 입력신호의 레벨이 전이된 후 흐르는 누설전류를 방지하기 위한 제1 및 제2누설전류 방지부(40), (50)로 이루어졌으며, 각 구성요소의 구성과 동작이 제1도에서와 동일하다.

그리고, 본 발명의 반도체 메모리장치에 있어서 출력버퍼회로는 출력버퍼부(100)를 인에이블시켜 주기위한 인에이블신호가 인가되는 출력 인에이블단자(EN) 그리고, 반도체 메모리장치로부터 신호가 인가되는 입력패드(IN)에서 발생되는 정전기로부터 회로를 보호하기 위한 정전기보호부(60)와, 입력패드(IN)로부터 인가되는 입력신호의 노이즈를 감소시켜주기 위한 슈미트 트리거부(70)와, 출력인에이블단자(EN)로부터 출력인에이블신호에 의해 인에이블되어 입력신호를 출력버퍼부(100)로 인가하기 위한 인에이블부(80)를 더 포함한다.

제2실시예의 반도체 메모리장치에 있어서, 정전기 보호부(60)는 출력 인에이블단자(EN)에서 발생되는 정전기로부터 회로를 보호하기 위한 제1정전기 보호수단(61)과, 입력패드(IN)에서 발생되는 정전기로부터 회로를 보호하기 위한 제2정전기 보호수단(63)으로 이루어진다.

정전기 보호부(60)의 제1정전기 보호수단(61)은 드레인이 출력인에이블단자(EN)에 연결되고 게이트와 소오스가 접지된 PMOS 트랜지스터로 된 다이오드(62)로 구성되고, 제2정전기 보호수단(63)은 소오스 및 게이트에 전원전압(Vcc)이 인가되고 드레인에 입력패드(IN)가 연결된 PMOS 트랜지스터로 된 다이오드(64)와, 드레인이 입력패드(IN)에 연결되고 게이트와 소오스가 접지된 NMOS 트랜지스터로 된 다이오드(65)로 구성된다.

제2실시예에 따른 반도체 메모리장치의 출력버퍼회로에 있어서, 슈미트 트리거부(70)는 게이트에 각각 입력패드(IN)로부터 입력신호가 인가되고 전원전압(Vcc)과 접지사이에 직렬 연결된 제1 및 제2PMOS 트랜지스터(71, 72) 및 NMOS 트랜지스터(73, 74)와, 게이트가 제2PMOS 트랜지스터(72)와 제2NMOS 트랜지스터(73)의 드레인단자에 공통 연결되고 소오스가 제1PMOS 트랜지스터(71)의 드레인과 제2PMOS 트랜지스터(72)의 소오스에 공통 연결되며 드레인이 접지된 제3PMOS 트랜지스터(75)와, 게이트가 제2PMOS 트랜지스터(72)와 제2NMOS 트랜지스터(73)의 드레인단자에 공통 연결되고 소오스가 제2NMOS 트랜지스터(73)의 소오스와 제2PMOS 트랜지스터(74)의 드레인에 공통 연결되며 드레인에 전원전압(Vcc)이 인가되는 제3NMOS 트랜지스터(75)로 이루어졌다.

제2실시예에 따른 반도체 메모리장치의 인에이블부(80)는 출력인에이블단자(EN)에 인가되는 출력인에이블신호를 반전시켜 주기 위한 제1 및 제2반전 게이트(81), (82)와, 제1 및 제2반전 게이트(81, 82)를 통해 인가되는 출력인에이블 신호와 슈미트 트리거부(70)를 통해 인가되는 입력신호를 입력하여 출력인에이블신호 인가시 입력신호를 상기 출력버퍼부(100)로 인가하기 위한 노아 게이트(83)와, 제1반전 게이트(81)를 통해 인가되는 출력인에이블 신호와 슈미트 트리거부(70)를 통해 인가되는 입력신호를 입력하여 출력인에이블신호 인가시 입력신호를 상기 출력버퍼부(100)로 인가하기 위한 낸드 게이트(84)로 구성된다.

상기한 바와같은 구성을 갖는 본 발명의 제2실시예에 따른 반도체 메모리장치의 출력버퍼회로의 동작을 설명하면 다음과 같다.

출력인에이블단자(EN)로부터 로우상태로 액티브된 출력인에이블 신호가 인가되면, 출력인에이블부(90)의 노아 게이트(83)의 일입력으로 로우상태의 신호가 인가되고, 낸드 게이트(84)의 일입력에는 하이상태의 신호가 인가된다.

입력패드(IN)로부터 입력신호는 노이즈가 슈미트 트리거부(70)를 통해 제거된 다음 인에이블부(80)의 노아 게이트(83) 및 낸드 게이트(84)의 타입력으로 인가된다. 이때, 입력신호가 로우상태일 경우에는 노드(g)와(h)는 각각 하이상태로 된다.

노드 (g)와 (h)가 각각 하이상태로 되어 출력버퍼부(100)에는 하이상태의 입력신호가 인가되어 상기의 제1도에서 설명한 바와같이 각 구동부(10-30)의 풀업 트랜지스터(13, 23, 33)가 동작하여 출력패드(OUT)로 하이상태의 신호를 출력한다.

입력신호가 하이상태 일경우에는 노드(g)와 (h)는 각각 로우상태로 되어 각 구동부(10-30)의 풀다운 트랜지스터(14, 24, 34)가 동작하여 출력패드(OUT)를 통해 롱상태의 신호가 출력된다.

한편, 출력인에이블단자(EN)에 인가되는 출력인에이블신호가 하이상태로 디스에이블되는 경우에는 노아 게이트(83)의 일입력으로 하이상태의 신호가 인가되고, 낸드 게이트(84)의 일입력으로 로우상태의 신호가 인가되므로 입력패드(IN)를 통해 인가되는 입력신호에 관계없이 노아 게이트(83)와 낸드 게이트(84)의 출력은 각각 로우 및 하이상태로 되어 출력버퍼부(100)의 동작은 디스에이블된다.

제2실시예에 따른 출력버퍼회로의 출력버퍼부(100)의 구성 및 동작이 제1실시예에 따른 출력버퍼회로의 구성 및 동작이 동일하므로, 도 4 에 도시된 바와같은 출력특성을 얻을 수 있게 된다.

한편, 출력인에이블단자(EN)에 커다란 음의 정전기가 출력인에이블단자(EN)에 발생되면 다이오드(62)가 턴온되어 정전기 패스가 형성되어 정전기를 방전시켜 회로를 보호하게 된다.

그리고, 입력패드(IN)에 음의 정전기가 발생되면 다이오드(65)가 턴온되고, 양의 정전기가 발생되면 다이오드(64)가 턴온되어 정전기 패스가 형성되어 입력패드(IN)에 발생된 정전기를 방전시켜 주어 회로를 보호하게 된다.

상기에서 설명한 바와같은 본 발명에 따르면, 출력패드를 순차적으로 구동시켜 접지바운싱을 감소시켜 줌으로써, 동작시 접지바운싱에 의한 오동작을 방지하고, 출력버퍼회로에 슈미트 트리거회로와 정전기보호소자를 추가하여 입력 노이즈와 정전방전특성을 개선시킬 수 있다.

Claims

입력패드(IN)에 인가되는 입력신호를 입력하여 출력패드(OUT)를 1차로 구동시켜 주기 위한 제1구동부(10)와, 상기 입력패드(IN)에 인가되는 입력신호의 레벨과 일정전압차를 갖는 신호를 입력하여 출력패드(OUT)를 2차로 구동시켜 주기 위한 제2구동부(20)와, 상기 제2구동부(20)에 인가되는 입력신호의 레벨과 일정전압차를 갖는 신호를 입력하여 출력패드(OUT)를 3차로 구동시켜 출력패드(OUT)를 통해 소정의 신호를 출력하기 위한 제3구동부(30)를 포함하는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼회로.
제 1 항에 있어서, 제1구동부(10)는 입력패드(IN)를 통해 인가되는 입력신호를 반전시켜 주기 위한 반전 게이트(11, 12)와, 제1반전 게이트(11), (12)의 출력신호가 각각 게이트에 인가되고 전원전압(Vcc)과 접지사이에 연결된 풀업용 PMOS 트랜지스터(13)와 풀다운용 NMOS 트랜지스터(14)로 구성되는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼회로.
제 1 항에 있어서, 제2구동부(20)는 입력패드(IN)를 통해 인가되는 신호의 레벨을 일정치만큼 전압강하시켜 주기위한 저항(21, 22)과, 각각의 저항(21, 22)을 통해 전압강하된 입력패드(IN)로부터 인가되는 신호가 각각 게이트에 인가되고 전원전압(Vcc)과 접지사이에 연결된 풀업용 PMOS 트랜지스터(23)와 풀다운용 NMOS 트랜지스터(24)로 구성되는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼회로.
제 1 항에 있어서, 제3구동부(30)는 입력패드(IN)를 통해 인가되는 제2구동부(20)에 인가되는 신호의 레벨을 일정치만큼 전압강하시켜 주기위한 저항(31, 32)과, 각각의 저항(31, 32)을 통해 전압강하된 입력신호가 각각 게이트에 인가되고 전원전압(Vcc)과 접지사이에 연결된 풀업용 PMOS 트랜지스터(33)와 풀다운용 NMOS 트랜지스터(34)로 구성되는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼회로.
제 1 항에 있어서, 입력패드(IN)를 통해 인가되는 입력신호에 의해 구동되어 제1구동부 내지 제3구동부(10-30)의 턴오프시 누설전류가 흐르는 것을 방지하는 누설전류 방지회로를 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼회로.
제 5 항에 있어서, 누설전류 방지회로는 입력패드(IN)를 통해 인가되는 입력신호에 의해 구동되어 제1구동부(10) 내지 제3구동부(30)의 풀업용 PMOS 트랜지스터(13, 23, 33)의 턴오프시 누설전류를 방지하기 위한 제1누설전류 방지부(40)와, 입력패드(IN)를 통해 인가되는 입력신호에 의해 구동되어 제1구동부(10) 내지 제3구동부(30)의 풀다운용 NMOS 트랜지스터(14, 24, 34)의 턴오프시 누설전류를 방지하기 위한 제2누설전류 방지부(50)을 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼회로.
제 6 항에 있어서, 상기 제1누설전류 방지부(40)는 게이트에 입력패드(IN)로부터 입력신호가 인가되고 전원전압(Vcc)과 제2구동부(20)의 풀업용 PMOS 트랜지스터(23)의 게이트 사이에 연결된 제1PMOS 트랜지스터(41)와, 게이트에 입력패드(IN)로부터 입력신호가 인가되고 전원전압(Vcc)과 제3구동부(30)의 풀업용 PMOS 트랜지스터(33)의 게이트 사이에 연결된 제2PMOS 트랜지스터(42)로 구성되는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼회로.
제 6 항에 있어서, 상기 제2누설전류 방지부(50)는 게이트에 입력패드(IN)로부터 입력신호가 인가되고 제2구동부(20)의 풀다운용 NMOS 트랜지스터(24)의 게이트 사이에 연결된 제1NMOS 트랜지스터(51)와, 게이트에 입력패드(IN)로부터 입력신호가 인가되고 제3구동부(30)의 풀다운용 NMOS 트랜지스터(34)의 게이트 사이에 연결된 제2NMOS 트랜지스터(52)로 구성되는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼회로.
입력패드(IN)로부터 인가되는 입력신호를 인에이블신호에 의해 구동되어 출력패드(OUT)를 통해 출력하는 출력 버퍼부(100)와, 출력인에이블단자(EN)로부터 출력인에이블신호에 의해 인에이블되어 입력신호를 출력버퍼부(100)로 인가하기 위한 인에이블부(80)와, 입력패드(IN)로부터 인가되는 입력신호의 노이즈를 감소시켜 주기 위한 슈미트 트리거부(70)와, 출력 인에이블단자(EN)와 입력패드(IN)에서 발생되는 정전기로부터 회로를 보호하기 위한 정전기보호부(60)를 포함하는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼회로.
제 9 항에 있어서, 입력패드(IN)에 인가되는 입력신호를 입력하여 출력패드(OUT)를 1차로 구동시켜 주기 위한 제1구동부(10)와, 상기 입력패드(IN)에 인가되는 입력신호의 레벨과 일정전압차를 갖는 신호를 입력하여 출력패드(OUT)를 2차로 구동시켜 주기 위한 제2구동부(20)와, 상기 제2구동부(20)에 인가되는 입력신호의 레벨과 일정전압차를 갖는 신호를 입력하여 출력패드(OUT)를 3차로 구동시켜 출력패드(OUT)를 통해 소정의 신호를 출력하기 위한 제3구동부(30)를 포함하는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼회로.
제 10 항에 있어서, 제1구동부(10)는 입력패드(IN)를 통해 인가되는 입력신호를 반전시켜 주기 위한 반전 게이트(11, 12)와, 제1반전 게이트(11), (12)의 출력신호가 각각 게이트에 인가되고 전원전압(Vcc)과 접지사이에 연결된 풀업용 PMOS 트랜지스터(13)와 풀다운용 NMOS 트랜지스터(14)로 구성되는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼회로.
제 10 항에 있어서, 제2구동부(20)는 입력패드(IN)를 통해 인가되는 신호의 레벨을 일정치만큼 전압강하시켜 주기위한 저항(21, 22)과, 각각의 저항(21, 22)을 통해 전압강하된 입력패드(IN)로부터 인가되는 신호가 각각 게이트에 인가되고 전원전압(Vcc)과 접지사이에 연결된 풀업용 PMOS 트랜지스터(23)와 풀다운용 NMOS 트랜지스터(24)로 구성되는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼회로.
제 10 항에 있어서, 제3구동부(30)는 입력패드(IN)를 통해 인가되는 제2구동부(20)에 인가되는 신호의 레벨을 일정치만큼 전압강하시켜 주기위한 저항(31, 32)과, 각각의 저항(31, 32)을 통해 전압강하된 입력신호가 각각 게이트에 인가되고 전원전압(Vcc)과 접지사이에 연결된 풀업용 PMOS 트랜지스터(33)와 풀다운용 NMOS 트랜지스터(34)로 구성되는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼회로.
제 10 항에 있어서, 입력패드(IN)를 통해 인가되는 입력신호에 의해 구동되어 제1구동부(10) 내지 제3구동부(30)의 풀업용 PMOS 트랜지스터(13, 23, 33)의 턴오프시 누설전류를 방지하기 위한 제1누설전류 방지부(40)와, 입력패드(IN)를 통해 인가되는 입력신호에 의해 구동되어 제1구동부(10) 내지 제3구동부(30)의 풀다운용 NMOS 트랜지스터(14, 24, 34)의 턴오프시 누설전류를 방지하기 위한 제2누설전류 방지부(50)을 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼회로.
제 14 항에 있어서, 상기 제1누설전류 방지부(40)는 게이트에 입력패드(IN)로부터 입력신호가 인가되고 전원전압(Vcc)과 제2구동부(20)의 풀업용 PMOS 트랜지스터(23)의 게이트 사이에 연결된 제1PMOS 트랜지스터(41)와, 게이트에 입력패드(IN)로부터 입력신호가 인가되고 전원전압(Vcc)과 제3구동부(30)의 풀업용 PMOS 트랜지스터(33)의 게이트 사이에 연결된 제2PMOS 트랜지스터(42)로 구성되는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼회로.
제 14 항에 있어서, 상기 제2누설전류 방지부(50)는 게이트에 입력패드(IN)로부터 입력신호가 인가되고 제2구동부(20)의 풀다운용 NMOS 트랜지스터(24)의 게이트 사이에 연결된 제1NMOS 트랜지스터(51)와, 게이트에 입력패드(IN)로부터 입력신호가 인가되고 제3구동부(30)의 풀다운용 NMOS 트랜지스터(34)의 게이트 사이에 연결된 제2NMOS 트랜지스터(52)로 구성되는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼회로.
제 10 항에 있어서, 정전기 보호부(60)는 출력 인에이블단자(EN)에서 발생되는 정전기로부터 회로를 보호하기 위한 제1정전기 보호수단(61)과, 입력패드(IN)에서 발생되는 정전기로부터 회로를 보호하기 위한 제2정전기 보호수단(63)으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼회로.
제 17 항에 있어서, 정전기 보호부(60)의 제1정전기 보호수단(61)은 드레인이 출력인에이블단자(EN)에 연결되고 게이트와 소오스가 접지된 PMOS 트랜지스터로 된 다이오드(62)로 구성되는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼회로.
제 17 항에 있어서, 정전기 보호부(60)의 제2정전기 보호수단(63)은 소오스 및 게이트에 전원전압(Vcc)이 인가되고 드레인에 입력패드(IN)가 연결된 PMOS 트랜지스터로 된 다이오드(64)와, 드레인이 입력패드(IN)에 연결되고 게이트와 소오스가 접지된 NMOS 트랜지스터로 된 다이오드(65)로 구성되는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼회로.
제 10 항에 있어서, 인에이블부(80)는 출력인에이블단자(EN)에 인가되는 출력인에이블신호를 반전시켜 주기 위한 제1 및 제2반전 게이트(81), (82)와, 제1 및 제2반전 게이트(81, 82)를 통해 인가되는 출력인에이블 신호와 슈미트 트리거부(70)를 통해 인가되는 입력신호를 입력하여 출력인에이블신호 인가시 입력신호를 상기 출력버퍼부(100)로 인가하기 위한 노아 게이트(83)와, 제1반전 게이트(81)를 통해 인가되는 출력인에이블 신호와 슈미트 트리거부(70)를 통해 인가되는 입력신호를 입력하여 출력인에이블신호 인가시 입력신호를 상기 출력버퍼부(100)로 인가하기 위한 낸드 게이트(84)로 구성되는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼회로.