WO2011062442A4 - 표시장치 구동회로의 출력전압 안정화 회로 - Google Patents

표시장치 구동회로의 출력전압 안정화 회로 Download PDF

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서정일
권용중
김언영
나준호
한윤택
김지훈
송현민
손영준
정성완
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(주)실리콘웍스
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    • H03F1/308—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in push-pull amplifiers using MOSFET
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    • G09G2380/02—Flexible displays

Definitions

  • the present invention relates to an output voltage stabilization circuit, and more particularly, to an output voltage stabilization circuit of a display device driving circuit for stabilizing an output voltage of a display device driving circuit.
  • an electronic paper is a display device composed of a plurality of spherical capsules and plastic transistors on and above spherical capsules, and is a display technology using reflected light like paper unlike an existing display using a backlight.
  • EPDs Electronic paper display devices
  • the electronic paper display device is clearer than the liquid crystal display device, has a wide viewing angle, and has a memory function, so that even if the power is turned off, the previous data is not lost, and thus it can be widely used for a bulletin board and an electronic book.
  • the electronic paper display device maintains the ground level (VSS) at the driving circuit output of the electronic paper display device after the power-off in order to retain the previous data.
  • the driving circuit output may not maintain the ground level (VSS) according to the power off sequence (Power Off Sequence).
  • FIG. 1 is a block diagram showing a configuration of a driving circuit of a conventional electronic paper display device.
  • a driving circuit 100 of a conventional electronic paper display device includes a level shifter 110 and an output driver 120.
  • the level shifter 110 outputs the low potential data (LV DATA_1 to LV DATA_3) to the high potential data (HV DATA1 to HV (LV DATA1 to LV DATA_3)) using the low power supply voltage (VCC), the high power voltage (VPOS / VNEG), and the bias voltage DATA3) and provides it to the output driver 120.
  • the output driver 120 provides an output signal (Output) corresponding to the high-potential data (HV DATA1 to HV DATA3) to a display panel (not shown).
  • the output signal Output includes a ground voltage VSS and a high voltage VPOS / VNEG.
  • the low power supply voltage VCC is a power supply voltage supplied to the low power supply voltage circuit for inputting a signal to the output driver 120.
  • the low power supply voltage circuit is a level shifter 110 that generates a circuit (not shown) that generates the bias voltage Vbias_LV or low potential data (LV DATA_1 to LV DATA_3).
  • the high power source voltage VPOS / VNEG is a power source voltage supplied to the output driver 120.
  • the high power source voltage VPOS / VNEG includes a positive power source voltage VPOS and a negative power source voltage VNEG.
  • the driving circuit of the electronic paper display device is constituted by a low power supply voltage circuit using a low power supply voltage and a high power supply voltage circuit using a high power supply voltage.
  • a driving circuit a general logic circuit operates at a low base voltage, and an output circuit for driving a display panel operates at a high voltage.
  • FIG. 2 is a circuit diagram of the output driver shown in Fig.
  • the output driver 120 outputs a positive voltage VPOS, a negative voltage VNEG, or a ground voltage VSS according to the levels of the high potential data signals HV DATA_1 to HV DATA_3 provided from the level shifter 110 VSS).
  • Conventional electronic paper display devices include a low power supply voltage circuit using a low power supply voltage and a high power supply voltage circuit using a high power supply voltage and a high power supply voltage having different voltage levels.
  • a circuit using two or more different power supply voltages there is a possibility that the circuit malfunctions in accordance with the sequence of the power supply off of the low power supply voltage and the high power supply voltage. Such malfunction may have a serious effect on the electronic paper display device.
  • FIG. 3 is a diagram showing a power-off sequence when the low power supply voltage VCC is turned off earlier than the high power voltage VPOS / VNEG in the driving circuit of the electronic paper display device.
  • the level shifter 110 receives an abnormal signal, and the level shifter 110 outputs an abnormal signal. Accordingly, the output driver 120 can output a signal at an unclear level other than the positive voltage VPOS, the negative voltage VNEG, or the ground voltage VSS.
  • the output of the output driver 120 is connected to the output of the unclear level of the level shifter 110 A signal is applied to the floating state, and thus the output terminal of the output driver 120 also becomes a floating state.
  • FIG. 4 is a diagram showing a power-off sequence when the high power voltage VPOS / VNEG is turned off earlier than the low power-source voltage VCC in the drive circuit of the electronic paper display device.
  • An aspect of the present invention is to provide an output voltage stabilizing circuit for a display device driving circuit which prevents an output of a driving circuit from being transmitted to a display panel when a power supply voltage supplied to the driving circuit of the display device is off.
  • an output voltage stabilizing circuit for a display device driving circuit for outputting an output signal of a ground level to a display panel when a power supply voltage supplied to a driving circuit of the display device is off.
  • a display device including a plurality of switching elements, each switching element being configured to detect an off state of a high voltage and a low voltage supplied to a driving circuit of a display device, To stabilize the output voltage of the display device driving circuit.
  • an output voltage stabilizing circuit for a display device driving circuit, comprising: a power source for enabling and disabling an output control signal when one of a high voltage and a low voltage is turned off; And an output driver for outputting an output signal to the display panel in response to a data signal provided from the off-pulse generating unit and the level shifter and for blocking an output signal output to the display panel in response to the output control signal. do.
  • an output voltage stabilizing circuit for a display device driving circuit including a positive power source voltage (VPOS), a negative power source voltage (VNEG)
  • VPOS positive power source voltage
  • VNEG negative power source voltage
  • a power supply OFF pulse generation section for receiving the low power supply voltage VCC having a small magnitude of the high potential data signal LV_DATA_1 to LV_DATA_3 and generating the positive control signal PD_POS and the negative control signal PD_NEG, HV_DATA_1 to HV_DATA_3) and an output signal having the positive supply voltage (VPOS), the negative supply voltage (VNEG) or the ground voltage (VSS) in response to the positive control signal, the negative control signal and the high- (VCC), the positive power-supply voltage (VPOS), and the negative power-supply voltage (VNEG) Regardless characterized in that for stabilizing the voltage of the output signal.
  • the output voltage stabilizing circuit of the display device driving circuit according to the present invention detects the power supply off state when the supply power supplied to the drive circuit of the display device is off so as to stabilize the level of the output signal provided to the display panel regardless of the power off sequence There is an advantage that can be made.
  • FIG. 1 is a block diagram showing a configuration of an output driving circuit of a conventional electronic paper display device.
  • FIG. 2 is a circuit diagram of the output driver shown in Fig.
  • FIG. 3 is a diagram showing a power-off sequence when the low power-supply voltage VCC is turned off earlier than the high-voltage VPOS / VNEG in the driving circuit of the electronic paper display device.
  • FIG. 4 is a diagram showing a power-off sequence when the high power voltage VPOS / VNEG is turned off earlier than the low power-source voltage VCC in the drive circuit of the electronic paper display device.
  • FIG. 5 is a configuration diagram showing an output voltage stabilizing circuit of the display device driving circuit according to the first embodiment of the present invention.
  • FIG. 6 is a configuration diagram showing an output voltage stabilizing circuit of another display device driving circuit according to the first embodiment of the present invention.
  • FIG. 7 is a configuration diagram showing an output voltage stabilizing circuit of the display device driving circuit according to the second embodiment of the present invention.
  • FIG. 8 is a circuit diagram showing an embodiment of the output driver shown in Fig. 7
  • FIG. 9 is a diagram showing an embodiment of the power-off pulse generating unit shown in FIG.
  • FIG. 10 is a diagram showing another embodiment of the power-off pulse generating unit shown in FIG.
  • FIG. 11 is a diagram showing voltages at respective nodes of the power-off pulse generator shown in Fig.
  • FIG. 12 is a diagram showing another embodiment of the power-off pulse generator shown in FIG.
  • FIG. 13 is a circuit diagram showing another embodiment of the power-off pulse generating unit shown in Fig.
  • FIG. 14 is a circuit diagram showing the configuration of the first reference value generator shown in FIG.
  • FIG. 15 is a circuit diagram showing a configuration of a second reference value generator shown in FIG.
  • FIG. 16 is a circuit diagram showing a configuration of the first comparator shown in Fig.
  • FIG. 17 is a circuit diagram showing the configuration of the second comparator shown in Fig.
  • 18 is a diagram showing a correlation between the change in the current magnitude of the first reference value generator according to the positive power supply voltage and the output of the first comparator.
  • 19 is a diagram showing a correlation between a change in current size of a second reference value generator according to a low power supply voltage and an output of a second comparator.
  • the display device may be an electronic paper display device in which the output level of the drive circuit is kept constant after power-off to maintain previous data.
  • the display device includes not only an electronic paper display device but also an electronic device such as a display device requiring three-phase output.
  • FIG. 5 is a configuration diagram showing an output voltage stabilizing circuit of the display device driving circuit according to the first embodiment of the present invention.
  • the output voltage stabilizing circuit of the display device driving circuit includes a power-off pulse generator 210, a level shifter 220, and an output driver 230.
  • the level shifter 220 is an output control unit for controlling the output driver 230.
  • the level shifter 220 converts low potential data (not shown) into high potential data In1 and In2, And provides it to the driver 230.
  • the output driver 230 drives the display panel 240 by providing an output signal Output to the display panel 240 according to the high-potential data In1 and In2.
  • the display panel 240 may be a display panel used in an electronic paper display device.
  • the output driver 230 includes a positive driver 231, a negative driver 232, and a switching unit 233.
  • the positive driver 231 receives the positive voltage VPOS as a power supply voltage and is driven in response to the first high-potential data In1 of the high-potential data In1 and In2.
  • the negative driver 232 receives the negative voltage VNEG as a power supply voltage and is driven in response to the second high-potential data In2 of the high-potential data In1 and In2.
  • the first high-potential data In1 and the second high-potential data In2 may be the same signal or may be different signals.
  • the switching unit 233 transmits the output signal Output to the display panel 240 or blocks transmission of the output signal Output in accordance with the output control signals ctrl1 and ctrl2 of the power off pulse generating unit 210.
  • the switching unit 233 is implemented as a transistor that receives the output control signals ctrl1 and ctrl2 at the control terminal and transmits the positive power supply voltage VPOS and the negative power supply voltage VNEG to the display panel 240, .
  • the switching unit 233 includes a first PMOS transistor P1 and a first NMOS transistor N1.
  • the first PMOS transistor P1 has a control terminal receiving the first output control signal ctrl1, a first terminal connected to the positive driver 231 and supplied with the positive power supply voltage VPOS, And a second terminal connected to the display panel 240.
  • the first NMOS transistor N1 has a control terminal receiving the second output control signal ctrl2, a first terminal connected to the negative driver 232 and supplied with a negative power supply voltage VNEG, And a second terminal connected to the display panel 240.
  • the power off pulse generating unit 210 enables the output control signals ctrl1 and ctrl2 when the low power source voltage VCC is turned off and outputs the enable signals to the switching unit 233.
  • the output control signals ctl1 and ctl2 are signals for controlling the output driver 230 so that the output signal Output is not output to the display panel 240.
  • FIG. 6 is a configuration diagram showing an output voltage stabilizing circuit of another display device driving circuit according to the first embodiment of the present invention.
  • the output voltage stabilizing circuit of another display device driving circuit includes a power-off pulse generating unit 310, a level shifter 320, and an output driver 330.
  • the output driver 330 drives the display panel 340 by providing an output signal Output to the display panel 340 according to the high-potential data In1 and In2.
  • the output driver 330 includes a positive driver 331, a negative driver 332, and switching units 333 and 334.
  • the positive driver 331 receives the positive voltage VPOS as the power supply voltage through the first switching unit 333 and is driven in response to the first high-potential data In1.
  • the negative driver 332 receives the negative voltage VNEG through the second switching unit 334 as a power supply voltage and is driven in response to the second high-potential data In2.
  • the switching units 333 and 334 transmit the output signal Output to the display panel 340 or block the transmission of the output signal Output in accordance with the output control signals ctrl1 and ctrl2 of the power off pulse generating unit 310.
  • the switching units 333 and 334 include a second PMOS transistor P2 and a second NMOS transistor N2.
  • the second PMOS transistor P2 includes a control terminal receiving the first output control signal ctrl1, a first terminal supplied with the positive power supply voltage VPOS, and a second terminal connected to the positive driver 331 do.
  • the second NMOS transistor N2 includes a control terminal receiving the second output control signal ctrl2, a first terminal supplied with the negative power supply voltage VNEG, and a second terminal connected to the negative driver 332 do.
  • level shifter 320 and the power-off-pulse generating unit 310 are the same as those of the output voltage stabilizing circuit of the driving circuit of the display device according to the first embodiment of the present invention described with reference to FIG. 5 And therefore detailed description thereof will be omitted.
  • the output voltage stabilizing circuit of the display device driving circuit according to the first embodiment of the present invention shown in FIGS. 5 and 6 may include a plurality of output drivers including an output unit for outputting an output signal to the display panel and including a switching unit.
  • Each output driver receives high-potential data from a level shifter and drives it.
  • the switching unit of each output driver is controlled in common by the output control signal, so that the output signal of the output driver is intermittently transmitted to the display panel.
  • the level shifters 220 and 320 are not driven and the output drivers 230 and 330 are driven during a period t2 when the low power source voltage VCC is turned off and the high voltage VPOS / VNEG is turned on .
  • the power off pulse generating unit 210 When the low voltage power supply VCC is off (t2), the power off pulse generating unit 210 generates the first output control signal ctrl1 And outputs the second output control signal ctrl2 to the low level and outputs the second output control signal ctrl2. Therefore, the first PMOS transistor P1 and the first NMOS transistor N1 are turned off. Therefore, even if the output driver 230 is driven by the abnormal high-potential data ln1 and ln2, the positive power-supply voltage VPOS, the negative power- The voltage VNEG is not transmitted to the display panel 240 as the output signal OUTPUT.
  • the display panel 240 does not receive an unclear output signal from the drive circuit of the electronic paper display device, so that the previous data can be held.
  • FIG. 7 is a configuration diagram showing an output voltage stabilizing circuit of a display device driving circuit according to a second embodiment of the present invention.
  • the output voltage stabilizing circuit 500 of the display device driving circuit according to the second embodiment of the present invention includes a power-off pulse generator 510, a level shifter 520, and an output driver 530 .
  • the power off pulse generator 510 receives the positive power source voltage VPOS and the negative power source voltage VNEG and generates a positive control signal PD_POS and a negative control signal PD_NEG in response to the low power source voltage VCC. do.
  • the low power supply voltage VCC is a power supply voltage of a low voltage (LV) or middle voltage (MV) level as a power supply voltage of a circuit (not shown) for supplying an input to the level shifter 520, It is a power supply voltage smaller than the high voltage.
  • the positive power supply voltage VPOS and the negative power supply voltage VNEG are power supply voltages supplied to the output driver 530 and the level shifter 520.
  • the positive power supply voltage VPOS and the negative power supply voltage VNEG are high voltage ) Level, and have characteristics of positive voltage and negative voltage, respectively.
  • the positive power supply voltage VPOS is preferably a positive voltage higher than a voltage of VCC to + xV (x is a positive number of VCC or more), that is, a low power supply voltage VCC.
  • the negative power supply voltage VNEG is preferably a negative voltage lower than the voltage of -xV to -VCC, that is, the low power supply voltage VCC. It is preferable that the low power supply voltage VCC has a range within the positive power supply voltage VPOS and the negative power supply voltage VNEG.
  • the positive control signal PD_POS and the negative control signal PD_NEG are enabled when one of the low power supply voltage VCC and the high power voltage VPOS / VNEG is powered off, 530 to control the positive voltage switch 531 and the negative voltage switch 532.
  • the level shifter 520 is a circuit controlled by a bias voltage Vbias_LV generated by a bias circuit (not shown) having a low power supply voltage VCC as a power supply voltage.
  • the level shifter 520 converts the first to third low potential data signals LV DATA_1 to LV_DATA_3 into first to third high potential data signals HV DATA_1 to HV_DATA_3 and provides the first to third low potential data signals LV DATA_1 to LV_DATA_3 to the output driver 530 .
  • the output driver 530 When the positive control signal PD_POS and the negative control signal PD_NEG are disabled, the output driver 530 outputs the output signals (HV DATA_1 to HV_DATA_3) according to the first to third high potential data signals (HV DATA_1 to HV_DATA_3) Output) to the display panel (not shown).
  • the display panel may be, for example, a display panel used in an electronic paper display device.
  • FIG. 8 is a circuit diagram showing an embodiment of the output driver shown in Fig.
  • the output driver 530 includes a positive voltage switch 531, a negative voltage switch 532, a ground voltage switch 533, and an output driver driving unit 534.
  • the positive voltage switch 531 may be a transistor MP1 for switching the positive power supply voltage VPOS to the output driver driver 534 in response to the positive control signal PD_POS applied to the control terminal.
  • the positive voltage switch 531 blocks the output node and the positive power terminal in response to the enabled positive control signal PD_POS to prevent the positive power source voltage VPOS from being output to the output node Output.
  • the negative voltage switch 532 may be a transistor MN1 that switches the negative power supply voltage VNEG to the output driver driver 534 in response to a negative control signal PD_NEG applied to the control terminal.
  • the negative voltage switch 532 cuts off between the output node A and the negative power terminal in response to the enabled negative control signal PD_NEG to prevent the negative power supply voltage VNEG from being output to the output node A .
  • the ground voltage switch 533 may be a transistor MN4 that switches the ground voltage VSS to the output driver driving unit 534 in response to the positive control signal PD_POS applied to the control terminal.
  • the ground voltage switch 533 shorts between the output node A and the ground voltage terminal in response to the enabled positive control signal PD_POS so that the voltage level of the output node A is changed to the ground voltage VSS level .
  • the output driver driver 534 outputs the positive power supply voltage VPOS, the negative power supply voltage VNEG and the ground voltage VSS to the output node (in response to the high potential data signals HV DATA_1 to HV_DATA_3) A) of the transistors MP2, MN2, MN3.
  • the output driver driving section 534 receives the positive power supply voltage VPOS from the positive voltage switch 531 and the negative power supply voltage VNEG from the negative voltage switch 532 and outputs the high potential data signals HV DATA_1 to HV_DATA_3 And outputs the output signal Output.
  • the positive control signal PD_POS When the low power supply voltage VCC and the high power supply voltage VPOS / VNEG are turned on and normally supplied, the positive control signal PD_POS becomes a logic low negative power supply voltage VNEG level, and the negative control signal PD_NEG becomes a positive power supply voltage VPOS level of logic high and is disabled.
  • the positive control signal PD_POS when either the low power supply voltage VCC or the high power supply voltage VPOS / VNEG is turned off, the positive control signal PD_POS becomes the positive power supply voltage VPOS level of the logic high, Becomes a negative power supply voltage (VNEG) level of logic low.
  • the positive voltage switch 531 and the negative voltage switch 532 of the output driver 530 are opened when one of the low power supply voltage VCC and the high voltage VPOS / VNEG is turned off, The voltage switch 533 is short-circuited so that the voltage level of the output signal Output of the output node A is forced to the ground voltage VSS so that a stable voltage Level.
  • FIG. 9 is a diagram showing an embodiment of the power-off pulse generating unit shown in FIG.
  • the power-off pulse generating unit 510 includes a first comparator 511a, a second comparator 512a, a third comparator 513a, and an output unit 514a.
  • the first comparator 511a compares the low power supply voltage VCC with the reference voltage Vref and outputs a first comparison signal.
  • the first comparator 511a outputs a logic high if the low power supply voltage VCC is greater than the reference voltage Vref and the first comparator 511a outputs the first logic low when the low power supply voltage VCC is lower than the reference voltage Vref. And outputs a comparison signal.
  • the first comparator 511a receives the low power supply voltage VCC at the non-inverting terminal (+) and receives the reference voltage Vref at the inverting terminal (-).
  • the reference voltage Vref is a voltage applied from the outside or through an internal bias circuit, and ranges from a ground level to a low power supply voltage (VCC) level.
  • the reference voltage Vref has a voltage level of VCC / 2.
  • the second comparator 512a compares the reference voltage Vref with the low power supply voltage VCC and outputs a second comparison signal.
  • the second comparator 512a outputs a second comparison signal of logic high if the reference voltage Vref is greater than the low power supply voltage VCC and outputs a second comparison signal of logic high when the reference voltage Vref is less than the power supply voltage VCC. 2 output a comparison signal.
  • the second comparator 512a receives the reference voltage Vref at the non-inverting terminal (+) and receives the low voltage VCC at the inverting terminal (-).
  • the third comparator 513a outputs a third comparison signal in response to the output of the first comparator 511a and the output of the second comparator 512a.
  • the third comparator 513a compares the first comparison signal with the second comparison signal and outputs a third comparison signal of logic high if the first comparison signal is larger than the second comparison signal, And outputs a third comparison signal of logic low.
  • the output of the third comparator 513a is a positive power supply voltage VPOS when it is logic high and a negative power supply voltage VNEG when it is logic low.
  • the third comparator 513a is composed of a third PMOS transistor MP3, a fourth PMOS transistor MP4, a third NMOS transistor MN3, and a fourth NMOS transistor MN4.
  • the third PMOS transistor MP3 includes a control terminal receiving the first comparison signal, a first terminal receiving the positive power supply voltage VPOS, and a second terminal connected to the first terminal of the fourth NMOS transistor MN4. Terminal.
  • the fourth PMOS transistor MP4 includes a control terminal receiving the second comparison signal, a first terminal receiving the positive power supply voltage VPOS, and a second terminal coupled to the first terminal of the fifth NMOS transistor MN5. Terminal.
  • the fourth NMOS transistor MN4 has a first terminal connected to the second terminal of the third PMOS transistor MP3, a second terminal receiving the negative power supply voltage VNEG, and a control terminal connected to the first terminal.
  • the fifth MOS transistor MN5 has a control terminal connected to the control terminal of the fourth NMOS transistor MN4, a first terminal connected to the second terminal of the fourth PMOS transistor MP4, and a negative power supply voltage And a second terminal receiving the input signal VNEG.
  • the output unit 514a inverts the third comparison signal to generate a positive control signal PD_POS and inverts the positive control signal PD_POS to generate a negative control signal PD_NEG.
  • the output section 514a includes a first inverter IV1 and a second inverter IV2.
  • the first inverter IV1 receives and inverts the third comparison signal, which is the voltage of the second node Node2, and outputs the positive control signal PD_POS.
  • the second node Node2 is a node to which the first terminal of the fifth NMOS transistor MN5 and the second terminal of the fourth NMOS transistor MN4 are connected.
  • the second inverter IV2 receives and inverts the positive control signal PD_POS, which is the voltage of the third node Node3, and outputs the negative control signal PD_NEG.
  • the third node Node3 is a node to which the output terminal of the first inverter IV1 and the input terminal of the second inverter IV2 are connected.
  • the conventional differential comparator may not be the output of the rail to rail depending on the process change or the change of the power supply.
  • the power-off-pulse generating unit 510 according to the present embodiment is not sensitive to variations in the characteristics of the respective devices due to the change of the power supply or the process, by the way that the third comparator 513a compares the outputs of the differential comparators .
  • the power off pulse generating unit 510 according to the present embodiment generates a rail to rail output by the transistors MP3, MP4, MN4, and MN5 of the third comparator 513a,
  • the output signal of the second transistor 510 may have a level of the positive power-supply voltage VPOS and a level of the negative power-supply voltage VNEG.
  • the low power source voltage VCC is first turned off, and the positive power source voltage VPOS and the negative power source voltage VNEG are turned off later.
  • the first comparator 511a outputs a logic low first comparison signal and the second comparator 512a Outputs a second comparison signal of logic high. Accordingly, the fourth PMOS transistor MP4 is turned off and the third PMOS transistor MP3 is turned on, so that the voltage of the second node Node2 becomes a logic low.
  • the first inverter IV1 of the output section 514a receiving the logic low outputs a signal of the logic high voltage level as the positive control signal PD_POS and the second inverter IV2 of the output section 514a outputs the logic control signal PD_POS, And outputs a signal of the voltage level of the row to the negative control signal PD_NEG.
  • the logic low is a negative power supply voltage (VNEG) level and the logic high is a positive power supply voltage (VPOS) level.
  • VNEG negative power supply voltage
  • VPOS positive power supply voltage
  • the first comparator 511a outputs the logic high 1 comparison signal
  • the second comparator 512a outputs a second comparison signal of a logic low. Accordingly, the third PMOS transistor MP3 is turned off, the fourth PMOS transistor MP4 is turned on, and the voltage of the second node Node2 becomes logic high.
  • the first inverter IV1 of the output section 514a receiving the logic high inverts the voltage of the second node Node2 of the logic high to output a logic control signal PD_POS of the logic low and the second inverter IV2 Outputs a negative control signal PD_NEG of logic high.
  • the output driver may selectively output the low voltage power source VSS, the positive power source voltage VPOS, or the negative power source voltage VNEG according to the first to third high power data.
  • FIG. 10 is a diagram showing another embodiment of the power-off pulse generating unit shown in FIG.
  • the power-off pulse generating unit 510 includes a plurality of inverting units 515a to 519a connected in series for inverting a logic level of a signal input to the power-off pulse generating unit 510.
  • the inverting unit 515a at the forefront of the plurality of inverting units 215 to 219 receives the low power supply voltage VCC and receives the inverting unit 515a of the two inverting units 515a to 519a, And outputs the positive control signal PD_POS and the negative control signal PD_NEG, respectively, in the first and second sense amplifiers 518a and 519a.
  • Some portions 515a and 516a of the plurality of inverting portions 515a to 519a use the positive power source voltage VPOS and the ground voltage VSS as a power source and the portions 517a to 519a use the positive power source voltage VPOS, And a negative power supply voltage (VNEG).
  • the power-off-pulse generating unit 510 includes a first inverting unit 515a to a fifth inverting unit 519a.
  • the first inverting unit 515a includes a fifth PMOS transistor MP5, a sixth PMOS transistor MP6, a seventh PMOS transistor MP7, and a sixth PMOS transistor MP5 to which a low power supply voltage VCC is supplied to a control terminal.
  • a sixth NMOS transistor MN6 The positive supply voltage VPOS is supplied to the first terminal of the fifth PMOS transistor MP5 and the ground voltage VSS is supplied to the second terminal of the sixth NMOS transistor MN6.
  • the second terminal of the fifth PMOS transistor MP5 is connected to the first terminal of the sixth PMOS transistor MP6 and the second terminal of the sixth PMOS transistor MP6 is connected to the seventh PMOS transistor MP7. As shown in FIG. The second terminal of the seventh PMOS transistor MP7 is connected to the first terminal of the sixth NMOS transistor MN6.
  • the fourth node (Node4) to which the second terminal of the seventh PMOS transistor MP7 and the first terminal of the sixth NMOS transistor MN6 are connected becomes the output node of the first inverting unit 515a.
  • the second inverting unit 516a includes an eighth PMOS transistor MP8 and a seventh NMOS transistor MN7 whose control terminals are commonly connected to the fourth node Node4.
  • the positive supply voltage VPOS is supplied to the first terminal of the eighth PMOS transistor MP8 and the ground voltage VSS is supplied to the second terminal of the seventh NMOS transistor MN7.
  • the second terminal of the eighth PMOS transistor MN8 is connected to the first terminal of the seventh NMOS transistor MN7.
  • the fifth node (Node5) to which the second terminal of the eighth PMOS transistor MN8 and the first terminal of the seventh NMOS transistor MN7 are connected becomes the output node of the second inverting unit 516a.
  • the third inverting unit 517a includes a ninth PMOS transistor MP9, an eighth NMOS transistor MN8, a ninth NMOS transistor MP9, a control terminal connected in common to the fifth node Node5, , And a tenth MOS transistor MN10.
  • the positive power supply voltage VPOS is supplied to the first terminal of the ninth PMOS transistor MP9 and the negative power supply voltage VNEG is supplied to the second terminal of the tenth NMOS transistor MN10.
  • the second terminal of the ninth PMOS transistor MP9 is connected to the first terminal of the eighth NMOS transistor MN8.
  • the sixth node (Node6) to which the second terminal of the ninth PMOS transistor MP9 and the first terminal of the eighth NMOS transistor MN8 are connected becomes the output node of the third inverting unit 217a.
  • the eighth MOS transistor MN8 has a second terminal connected to the first terminal of the ninth NMOS transistor MN9 and the ninth NMOS transistor MN9 has a second terminal connected to the tenth NMOS transistor MN10, As shown in FIG.
  • the fourth inverting unit 518a includes a tenth PMOS transistor MP10 and an eleventh NMOS transistor MN11 whose control terminals are commonly connected to the sixth node Node6.
  • the positive supply voltage VPOS is supplied to the first terminal of the tenth PMOS transistor MP10 and the negative supply voltage VNEG is supplied to the second terminal of the eleventh NMOS transistor MN11.
  • the second terminal of the tenth PMOS transistor MN10 is connected to the first terminal of the eleventh NMOS transistor MN11.
  • the seventh node (Node7) to which the second terminal of the tenth PMOS transistor MN10 and the first terminal of the eleventh NMOS transistor MN11 are connected becomes the output node of the fourth inverting unit 518a. And the output voltage of the seventh node Node 7 becomes the negative control signal PD_NEG.
  • the fifth inverting unit 519a includes an eleventh PMOS transistor MP11 and a twelfth NMOS transistor MN12 whose control terminals are commonly connected to a seventh node Node.
  • the positive power supply voltage VPOS is supplied to the first terminal of the eleventh PMOS transistor MP11 and the negative power supply voltage VNEG is supplied to the second terminal of the twelfth PMOS transistor MN12.
  • the second terminal of the eleventh PMOS transistor MP11 and the first terminal of the twelfth NMOS transistor M12 are connected.
  • the eighth node Node to which the second terminal of the eleventh PMOS transistor MP11 and the first terminal of the twelfth NMOS transistor M12 are connected becomes the output node of the power OFF pulse generator 510.
  • the output voltage of the eighth node Node 8 becomes the positive control signal PD_POS.
  • the switching threshold voltages of the first inverting part 515a to the fifth inverting part 519a are (input voltage maximum value + input voltage minimum value) / 2.
  • the switching threshold voltage of the first inverting unit 515a is preferably (VCC + VSS) / 2.
  • the first inverting unit 515a includes the fifth through seventh PMOS transistors MP5 to MP7).
  • the switching threshold voltage of the third inverting unit 517a is preferably (VPOS + VSS) / 2.
  • the third inverting unit 517a includes eighth through tenth eighth MOS transistors MN8 MN10).
  • the first inverting unit 515a to the fifth inverting unit 519a need to be designed so as to be as insensitive as possible to the process change and the power source change.
  • the first inverting unit 515a and the second inverting unit 516a are connected in parallel to the first inverting unit 515a and the second inverting unit 516b, ), It is possible to design the switching threshold voltage insensitive to the change of the power supply.
  • the gate-drain voltage difference of the sixth NMOS transistor MN6 is designed to be small. By designing the sixth NMOS transistor MN6 using a device for the middle voltage, the characteristics of the sixth NMOS transistor MN6 can be stably ensured so that normal operation is not affected. By this method, it is possible to make the power OFF pulse generator 510 having stable characteristics even in the change of the process condition or the change of the power supply.
  • the fifth PMOS transistor MP5 to the seventh PMOS transistor MP7 are turned on and the sixth NMOS transistor MN6 is turned off so that the voltage of the fourth node Node4 The voltage becomes the positive power supply voltage VPOS.
  • the eighth PMOS transistor MP8 is turned off and the seventh NMOS transistor MN7 is turned on so that the voltage level of the fifth node Node5 is the ground voltage VSS.
  • the ninth PMOS transistor MP9 is turned on and the eighth NMOS transistor MN8 through the tenth NMOS transistor MN10 are turned off so that the voltage of the sixth node Node6 is equal to the positive power source voltage VPOS Or a voltage lower than the predetermined level.
  • the tenth PMOS transistor MP10 is turned off and the eleventh NMOS transistor MN11 is turned on, so that the voltage of the seventh node Node7 becomes a logic low negative power source voltage VNEG.
  • the logic low which is the voltage of the seventh node Node7, is output as the negative control signal PD_NEG.
  • the fifth inverting unit 519a inverts the negative control signal PD_NEG and outputs a positive control signal PD_POS of logic high. At this time, the output driver outputs the ground voltage VSS.
  • the power off pulse generator 510 when the low power source voltage VCC is off, the power off pulse generator 510 according to the present embodiment outputs the positive control signal PD_POS of the positive power source voltage VPOS level, It is possible to sense the off of the low power supply voltage VCC by outputting the negative control signal PD_NEG at the VNEG level.
  • the output driver may stabilize the output using the positive control signal PD_POS and the negative control signal PD_NEG of the power off pulse generator 510.
  • FIG. 11 is a diagram showing voltages at respective nodes of the power-off pulse generator shown in Fig.
  • the voltage of the fourth node (Node 4) and the sixth node (Node) have a predetermined range according to the change of the process condition and the supply power, and the power off pulse generating unit 510 can operate normally have. Accordingly, the power OFF pulse generator 510 can output the positive control signal PD_POS and the negative control signal PD_NEG of an accurate value in spite of the change of the process condition and the power supply.
  • FIG. 12 is a diagram showing another embodiment of the power-off pulse generator shown in FIG.
  • the power OFF pulse generator 510 includes a first reference value generator 511b, a second reference value generator 512b, a first comparator 513b, a second comparator 514b, an OR operator 515b and an inverter 516b.
  • the first reference value generator 511b receives the first high potential reference voltage Ref_HV1 applied to the first comparator 513b and the second comparator 514b and the second high potential reference voltage Ref_HV2 supplied to the first comparator 513b and the second comparator 514b, Thereby generating the upper reference voltage Ref_HV2.
  • the second reference value generator 512b receives the first low potential reference voltage Ref_LV1 and the second low potential reference voltage Ref_LV1 applied to the first comparator 513b and the second comparator 514b by receiving the low power supply voltage VCC, Thereby generating the voltage Ref_LV2.
  • the first comparator 513b compares the first high potential reference voltage Ref_HV1 generated by the first reference value generator 511b and the second reference value generator 512b with the first low potential reference voltage Ref_LV1 And then outputs a first comparison signal.
  • the first high-potential reference voltage Ref_HV1 is input to the non-inverting terminal and the first low-potential reference voltage Ref_LV1 is input to the inverting terminal.
  • the first high-potential reference voltage Ref_HV1 is higher than the first low-potential reference voltage Ref_LV1 in a state where the power supply voltage is normally applied, and thus outputs a logic high.
  • the magnitude of the first high potential reference voltage Ref_HV1 and the first low potential reference voltage Ref_LV1 is inverted while the power is turned off according to a power off sequence and the first comparison signal is inverted in logic low Output the value.
  • the second comparator 514b compares the second high potential reference voltage Ref_HV2 generated by the first reference value generator 511b and the second reference value generator 512b with the second low potential reference voltage Ref_LV2 And outputs a second comparison signal.
  • the second comparator 514b receives the second low-potential reference voltage Ref_LV2 at the non-inverting terminal and the second high-potential reference voltage Ref_HV2 at the inverting terminal.
  • the second high-potential reference voltage Ref_HV2 is higher than the second low-potential reference voltage Ref_LV2 in a state in which the power supply voltage is normally applied, and thus outputs a logic low.
  • the magnitudes of the second high potential reference voltage Ref_HV2 and the second low potential reference voltage Ref_LV2 are inverted while the power is turned off according to a power off sequence and the second comparison signal is inverted in logic high Output the value.
  • the OR operator 515b receives the first comparison signal and the second comparison signal, performs an OR operation, and outputs a positive control signal PD_POS.
  • the inverter 516b inverts the positive control signal PD_POS and outputs a negative control signal PD_NEG.
  • the positive control signal PD_POS and the negative control signal PD_NEG which are the control signals of the output driver, are inverted even if only one of the output of the first comparator 513b and the output of the second comparator 514b is inverted And output. Therefore, when the power is turned off irrespective of the order in which the low power source voltage VCC and the high power source voltage VPOS / VNEG are turned off, the output of the power off pulse generator 510 is inverted and output.
  • the first comparator 513b When the low power supply voltage VCC is first powered off and the positive power supply voltage VPOS and the negative power supply voltage VNEG are later powered off, the first high potential reference voltage Ref_HV1 is lower than the first low potential reference voltage Ref_LV1) is high, the first comparator 513b outputs the first comparison signal of logic low. On the other hand, since the second low potential reference voltage Ref_LV2 is higher than the second high potential reference voltage Ref_HV2, the second comparator 514b outputs a second comparison signal of logic high.
  • the OR circuit 515b receiving the first comparison signal of the logic low and the second comparison signal of the logic high outputs a signal of logic high.
  • the positive control signal PD_POS is a signal of a logic high voltage level and the negative control signal PD_NEG is a signal of a logic low voltage level.
  • the logic low corresponds to the negative supply voltage (VNEG) level
  • the logic high corresponds to the positive supply voltage (VPOS) level.
  • the first comparator 513b outputs the first comparison signal of logic high. Since the second high potential reference voltage Ref_HV2 is higher than the second low potential reference voltage Ref_LV2, the second comparator 514b outputs a logic low second comparison signal.
  • An OR operator 515b receiving the first comparison signal of logic high and the second comparison signal of logic low outputs a logic high signal. Therefore, the positive control signal PD_POS is a signal of a logic high voltage level, and the negative control signal PD_NEG is a signal of a logic low voltage level.
  • the first PMOS transistor MP1 of the positive voltage switch 531 and the first NMOS transistor MN1 of the negative voltage switch 532 are turned off,
  • the fourth NMOS transistor MN4 of the switch 534 is turned on. Accordingly, the ground voltage VSS is output regardless of the power off sequence of the high power voltage VPOS / VNEG and the low power voltage VCC at the output node Output of the output driver 530.
  • FIG. 13 is a circuit diagram showing another embodiment of the power-off pulse generating unit shown in Fig.
  • the power off pulse generator 510 of the output voltage stabilization circuit of the output driver includes a first reference value generator 511c, a second reference value generator 512c, a first comparator 513c, a second comparator 514c, an OR circuit 515c, and a first inverter 516c.
  • the first reference value generator 511c generates a first reference value current I (I) that is dependent on the magnitude of the high voltage VPOS / VNEG using a low potential current source that is independent of the magnitude of the high voltage VPOS / VNEG REF _ HV1) and the second generates the high potential reference current (I REF_HV2).
  • the first reference value generating unit (511c) is a high-power voltage drops the level of (VPOS / VNEG) detects this first high-potential reference current (I REF _ HV1) and the second high potential reference current (I REF _ HV2) Outputs the size in reverse.
  • the second reference value generating unit (512c) is independent of the high potential by using a current source that the power supply voltage (VCC) dependent first low potential reference current to the magnitude of (I REF _ LV1) to the size of the low power supply voltage (VCC) And the second low-potential reference current I REF_LV2 .
  • the first comparator (513c) includes a first high-potential reference current (I REF _ HV1) and the second compare the high-potential reference current (I REF _ HV2), a first high-potential reference current (I REF _ HV1), and When the magnitude of the second high-potential reference current I REF_HV2 is inverted, the output is inverted and output as a first comparison signal.
  • the OR operator 515c receives the first comparison signal and the second comparison signal, performs an OR operation, and outputs a positive control signal PD_POS.
  • the first inverter 516c inverts the positive control signal PD_POS output from the OR gate 515c and outputs a negative control signal PD_NEG.
  • FIG. 14 is a circuit diagram showing the configuration of the first reference value generator shown in FIG.
  • the first reference value generator 511c includes a first current mirror unit 511c-1, a second current mirror unit 511c-2, and a third current mirror unit 511c-3 .
  • the first current mirror part 511c-1 includes a low potential current source 511c-1a independent of the magnitude of the high voltage VPOS / VNEG and a low voltage MOS transistor having the low voltage power source VCC as a power supply voltage And the reference current I LV generated in the low potential current source 511c-1a is mirrored through the first current mirror 511c-1b to form a first mirror current 511c-1b, (I mirr_1 ).
  • the second current mirror unit (511c-2) is a second mirror current, including the MOS transistor to the negative supply voltage (VNEG) to the power supply voltage, and mirroring the first mirroring current (I mirr _1) (I mirr_2 ) .
  • the third current mirror section (511c-3) is generating the second mirroring current (I mirr _2) the mirror to the first high-potential reference current (I REF _ HV1) and the second high potential reference current (I REF_HV2) do.
  • the third current mirror unit 511c-3 uses the positive power source voltage VPOS as the power source voltage.
  • a first PMOS transistor (511c-3a) has a gate and a drain and the second mirroring current (I mirr _2) outputs a second current mirror unit coupled to the output terminal of the (511c-2) in which a source is the positive power supply voltage
  • the gate of the second PMOS transistor 511c-3b is connected to the gate of the first PMOS transistor 511c-3a, and the source of the second PMOS transistor 511c-3b is connected to the positive power source voltage VPOS.
  • the third PMOS transistor 511c-3c has a gate connected to the gate of the first PMOS transistor 511c-3a, a source connected to the positive power supply voltage VPOS and a drain connected to the second high- (I REF _ HV2) flows.
  • the fourth PMOS transistor 511c-3d has a source connected to the drain of the second PMOS transistor 511c-3b, a gate connected to the low power source voltage VCC, and a drain connected to the first high- I REF _ HV1 ) flows.
  • the first and second PMOS transistors 511c-3 a and 511c-3c are equal in size to each other and the second PMOS transistor 511c-3b is connected to the first PMOS transistor 511c-3a and the third PMOS transistor 511c- It is preferable that the transistor is larger than the 3-PMOS transistor 511c-3c.
  • the first reference value generator 511c divides the reference current I LV generated in the low potential current source 511c-1a into the first current mirror 511c-1b, a current mirror portion (511c-2) and the third current mirror section (511c-3) a first high-potential reference current (I REF _ HV1) mirrors through and a second high potential reference current (I REF _ HV2) the output do.
  • a third PMOS transistor (511c-3c) flows flowing a first high-potential reference current (I REF _ HV1) in the steady state is larger greater than the second high potential reference current (I REF _ HV2).
  • the gate-source voltage of the fourth transistor 511c-3d becomes smaller, the high potential reference current (I REF _ HV1) is rapidly decreased, the magnitude of the first high-potential reference current (I REF _ HV1) and the second high potential reference current (I REF _ HV2) are to be inverted.
  • the first reference value generator 511c generates a first reference value Vb based on the high voltage VPOS using the low potential source 511c-1a independent of the high voltage VPOS / VNEG, in other words it may generate an off (off) the first high-potential reference current (I REF _ HV1) and the second high potential reference current (I REF _ HV2) for sensing the state of the high-power voltage (VPOS).
  • a person skilled in the art can replace the positive power supply voltage VPOS of the third current mirror portion 511c-3 of this embodiment with the negative power supply voltage VNEG, and configure the third current mirror portion 511c-3 by replacing the PMOS transistor yen to MOS transistor, it is possible to generate a negative supply voltage-dependent first high potential reference current (I REF _ HV1) and the second high potential reference current (I REF_HV2) to (VNEG). At this time, it is preferable that the ground voltage VSS is applied to the gate of the NMOS transistor corresponding to the fourth PMOS transistor 511c-3d.
  • FIG. 15 is a circuit diagram showing a configuration of a second reference value generator shown in FIG.
  • the second reference value generator 512c generates a second reference value using a high-potential current source 512c-1a independent of the low power-source voltage VCC, It generates a first low potential reference current (I REF _ LV1) and the second low potential reference current (I REF_LV2).
  • the second reference value generator 512c includes a fourth current mirror unit 512c-1, a fifth current mirror unit 512c-2, and a sixth current mirror unit 512c-3.
  • the fourth current mirror unit 512c-1 includes a high-potential current source 512c-1a and a fourth current mirror 512c-1b including a high-voltage MOS transistor having a positive power-supply voltage VPOS as a power supply voltage provided, and outputs a fourth mirrored current (I mirr _4) by mirroring the reference current (I HV) generated by the above high and low current source (512c-1a) through said fourth current mirror (512c-1b).
  • It said fifth current mirror portion (512c-2) is a fifth mirror current, including the MOS transistor to the negative supply voltage (VNEG) to the power supply voltage, and to mirror the fourth mirrored current (I mirr _4) (I mirr_5 ) .
  • Generating said sixth current mirror portion (512c-3) is the fifth mirror current (I mirr _5) the mirror to the first low potential reference current (I REF _ lV1) and a second low potential reference current (I REF_lV2) do.
  • the sixth current mirror unit 512c-3 uses the low power source voltage VCC as the power source voltage.
  • VCC low power source voltage
  • a fifth PMOS transistor (512c-3a) has a gate and a drain of the fifth mirror current (I mirr _5) to output the fifth current to the output terminals of the mirror unit (512c-2) in which a source is the low power supply voltage
  • a gate of the sixth PMOS transistor 512c-3b is connected to the gate of the fifth PMOS transistor 512c-3a, and a source of the sixth PMOS transistor 512c-3b is connected to the low power source voltage VCC.
  • the seventh PMOS transistor 512c-3c has a gate connected to the gate of the fifth PMOS transistor 512c-3a, a source connected to the low power source voltage VCC, and a drain connected to the second low- (I REF _ LV2) flows.
  • the eighth PMOS transistor 512c-3d has a source connected to the drain of the sixth PMOS transistor 512c-3b, a gate connected to the ground voltage VSS, and a drain connected to the first low-potential reference current I It flows REF _ LV1).
  • the fifth PMOS transistor 512c-3a and the seventh PMOS transistor 512c-3c are the same in size, the sixth PMOS transistor 512c-3b is the fifth PMOS transistor 512c-3a, It is preferable that the transistor is larger in size than the seventh PMOS transistor 512c-3c.
  • the operation of the second reference value generator 512c is the same as that of the first reference value generator A detailed description thereof will be omitted.
  • FIG. 16 is a circuit diagram showing a configuration of the first comparator shown in Fig.
  • the first comparator 513c includes a seventh current mirror portion 513c-1, an eighth current mirror portion 513c-2, a ninth current mirror portion 513c-3, and a second inverter 513c-4.
  • a seventh current mirror portion (513c-1) is the first high potential to mirror the reference current (I REF _ HV1) and outputting a first mirrored first high potential reference current (I REF _ HV1), an eighth current a mirror unit (513c-2) outputs the second mirror to the high potential reference current (I REF _ HV2) a first mirrored second high potential reference current (I REF _ HV2).
  • a ninth current mirror portion (513c-3) and outputs the first mirrored first by mirroring the high potential reference current (I REF _ HV1) second mirroring the first high-potential reference current (I REF _ HV1) , wherein comparing the second inverter (513c-4) is the second mirrored first high potential reference current (I REF _ HV1) and the first mirrored second high potential reference current (I REF _ HV2) And outputs a first comparison signal.
  • the second inverter (513c-4) is the second mirror of the first high-potential reference current (I REF _ HV1) the first mirrored second high potential reference current (I REF _ HV2) is greater than the negative is smaller than the output of the power supply voltage (VNEG), and wherein the second mirrored first high potential reference current (I REF _ HV1) the first mirroring the second high potential reference current (I REF _ HV2) said positive power source And outputs the voltage VPOS.
  • FIG. 17 is a circuit diagram showing the configuration of the second comparator shown in Fig.
  • the second comparator 514c includes a tenth current mirror unit 514c-1, an eleventh current mirror unit 514c-2, a twelfth current mirror unit 514c-3, (514c-4).
  • the outputting the first 10 current mirror portion (514c-1) is the first low potential reference current (I REF _ LV1) a first mirrored first low potential reference current (I REF _ LV1) to mirror, and 11, a current mirror portion (514c-2), and outputs the second low potential reference current (I REF _ LV2) a first mirrored second low potential reference current (I REF _ LV2) by mirroring.
  • the twelfth current mirror portion (514c-3) is the first mirror of the first low potential reference current (I REF _ LV1) the mirror to the second mirror of the first low potential reference current (I REF _ LV1) to the output and to the third inverter (514c-4) comparing said second mirrored first low potential reference current (I REF _ LV1) and the first mirrored second low potential reference current (I REF _ LV2) And outputs the second comparison signal.
  • the third inverter (514c-4) is the second mirrored first low potential reference current (I REF _ LV1) when the first mirrored second low potential reference current (I REF _ LV2) is greater than the negative It is smaller than the output of the power supply voltage (VNEG) and the second mirrored first low potential reference current (I REF _ LV1) when the first mirrored second low potential reference current (I REF _ LV2), the positive power And outputs the voltage VPOS.
  • 18 is a diagram showing a correlation between the change in the current magnitude of the first reference value generator according to the positive power supply voltage and the output of the first comparator.
  • the first high-potential reference current (I REF _ HV1) and the second output of the first comparison signal on the high potential reference current (I REF _ HV2) greater than the first comparator (513c) is And outputs a negative power supply voltage (VNEG).
  • VPOS high-power voltage of the positive supply voltage in accordance with this lowers the magnitude of the first high-potential reference current (I REF _ HV1) and the second high potential reference current (I REF _ HV2) is reversed and the first comparison signal is And outputs a positive power supply voltage VPOS.
  • 19 is a diagram showing a correlation between a change in current size of a second reference value generator according to a low power supply voltage and an output of a second comparator.
  • the first comparison signal outputs the positive power-supply voltage VPOS, (PD_POS), which is the output of the OR gate 515c of the comparator 510, outputs a positive power supply voltage VPOS of logic high.
  • the second comparison signal outputs the positive power supply voltage VPOS
  • the positive control signal PD_POS which is the output of the OR gate 515c, outputs a positive power supply voltage VPOS of logic high.
  • the second comparator 514c When the low power source voltage VCC is turned off first, the second comparator 514c outputs a logic high positive power source voltage VPOS and when the high power source voltage VPOS / VNEG is turned off first, 1 comparator 513c outputs a positive supply voltage VPOS of logic high. Therefore, the positive control signal PD_POS, which is the control signal of the output driver 530, has a logic high value even if only one of the output of the first comparator 513c and the output of the second comparator 514c is inverted to logic high, (PD_NEG) has a logic low value.
  • the positive control signal PD_POS has a logic high value
  • a negative control signal PD_NEG has a logic low value so that the ground voltage VSS is output at the output node Output of the output driver 530.

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Abstract

본 발명은 출력전압 안정화 회로에 관한 것으로, 구체적으로는 고전원전압의 크기에 독립적인 전류원을 사용하여 고전원전압에 종속적인 기준전류를 생성하고, 저전원전압의 크기에 독립적인 전류원을 사용하여 저전원전압에 종속적인 기준전류를 생성한 후 그 크기를 비교하여 제어신호를 생성함으로써 저전원전압과 고전원전압을 모두 사용하는 회로에서 저전원전압과 고전원전압이 오프되는 순서에 관계없이 출력 전압을 안정화 시킬 수 있는 표시장치 구동회로의 출력전압 안정화 회로에 관한 것이다.

Description

표시장치 구동회로의 출력전압 안정화 회로
본 발명은 출력전압 안정화 회로에 관한 것으로, 구체적으로는 표시장치 구동회로의 출력전압을 안정화시키는 표시장치 구동회로의 출력전압 안정화 회로에 관한 것이다.
일반적으로 전자종이는 복수 개의 구형캡슐과 구형캡슐 위 아래의 플라스틱 트랜지스터로 이루어진 디스플레이 소자로서, 백라이트를 사용하는 기존 디스플레이와 다르게 종이처럼 반사광을 사용하는 디스플레이 기술이다.
전자종이 표시장치(EPD; Electronic Paper Display Device)는 기존 평면 디스플레이 패널에 비하여 생산 단가가 저렴하며, 배경조명이나 지속적인 재충전이 필요하지 않으므로 에너지 효율이 우수하다. 전자종이 표시장치는 액정표시장치보다 선명하고 시야각이 넓으며, 메모리 기능이 있어 전원이 오프되더라도 이전 데이이터가 사라지지 않아 게시판, 전자북 등에 폭 넓게 사용될 수 있다.
전자종이 표시장치는 이전 데이터를 유지하기 위하여, 전원 오프(Power Off) 후 전자종이 표시장치의 구동회로 출력이 접지레벨(VSS)을 유지하여 한다. 그런데 종래 전자종이 표시장치는 전원 오프 순서(Power Off Sequence)에 따라 구동회로 출력이 접지레벨(VSS)을 유지하지 못하는 경우가 발생한다.
도 1은 종래의 전자종이 표시장치의 구동회로의 구성을 나타내는 블록도이다.
도 1을 참조하면, 종래의 전자종이 표시장치의 구동회로(100)는 레벨쉬프터(110) 및 출력드라이버(120)를 구비한다.
레벨쉬프터(110)는 저전원전압(VCC), 고전원전압(VPOS/VNEG), 및 바이어스 전압(Vbias_LV)을 이용하여 저전위 데이터(LV DATA_1 ~ LV DATA_3)를 고전위 데이터(HV DATA1 ~ HV DATA3)로 변환 후 출력 드라이버(120)로 제공한다. 출력드라이버(120)는 고전위 데이터(HV DATA1 ~ HV DATA3)에 대응되는 출력신호(Output)를 표시패널(미도시)로 제공한다. 출력신호(Output)는 그라운드 전압(VSS) 및 고전원전압(VPOS/VNEG)을 포함한다.
저전원전압(VCC)은 출력드라이버(120)에 신호를 입력하는 저전원 전압회로에 공급되는 전원전압이다. 예를 들면, 저전원 전압회로는 바이어스 전압(Vbias_LV)을 생성하는 회로(미도시) 또는 저전위 데이터(LV DATA_1 ~ LV DATA_3)를 생성하는 레벨쉬프터(110)이다. 고전원전압(VPOS/VNEG)은 출력드라이버(120)에 공급되는 전원전압이다. 고전원전압(VPOS/VNEG)는 포지티브 전원전압(VPOS) 및 네거티브 전원전압(VNEG)를 포함한다.
도 1에 도시된 바와 같이, 전자종이 표시장치의 구동 회로는 저전원전압을 사용하는 저전원전압회로와 고전원전압을 사용하는 고전원전압회로로 구성된다. 구동 회로 중 일반적인 논리회로는 저저원전압에서 동작하고, 표시패널을 구동하는 출력회로는 고전원전압에서 동작한다.
도 2는 도 1에 도시된 출력 드라이버에 대한 회로도이다.
도 2을 참조하면, 출력 드라이버(120)는 레벨 쉬프터(110)로부터 제공되는 고전위 데이터 신호(HV DATA_1 ~ HV DATA_3)의 레벨에 따라 포지티브 전압(VPOS), 네거티브 전압(VNEG) 또는 그라운드 전압(VSS)을 선택적으로 출력한다.
종래 전자종이 표시장치는 저전원전압을 사용하는 저전원전압회로와, 저전원전압과 전압레벨이 다른 고전원전압을 사용하는 고전원전압회로를 포함하고 있다. 이와 같이 상이한 두 가지 이상의 전원전압을 사용하는 회로에서는 저전원전압과 고전원전압의 전원 오프 순서에 따라 회로가 오동작할 가능성이 있으며 이러한 오동작은 전자종이 표시장치에 치명적인 영향을 줄 수 있다.
도 3은 전자종이 표시장치의 구동 회로에서 저전원전압(VCC)이 고전원전압(VPOS/VNEG)보다 먼저 전원 오프되는 경우 전원 오프 순서를 나타내는 도면이다.
도 3을 참조하면, 저전원전압(VCC)이 먼저 오프되면 레벨 쉬프터(110)는 비정상적인 신호를 입력 받게 되고 레벨 쉬프터(110)의 출력도 비정상적인 신호가 출력된다. 이에 따라 출력드라이버(120)는 포지티브 전압(VPOS), 네거티브 전압(VNEG) 또는 그라운드 전압(VSS)이 아닌 불분명한 레벨의 신호를 출력할 수 있다.
즉, 전자종이 표시장치의 구동 회로에서 저전원전압(VCC)이 고전원전압(VPOS/VNEG)보다 먼저 전원 오프되는 경우 출력드라이버(120)의 입력단에는 레벨쉬프터(110)의 불분명한 레벨의 출력신호가 인가되어 플로팅(Floating) 상태로 되며, 이에 따라 출력드라이버(120)의 출력단도 플로팅 상태로 되는 문제점이 있다.
도 4는 전자종이 표시장치의 구동회로에서 고전원전압(VPOS/VNEG)이 저전원전압(VCC)보다 먼저 전원 오프되는 경우 전원 오프 순서를 나타내는 도면이다.
도 4의 전원 오프 순서에 따르는 경우, 고전원전압(VPOS/VNEG)이 오프되는 도중에 전자종이 표시장치에 강한 광원이 조사되면 레벨 쉬프터(110)의 오동작에 의해서 레벨 쉬프터(110) 입력에 따른 결과와 다른 결과가 출력되고, 이에 따라, 출력 드라이버(120)는 의도되지 않은 레벨의 전압을 출력하게 된다.
본 발명이 이루고자 하는 기술적 과제는 표시장치의 구동회로에 공급되는 전원전압이 오프되면 구동회로의 출력이 표시패널로 전송되는 것을 차단하는 표시장치 구동회로의 출력전압 안정화회로를 제공하기 위한 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 표시장치의 구동회로에 공급되는 전원전압이 오프되면 표시패널로 접지레벨의 출력신호를 출력하는 표시장치 구동회로의 출력전압 안정화회로를 제공하기 위한 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 표시장치의 구동회로에 공급되는 고전원전압과 저전원전압의 오프 상태를 검출하여, 고전원전압과 저전원전압의 오프 순서에 관계없이 출력신호의 레벨을 안정화시키는 표시장치 구동회로의 출력전압 안정화회로를 제공하기 위한 것이다.
상기 기술적 과제를 이루기 위한 본 발명의 일실시예에 따른 표시장치 구동회로의 출력전압 안정화회로는, 고전원전압 및 저전원전압 중 하나의 공급전원이 오프되면 출력제어신호를 인에이블시켜 출력하는 전원오프 펄스 생성부 및 레벨쉬프터로부터 제공되는 데이터신호에 응답하여 출력신호를 표시패널에 출력하며, 상기 출력제어신호에 응답하여 상기 표시패널에 출력되는 출력신호를 차단하는 출력드라이버를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 일 실시예에 따른 표시장치 구동회로의 출력전압 안정화회로는 고전원전압인 포지티브 전원전압(VPOS)과 네거티브 전원전압(VNEG) 및 상기 고전원전압보다 절대값의 크기가 작은 저전원전압(VCC)을 입력받아 포지티브 제어신호(PD_POS) 및 네거티브 제어신호(PD_NEG)를 생성하는 전원 오프 펄스 생성부, 저전위 데이터 신호(LV_DATA_1 ~ LV_DATA_3)를 고전위 데이터 신호(HV_DATA_1 ~ HV_DATA_3)로 변환하는 레벨 쉬프터 및 상기 포지티브 제어신호, 네거티브 제어신호 및 고전위 데이터신호에 응답하여 상기 포지티브 전원전압(VPOS), 네거티브 전원전압(VNEG) 또는 그라운드 전압(VSS)을 갖는 출력신호를 출력하는 출력 드라이버를 구비하되, 상기 저전원전압(VCC), 포지티브 전원전압(VPOS) 및 네거티브 전원전압(VNEG)의 전원오프 순서에 관계없이 상기 출력신호의 전압을 안정화시키는 것을 특징으로 한다.
본 발명에 의한 표시장치 구동회로의 출력전압 안정화회로는 표시장치의 구동회로에 공급되는 공급전원이 오프되면 전원오프 상태를 검출하여 전원 오프 순서에 관계없이 표시패널에 제공되는 출력신호의 레벨을 안정화시킬 수 있는 장점이 있다.
도 1은 종래의 전자종이표시장치의 출력 구동회로의 구성을 나타내는 블록도이다.
도 2는 도 1에 도시된 출력 드라이버에 대한 회로도이다.
도 3은 전자종이 표시장치의 구동회로에서 저전원전압(VCC)이 고전원전압(VPOS/VNEG)보다 먼저 전원 오프되는 경우 전원 오프 순서를 나타내는 도면이다.
도 4는 전자종이 표시장치의 구동회로에서 고전원전압(VPOS/VNEG)이 저전원전압(VCC)보다 먼저 전원 오프되는 경우 전원 오프 순서를 나타내는 도면이다.
도 5는 본 발명의 제1 실시예에 따른 표시장치 구동회로의 출력전압 안정화회로를 도시한 구성도이다.
도 6은 본 발명의 제1 실시예에 따른 다른 표시장치 구동회로의 출력전압 안정화회로를 도시한 구성도이다.
도7는 본 발명의 제2 실시예에 따른 표시장치 구동회로의 출력전압 안정화회로를 도시한 구성도이다.
도 8은 도 7에 도시된 출력 드라이버의 일 실시예를 나타내는 회로도이다
도 9는 도 7에 도시된 전원오프 펄스 생성부의 일 실시예를 도시한 도면이다.
도 10은 도 7에 도시된 전원오프 펄스 생성부의 다른 실시예를 도시한 도면이다.
도 11은 도10에 도시된 전원오프 펄스 생성부 각 노드에서 전압을 도시한 도면이다.
도 12는 도7에 도시된 전원 오프 펄스 생성부의 또 다른 실시예를 나타내는 도면이다.
도 13은 도7에 도시된 전원 오프 펄스 생성부의 또 다른 실시예를 나타내는 회로도이다.
도 14는 도 13에 도시된 제1 기준값 생성부의 구성을 나타내는 회로도이다.
도 15는 도 13에 도시된 제2 기준값 생성부의 구성을 나타내는 회로도이다.
도 16은 도 13에 도시된 제1 비교기의 구성을 나타내는 회로도이다.
도 17은 도 13에 도시된 제2 비교기의 구성을 나타내는 회로도이다.
도 18은 포지티브 전원전압에 따른 제1 기준값 생성부의 전류크기 변화와 제1비교기의 출력간의 상관관계를 나타내는 도면이다.
도 19는 저전원전압에 따른 제2 기준값 생성부의 전류크기 변화와 제2비교기의 출력간의 상관관계를 나타내는 도면이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명한다. 본 명세서 및 특허청구범위에 사용된 용어나 단어는 통상적이거나 사전적 의미로 한정되어 해석되지 아니하며, 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다. 본 명세서에 기재된 실시 예와 도면에 도시된 구성은 본 발명의 바람직한 실시 예에 불과하고 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 본 출원 시점에서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다. 본 명세서의 설명 과정에서 이용되는 숫자, 예를 들면, 제1, 제2 등은 동일 또는 유사한 개체를 구분하기 위한 식별 기호에 불과하다.
본 발명의 실시 예에서 표시장치는, 이전 데이터를 유지하기 위하여 공급전원 오프(Power Off) 후 구동회로의 출력 레벨이 일정하게 유지되는 전자종이 표시장치일 수 있다. 본 발의 실시 예에서 표시장치는 전자종이 표시장치뿐 아니라 3상 출력이 요구되는 표시장치 등 전자기기를 포함한다.
도 5는 본 발명의 제1 실시예에 따른 표시장치 구동회로의 출력전압 안정화회로를 도시한 구성도이다.
도 5를 참조하면, 본 발명의 제1 실시예에 따른 표시장치 구동회로의 출력전압 안정화회로는 전원오프펄스 생성부(210), 레벨쉬프터(220) 및 출력드라이버(230)를 포함한다.
상기 레벨쉬프터(220)는 출력드라이버(230)를 제어하는 출력 제어부로서, 저전원전압(VCC)이 턴온 되면, 저전위 데이터(미도시)를 고전위 데이터(In1,In2)로 변환한 후 출력드라이버(230)로 제공한다.
상기 출력 드라이버(230)는 고전위 데이터(In1,In2)에 따라 출력 신호(Output)를 표시패널(240)에 제공하여 표시패널(240)을 구동한다. 표시패널(240)은 전자종이 표시장치에 사용되는 표시패널일 수 있다.
출력 드라이버(230)는 포지티브 드라이버(231), 네거티브 드라이버(232) 및 스위칭부(233)를 포함한다. 포지티브 드라이버(231)는 포지티브 전압(VPOS)을 전원전압으로 공급받아 고전위 데이터(In1,In2) 중 제1 고전위 데이터(In1)에 응답하여 구동된다. 네거티브 드라이버(232)는 네거티브 전압(VNEG)을 전원전압으로 공급받아 고전위 데이터(In1,In2) 중 제2 고전위 데이터(In2)에 응답하여 구동된다. 제1 고전위 데이터(In1)와 제2 고전위 데이터(In2)는 동일한 신호일 수 있으며, 서로 다른 신호일 수도 있다.
스위칭부(233)는 전원오프 펄스 생성부(210)의 출력 제어 신호(ctrl1, ctrl2)에 따라 표시패널(240)로 출력신호(Output)를 전송하거나 출력신호(Output)의 전송을 차단한다. 스위칭부(233)는 출력 제어 신호(ctrl1, ctrl2)를 제어단자로 입력받아 포지티브 전원전압(VPOS)와 네거티브 전원전압(VNEG)을 각각 표시패널(240)로 전송하거나 전송을 차단하는 트랜지스터로 구현될 수 있다.
예를 들면, 스위칭부(233)는 제1 피모스 트랜지스터(P1) 및 제1 엔모스 트랜지스터(N1)를 포함한다. 제1 피모스 트랜지스터(P1)는 제1 출력 제어 신호(ctrl1)를 입력받는 제어단자, 포지티브 드라이버(231)에 연결되어 포지티브 전원전압(VPOS)을 공급받는 제1 단자, 및 제1엔모스 트랜지스터(N1)의 제2단자와 표시패널(240)에 연결되는 제2 단자를 포함한다. 제1 엔모스 트랜지스터(N1)는 제2 출력 제어 신호(ctrl2)를 입력받는 제어단자, 네거티브 드라이버(232)에 연결되어 네거티브 전원전압(VNEG)을 공급받는 제1 단자, 및 제1피모스 트랜지스터(P1)의 제2단자와 표시패널(240)에 연결되는 제2단자를 포함한다.
상기 전원오프 펄스 생성부(210)는 저전원전압(VCC)이 턴 오프되면, 출력 제어신호(ctrl1, ctrl2)를 인에이블시켜 스위칭부(233)로 출력한다. 출력제어신호(ctl1, ctl2)는 출력신호(Output)가 표시패널(240)로 출력되지 않도록 출력드라이버(230)를 제어하는 신호이다.
도 6은 본 발명의 제1 실시예에 따른 다른 표시장치 구동회로의 출력전압 안정화회로를 도시한 구성도이다.
도 6을 참조하면, 본 발명의 제1 실시예에 따른 다른 표시장치 구동회로의 출력전압 안정화회로는 전원오프펄스 생성부(310), 레벨쉬프터(320) 및 출력드라이버(330)를 포함한다.
상기 출력 드라이버(330)는 고전위 데이터(In1,In2)에 따라 출력 신호(Output)를 표시패널(340)에 제공하여 표시패널(340)을 구동한다. 출력 드라이버(330)는 포지티브 드라이버(331), 네거티브 드라이버(332) 및 스위칭부(333,334)를 포함한다. 포지티브 드라이버(331)는 제1스위칭부(333)를 통하여 포지티브 전압(VPOS)을 전원전압으로 공급받아 제1 고전위 데이터(In1)에 응답하여 구동된다. 네거티브 드라이버(332)는 제2스위칭부(334)를 통하여 네거티브 전압(VNEG)을 전원전압으로 공급받아 제2 고전위 데이터(In2)에 응답하여 구동된다.
스위칭부(333,334)는 전원오프 펄스 생성부(310)의 출력 제어 신호(ctrl1, ctrl2)에 따라 표시패널(340)로 출력신호(Output)를 전송하거나 출력신호(Output)의 전송을 차단한다. 스위칭부(333,334)는 출력 제어 신호(ctrl1, ctrl2)를 제어단자로 입력받아 포지티브 드라이버(331)로 포지티브 전원전압(VPOS)을 공급하거나 공급을 차단하는 트랜지스터 및 네거티브 드라이버(334)로 네거티브 전원전압(VNEG)을 공급하거나 공급을 차단하는 트랜지스터로 구현될 수 있다.
예를 들면, 스위칭부(333,334)는 제2 피모스 트랜지스터(P2) 및 제2 엔모스 트랜지스터(N2)를 포함한다. 제2 피모스 트랜지스터(P2)는 제1 출력 제어 신호(ctrl1)를 입력받는 제어단자, 포지티브 전원전압(VPOS)을 공급받는 제1 단자, 및 포지티브 드라이버(331)에 연결되는 제2 단자를 포함한다. 제2 엔모스 트랜지스터(N2)는 제2 출력 제어 신호(ctrl2)를 입력받는 제어단자, 네거티브 전원전압(VNEG)을 공급받는 제1단자, 및 네거티브 드라이버(332)에 연결되는 제2단자를 포함한다.
레벨 쉬프터(320), 전원오프펄스 생성부(310) 등 기타 다른 구성은 도5에서 설명한 본 발명의 제1 실시예에 따른 표시장치의 구동회로의 출력전압 안정화 회로로부터 당업자가 용이하게 이해할 수 있는 것이므로 상세한 설명은 생략한다.
도 5 및 도6에 도시된 본 발명의 제1실시 예에 따른 표시장치 구동 회로의 출력전압 안정화회로는, 표시패널로 출력신호를 출력하며 스위칭부를 포함하는 출력드라이버를 복수 개 구비할 수 있다. 각 출력드라이버는 레벨쉬프터로부터 고전위 데이터를 입력받아 구동한다. 각 출력드라이버의 스위칭부는 출력제어신호에 의해 공통적으로 제어되어 출력드라이버의 출력신호가 표시패널로 전송되는 것을 단속(斷續)한다.
다음으로, 본 발명의 제1실시예에 따른 표시장치 구동회로의 출력전압 안정화회로 동작을 설명한다.
도 3과 같이, 저전원전압(VCC)이 먼저 턴 오프되고, 저전원전압(VCC)이 턴 오프된 이후에 고전원전압(VPOS/VNEG)이 턴 오프되는 경우를 설명한다. 저전원전압(VCC)이 턴오프되고, 고전원전압(VPOS/VNEG)이 턴 온된 구간(t2)은, 레벨쉬프터(220,320)는 구동되지 않고, 출력 드라이버(230, 330)는 구동되는 구간이다.
도 5에 도시된 표시장치의 구동회로의 출력전압 안정화회로의 동작을 살펴보면, 저전압전원(VCC)이 오프되면(t2), 전원오프 펄스 생성부(210)는 제1 출력 제어 신호(ctrl1)를 하이 레벨로 인에이블(enable)시켜 출력하고, 제2 출력 제어 신호(ctrl2)를 로우 레벨로 인에이블시켜 출력한다. 그러므로, 제1 피모스 트랜지스터(P1) 및 제1 엔모스 트랜지스터(N1)는 턴오프된다. 따라서, 출력 드라이버(230)가 비정상적인 고전위 데이터(ln1,ln2)에 의해 구동되더라도, 제1 피모스 트랜지스터(P1) 및 제1 엔모스 트랜지스터(N1)에 의해 포지티브 전원전압(VPOS), 네거티브 전원전압(VNEG)이 출력신호(OUTPUT)로 표시패널(240)에 전달되지 않는다.
표시패널(240)은 전자종이 표시장치의 구동회로로부터 불분명한 출력 신호를 받지 않게 되므로 이전 데이터를 유지할 수 있게 된다.
도 6에 도시된 표시장치 구동회로의 출력전압 안정화회로의 동작은 도 5에 도시된 표시장치 구동회로의 출력전압 안정화회로의 동작설명으로부터 당업자가 용이하게 이해할 수 있는 것이므로 상세한 설명은 생략한다.
다음으로, 도 4와 같은전원 오프 순서에 따르는 경우, 고전원전압인 포지티브 전압(VPOS)과 네거티브 전압(VNEG)이 먼저 오프되기 때문에 레벨쉬프터(220,320)보다 출력 드라이버(230, 330)가 먼저 구동을 멈추므로 비정상적인 출력 신호가 표시패널(240,340)로 전송되지 않는다.
도7는 본 발명의 제2 실시예에 에 따른 표시장치 구동회로의 출력전압 안정화회로를 도시한 구성도이다.
도 7을 참조하면 본 발명의 제2 실시예에 따른 표시장치 구동회로의 출력전압 안정화회로(500)는 전원 오프 펄스 생성부(510), 레벨 쉬프터(520) 및 출력 드라이버(530)를 포함한다.
상기 전원 오프 펄스 생성부(510)는 포지티브 전원전압(VPOS)과 네거티브 전원전압(VNEG)을 공급받아 저전원전압(VCC)에 응답하여 포지티브 제어신호(PD_POS) 및 네거티브 제어신호(PD_NEG)를 생성한다.
여기서 저전원전압(VCC)이란 레벨 쉬프터(520)에 입력을 공급하는 회로(미도시)의 전원전압으로서, 저전압(low voltage, LV) 또는 중간전압(middle voltage, MV) 레벨의 전원이며, 고전원전압(High voltage)보다 작은 전원전압이다. 포지티브 전원전압(VPOS)과 상기 네거티브 전원전압(VNEG)은 출력드라이버(530)와 레벨 쉬프터(520)에 공급되는 전원전압으로서, 절대치가 저전원전압(VCC)의 전압 레벨보다 큰 고전압(high voltage) 레벨의 고전원전압이며, 각각 양 전압과 음 전압의 특성을 갖는다.
포지티브 전원전압(VPOS)은 바람직하게는 VCC ~ +xV(x는 VCC이상의 양수)의 전압 즉, 저전원전압(VCC)보다 높은 레벨의 양의 전압이다. 네거티브 전원전압(VNEG)은 바람직하게는 -x V ~ -VCC의 전압 즉, 저전원전압(VCC)보다 낮은 레벨의 음의 전압이다. 저전원전압(VCC)은 포지티브 전원전압(VPOS)과 네거티브 전원전압(VNEG) 내의 범위를 갖는 것이 바람직하다. 포지티브 제어 신호(PD_POS) 및 네거티브 제어 신호(PD_NEG)는 저전원전압(VCC) 및 고전원전압(VPOS/VNEG) 중 하나의 전압이 전원 오프(Power Off) 되면 인에이블(enable)되어 출력 드라이버(530)로 제공되어 포지티브 전압 스위치(531)와 네거티브 전압 스위치(532)를 제어하는 제어신호이다.
상기 레벨 쉬프터(520)는 저전원전압(VCC)을 전원전압으로 하는 바이어스 회로(미도시)에 의해 생성되는 바이어스 전압(Vbias_LV)에 의해 제어되는 회로이다. 레벨쉬프터(520)는 제1 내지 제3 저전위 데이터 신호들(LV DATA_1 ~ LV_DATA_3)을 제1 내지 제3 고전위 데이터 신호들(HV DATA_1 ~ HV_DATA_3)로 변환하여 출력드라이버(530)로 제공한다.
상기 출력 드라이버(530)는 포지티브 제어 신호(PD_POS) 및 상기 네거티브 제어 신호(PD_NEG)가 디세이블(disable)되면, 제1 내지 제3 고전위 데이터 신호들(HV DATA_1~HV_DATA_3)에 따라 출력신호(Output)를 출력하여 표시패널(미도시)로 전송한다. 표시패널은 예를 들면, 전자 종이 표시장치에 사용되는 표시패널일 수 있다.
도 8은 도 7에 도시된 출력 드라이버의 일 실시예를 나타내는 회로도이다.
도 8을 참조하면, 출력 드라이버(530)는 포지티브 전압스위치(531), 네거티브 전압스위치(532), 그라운드 전압스위치(533) 및 출력드라이버 구동부(534)를 구비한다.
상기 포지티브 전압 스위치(531)는 제어단자에 인가되는 포지티브 제어신호(PD_POS)에 응답하여 포지티브 전원전압(VPOS)을 출력드라이버 구동부(534)로 스위칭하는 트랜지스터(MP1)일 수 있다. 포지티브 전압 스위치(531)는 인에이블된 포지티브 제어 신호(PD_POS)에 응답하여 출력노드와 포지티브 전원단자 사이를 차단시켜 포지티브 전원전압(VPOS)이 출력 노드(Output)로 출력 되는 것을 방지한다.
상기 네거티브 전압 스위치(532)는 제어단자에 인가되는 네거티브 제어신호(PD_NEG)에 응답하여 네거티브 전원전압(VNEG)을 출력드라이버 구동부(534)로 스위칭하는 트랜지스터(MN1)일 수 있다. 네거티브 전압 스위치(532)는 인에이블된 네거티브 제어 신호(PD_NEG)에 응답하여 출력노드(A)와 네거티브 전원단자 사이를 차단시켜 네거티브 전원전압(VNEG)이 출력노드(A)로 출력 되는 것을 방지한다.
상기 그라운드 전압 스위치(533)는 제어단자에 인가되는 포지티브 제어신호(PD_POS)에 응답하여 그라운드 전압(VSS)을 출력드라이버 구동부(534)로 스위칭하는 트랜지스터(MN4)일 수 있다. 그라운드 전압 스위치(533)는 인에이블된 포지티브 제어 신호(PD_POS)에 응답하여 출력노드(A)와 그라운드 전압단자 사이를 쇼트(short)시켜 출력노드(A)의 전압레벨을 그라운드 전압(VSS) 레벨이 되도록 한다.
상기 출력드라이버 구동부(534)는 제어단자에 인가되는 고전위 데이터 신호들(HV DATA_1~HV_DATA_3) 응답하여 포지티브 전원전압(VPOS), 네거티브 전원전압(VNEG), 및 그라운드 전압(VSS)을 출력노드(A)로 스위칭하는 트랜지스터들(MP2,MN2,MN3)을 포함한다. 출력드라이버 구동부(534)는 포지티브 전압 스위치(531)로부터 포지티브 전원전압(VPOS)을 공급받거나 및 네거티브 전압 스위치(532)로부터 네거티브 전원전압(VNEG)을 공급받아 고전위 데이터 신호들(HV DATA_1~HV_DATA_3)에 따라 출력신호(Output)를 출력한다.
저전원전압(VCC)과 고전원전압(VPOS/VNEG)이 온(on)되어 정상적으로 공급되는 경우, 포지티브 제어신호(PD_POS)는 로직 로우의 네거티브 전원전압(VNEG) 레벨이 되고, 네거티브 제어신호(PD_NEG)는 로직 하이의 포지티브 전원전압(VPOS) 레벨이 되어 디세이블(disable)된다. 반면 저전원전압(VCC)과 고전원전압(VPOS/VNEG) 중 어느 하나가 오프되는 경우, 포지티브 제어신호(PD_POS)는 로직 하이의 포지티브 전원전압(VPOS) 레벨이 되고, 네거티브 제어신호(PD_NEG)는 로직 로우의 네거티브 전원전압(VNEG) 레벨이 되어 인에이블(enable) 된다.
따라서 저전원전압(VCC)과 고전원전압(VPOS/VNEG) 중 어느 하나가 오프되는 경우 출력 드라이버(530)의 포지티브 전압 스위치(531) 및 네거티브 전압 스위치(532)는 오픈(Open)되고, 그라운드 전압 스위치(533)는 단락(short)됨으로써, 출력노드(A)의 출력신호(Output)의 전압 레벨은 그라운드 전압(VSS)으로 강제되어, 전원 오프 순서(Power Off Sequence)가 진행되는 동안 안정된 전압 레벨을 유지하게 된다.
도 9는 도 7에 도시된 전원오프 펄스 생성부의 일 실시예를 도시한 도면이다.
도 9를 참조하면, 전원 오프 펄스 생성부(510)는 제1 비교기(511a), 제2 비교기(512a), 제3 비교기(513a) 및 출력부(514a)를 포함한다.
상기 제1 비교기(511a)는 저전원전압(VCC)과 기준전압(Vref)을 비교하여 제1 비교 신호를 출력한다. 제1 비교기(511a)는 저전원전압(VCC)이 기준전압(Vref)보다 크면 로직 하이를 출력하고, 저전원전압(VCC)이 기준전압(Vref)보다 전압레벨이 작으면로직 로우의 제1 비교 신호를 출력한다. 제1 비교기(511a)는 비반전단자(+)에 저전원전압(VCC)을 입력받고, 반전단자(-)에 기준전압(Vref)을 입력받는다. 상기 기준전압(Vref)은 외부에서 인가하거나 내부의 바이어스 회로를 통해 얻는 전압이며, 접지 레벨부터 저전원전압(VCC) 레벨의 범위를 갖는다. 바람직하게는, 기준 전압(Vref)은 VCC/2의 전압 레벨을 갖는다.
상기 제2 비교기(512a)는 기준전압(Vref)과 저전원전압(VCC)을 비교하여 제2 비교신호를 출력한다. 제2 비교기(512a)는 기준전압(Vref)이 저전원전압(VCC)보다 크면 로직 하이의 제2 비교신호를 출력하고, 기준전압(Vref)이 전원전압(VCC)보다 작으면 로직 로우의 제2 비교신호를 출력한다. 제2 비교기(512a)는 비반전단자(+)에 기준전압(Vref)을 입력받고, 반전단자(-)에 저전원전압(VCC)을 입력받는다.
상기 제3 비교기(513a)는 제1 비교기(511a)의 출력과 제2 비교기(512a)의 출력에 응답하여 제 3 비교신호를 출력한다. 제3 비교기(513a)는 제1 비교신호와 제2 비교신호를 비교하여 제1 비교신호가 제2 비교신호보다 크면 로직 하이의 제3 비교신호를 출력하고, 제1 비교신호가 제2 비교신호보다 작으면로직 로우의 제3 비교신호를 출력한다. 제 3 비교기(513a)의 출력은 로직하이 일 경우 포지티브 전원전압(VPOS)이며, 로직 로우 일 경우 네거티브 전원전압(VNEG)이 된다.
구체적으로 제3 비교기(513a)는 제3 피모스 트랜지스터(MP3), 제4 피모스 트랜지스터(MP4), 제3 엔모스 트랜지스터(MN3) 및 제4 엔모스 트랜지스터(MN4)로 구성된다. 제3 피모스 트랜지스터(MP3)는 제1 비교신호를 입력받는 제어단자, 포지티브 전원전압(VPOS)을 입력받는 제1 단자, 및 제4엔모스 트랜지스터(MN4)의 제1단자에 연결되는 제2단자를 포함한다. 제4 피모스 트랜지스터(MP4)는 제2 비교신호를 입력받는 제어단자, 포지티브 전원전압(VPOS)을 입력받는 제1단자, 및 제5엔모스 트랜지스터(MN5)의 제1단자에 연결되는 제2단자를 포함한다.
제4 엔모스 트랜지스터(MN4)는 제3 피모스 트랜지스터(MP3)의 제2 단자에 연결되는 제1단자, 네거티브 전원전압(VNEG)을 입력받는 제2단자, 및 제1 단자에 연결되는 제어단자를 포함한다. 제5 엔모스 트랜지스터(MN5)는 제4 엔모스 트랜지스터(MN4)의 제어단자에 연결되는 제어단자, 제4 피모스 트랜지스터(MP4)의 제2 단자에 연결되는 제1단자, 및 네거티브 전원전압(VNEG)을 입력받는 제2단자를 포함한다.
상기 출력부(514a)는 제3 비교신호를 반전시켜 포지티브 제어신호(PD_POS)를 생성하고, 포지티브 제어신호(PD_POS)를 반전시켜 네거티브 제어신호(PD_NEG)를 생성한다. 출력부(514a)는 제1 인버터(IV1) 및 제2 인버터(IV2)를 포함한다. 제1 인버터(IV1)는 제2 노드(Node2)의 전압인 제3 비교신호를 입력받아 반전시켜 상기 포지티브 제어 신호(PD_POS)를 출력한다. 제2노드(Node2)는 제5엔모스 트랜지스터(MN5)의 제1단자와 제4엔모스 트랜지스터(MN4)의 제2단자가 연결된 노드이다.
제2 인버터(IV2)는 제3 노드(Node3)의 전압인 포지티브 제어 신호(PD_POS)를 입력받아 반전시켜 네거티브 제어 신호(PD_NEG)를 출력한다. 제3노드(Node3)는 제1인버터(IV1)의 출력단과 제2인버터(IV2)의 입력단이 연결된 노드이다.
종래의 일반적인 차동 비교기에 의해서는 공정 변화나 공급 전원의 변화에 따라 Rail to Rail의 출력이 아닐 수 있다. 그러나, 본 실시예에 따른 전원 오프 펄스 생성부(510)는 차동 비교기들의 출력들을 제3 비교기(513a)가 비교하는 방식에 의하여 공급 전원의 변화나 공정의 변화에 따른 각 소자들의 특성 변동에 둔감하도록 설계될 수 있다. 다시 설명하면, 본 실시예에 따른 전원 오프 펄스 생성부(510)는　제3 비교기(513a)의 트랜지스터들(MP3,MP4,MN4,MN5)에 의해 Rail to Rail 출력, 즉, 전원 오프 펄스 생성부(510)의 출력신호는 포지티브 전원전압(VPOS)와 네거티브 전원전압(VNEG)의 레벨을 가질 수 있다.
이하 본실시예에 따른 전원오프 펄스 생성부의 동작을 설명한다.
먼저, 저전원전압(VCC)이 먼저 전원 오프되고, 포지티브 전원전압 (VPOS)과 네거티브 전원전압(VNEG)이 나중에 전원 오프되는 경우이다. 저전원전압(VCC)이 파워 오프되면, 저전원전압(VCC)보다 기준전압(Vref)이 높으므로, 제1 비교기(511a)는 로직 로우의 제1 비교 신호를 출력하고, 제2 비교기(512a)는 로직 하이의 제2 비교 신호를 출력한다. 이에 따라, 제4 피모스 트랜지스터(MP4)는 턴오프되고, 제3 피모스 트랜지스터(MP3)는 턴온되므로, 제2 노드(Node2)의 전압이 로직 로우가 된다. 로직 로우를 입력받는 출력부(514a)의 제1인버터(IV1)는 로직 하이의 전압 레벨의 신호를 포지티브 제어신호(PD_POS)로 출력하고, 출력부(514a)의 제2인버터(IV2)는 로직 로우의 전압 레벨의 신호를 네거티브 제어신호(PD_NEG)로 출력한다. 여기서, 로직 로우는 네거티브 전원전압(VNEG) 레벨이고, 로직 하이는 포지티브 전원전압(VPOS) 레벨인 것이 바람직하다. 이때 출력드라이버는 그라운드 전압(VSS)을 출력한다.
다음으로, 저전원전압(VCC)이 공급되는 경우, 전원 오프 펄스 생성부(510)는 저전원전압(VCC)이 기준전압(Vref)보다 높으므로, 제1 비교기(511a)는 로직 하이의 제1 비교 신호를 출력하고, 제2 비교기(512a)는 로직 로우의 제2 비교 신호를 출력한다. 이에 따라, 제3 피모스 트랜지스터(MP3)는 턴오프되고, 제4 피모스 트랜지스터(MP4)는 턴온되어, 상기 제2 노드(Node2)의 전압은 로직 하이가 된다. 로직 하이를 입력받는 출력부(514a)의 제1 인버터(IV1)는 로직 하이의 제2 노드(Node2)의 전압을 반전시켜 로직 로우의 포지티브 제어 신호(PD_POS)를 출력하고, 제2 인버터(IV2)는 로직 하이의 네거티브 제어 신호(PD_NEG)를 출력한다. 이때 출력드라이버는 제1내지 제3고전원 데이터에 따라 저전압전원(VSS), 포지티브 전원전압(VPOS) 또는 네거티브 전원전압(VNEG)을 선택적으로 출력할 수 있다.
도 10은 도 7에 도시된 전원오프 펄스 생성부의 다른 실시예를 도시한 도면이다.
도 10을 참조하면, 전원 오프 펄스 생성부(510)는 각각에 입력되는 신호의 로직 레벨을 반전시키는 복수개의 인버팅부(515a~519a)가 직렬 연결되어 구성된다.
상기 복수개의 인버팅부(215~219) 중 가장 앞단의 인버팅부(515a)는 저전원전압(VCC)을 입력받고, 복수개의 인버팅부(515a~519a) 중 뒷단의 두 개의 인버팅부(518a, 519a)에서 각각 포지티브 제어신호(PD_POS)와 네거티브 제어신호(PD_NEG)를 출력한다. 복수개의 인버팅부(515a~519a) 중 일부(515a, 516a)는 포지티브 전원전압(VPOS)과 그라운드 전압(VSS)을 공급전원으로 사용하며, 일부(517a~519a)는 포지티브 전원전압(VPOS)과 네거티브 전원전압(VNEG)을 공급 전원으로 사용한다.
*구체적으로, 전원 오프 펄스 생성부(510)는 제1 인버팅부(515a) 내지 제5 인버팅부(519a)를 포함한다. 상기 제1 인버팅부(515a)는 제어단자에 저전원전압(VCC)이 공급되는 제5 피모스 트랜지스터(MP5), 제6 피모스 트랜지스터(MP6), 제7 피모스 트랜지스터(MP7), 및 제6 엔모스 트랜지스터(MN6)를 포함한다. 제5피모스 트랜지스터(MP5)의 제1단자에 포지티브 전원전압(VPOS)이 공급되고, 제6엔모스 트랜지스터(MN6)의 제2단자에 그라운드 전압(VSS)이 공급된다. 제5 피모스 트랜지스터(MP5)의 제2단자는 제6피모스 트랜지스터(MP6)의 제1단자에 연결되고, 제6피모스 트랜지스터(MP6)의 제2단자는 제7피모스 트랜지스터(MP7)의 제1단자에 연결된다. 제7피모스 트랜지스터(MP7)의 제2단자와 제6엔모스 트랜지스터(MN6)의 제1단자가 연결된다. 제7피모스 트랜지스터(MP7)의 제2단자와 제6엔모스 트랜지스터(MN6)의 제1단자가 연결된 제4노드(Node4)는 제1인버팅부(515a)의 출력노드가 된다.
상기 제2 인버팅부(516a)는 제어단자가 제4노드(Node4)에 공통으로 연결되는 제8 피모스 트랜지스터(MP8) 및 제7 엔모스 트랜지스터(MN7)를 포함한다. 제8 피모스 트랜지스터(MP8)의 제1단자에 포지티브 전원전압(VPOS)이 공급되고, 제7엔모스 트랜지스터(MN7)의 제2단자에 그라운드 전압(VSS)이 공급된다. 제8피모스 트랜지스터(MN8)의 제2단자와 제7엔모스 트랜지스터(MN7)의 제1단자가 연결된다. 제8피모스 트랜지스터(MN8)의 제2단자와 제7엔모스 트랜지스터(MN7)의 제1단자가 연결된 제5노드(Node5)는 제2인버팅부(516a)의 출력노드가 된다.
상기 제3 인버팅부(517a)는 제어단자가 제5노드(Node5)에 공통으로 연결되는 제9피모스트랜지스터(MP9), 제8엔모스 트랜지스터(MN8), 제9엔모스 트랜지스터(MP9), 및 제10 엔모스 트랜지스터(MN10)를 포함한다. 제9피모스 트랜지스터(MP9)의 제1단자에 포지티브 전원전압(VPOS)이 공급되고, 제10엔모스 트랜지스터(MN10)의 제2단자에 네거티브 전원전압(VNEG)이 공급된다. 제9 피모스 트랜지스터(MP9)의 제2단자와 제8엔모스 트랜지스터(MN8)의 제1단자가 연결된다. 제9 피모스 트랜지스터(MP9)의 제2단자와 제8엔모스 트랜지스터(MN8)의 제1단자가 연결된 제6노드(Node6)는 제3인버팅부(217a)의 출력노드가 된다. 제8엔모스 트랜지스터(MN8)의 제2단자는 제9엔모스 트랜지스터(MN9)의 제1단자에 연결되고, 제9엔모스 트랜지스터(MN9)의 제2단자는 제10엔모스 트랜지스터(MN10)의 제1단자에 연결된다.
상기 제4 인버팅부(518a)는 제어단자가 제6노드(Node6)에 공통으로 연결되는 제10 피모스 트랜지스터(MP10) 및 제11 엔모스 트랜지스터(MN11)를 포함한다. 제10 피모스 트랜지스터(MP10)의 제1단자에 포지티브 전원전압(VPOS)이 공급되고, 제11엔모스 트랜지스터(MN11)의 제2단자에 네거티브 전원전압(VNEG)이 공급된다. 제10피모스 트랜지스터(MN10)의 제2단자와 제11엔모스 트랜지스터(MN11)의 제1단자가 연결된다. 제10피모스 트랜지스터(MN10)의 제2단자와 제11엔모스 트랜지스터(MN11)의 제1단자가 연결된 제7노드(Node7)는 제4인버팅부(518a)의 출력노드가 된다. 제7노드(Node7)의 출력전압은 네거티브 제어신호(PD_NEG)가 된다.
상기 제5 인버팅부(519a)는 제어단자가 제7노드(Node)에 공통으로 연결되는 제11 피모스 트랜지스터(MP11) 및 제12 엔모스 트랜지스터(MN12)를 포함한다. 제11 피모스 트랜지스터(MP11)의 제1단자에 포지티브 전원전압(VPOS)이 공급되고, 제12엔모스 트랜지스터(MN12)의 제2단자에 네거티브 전원전압(VNEG)이 공급된다. 제11피모스 트랜지스터(MP11)의 제2단자와 제12엔모스 트랜지스터(M12)의 제1단자가 연결된다. 제11피모스 트랜지스터(MP11)의 제2단자와 제12엔모스 트랜지스터(M12)의 제1단자가 연결된 제8노드(Node)는 전원오프 펄스 생성부(510)의 출력노드가 된다. 제8노드(Node8)의 출력전압은 포지티브 제어신호(PD_POS)가 된다.
바람직하게는 제1 인버팅부(515a) 내지 제5 인버팅부(519a)의 스위칭 문턱 전압은 (입력전압 최대값+ 입력전압 최소값)/2인 것이 좋다. 예를 들면, 제1인버팅부(515a)의 스위칭 문턱전압은 (VCC + VSS) /2인 것이 바람직하다. VPOS/2의 스위칭 문턱전압을 낮추어 스위칭 문턱전압이 저전압전원(VCC)과 그라운드 전압(VSS) 범위 내에 위치되도록 하기 위하여 제1인버팅부(515a)는 직렬 연결된 제5내지 제7피모스 트랜지스터(MP5~MP7)를 포함한다. 제3인버팅부(517a)의 스위칭 문턱전압은 (VPOS + VSS)/2 인 것이 바람직하다. VSS의 스위칭 문턱전압을 높여 스위칭 문턱전압이 포지티브 전원전압(VPOS)과 그라운드 전압(VSS) 범위 내에 위치되도록 하기 위하여 제3인버팅부(517a)는 직렬 연결된 제8내지 제10엔모스 트랜지스터(MN8~MN10)를 포함한다.
제1 인버팅부(515a) 내지 제5 인버팅부(519a)들은 공정 변화와 전원 변화에 최대한 둔감하도록 설계할 필요가 있다. 인버팅부를 공정 변화와 전원 변화에 둔감하도록 설계하는 방법으로서, 첫째, 공급전원의 변화에 따른 전압변동이 없는 그라운드 전압(VSS)을 제1인버팅부(515a)와 제2인버팅부(516a)의 공급전원으로 이용하여 스위칭 문턱전압을 공급 전원의 변화에 둔감하게 설계할 수 있다. 둘째, 제6 엔모스 트랜지스터(MN6)의 게이트-드레인 전압차가 작도록 설계한다. 미들 전압용의 소자를 사용하여 제6 엔모스 트랜지스터(MN6)를 설계함으로써 제6 엔모스 트랜지스터(MN6) 소자의 특성을 안정적으로 보장하여 정상 동작에 영향이 없도록 할 수 있다. 이러한 방식에 의해 공정조건의 변동이나 공급전원의 변화에도 안정적인 특성을 갖는 전원 오프 펄스 생성부(510)를 만들 수 있다.
이하 본실시 예에 따른 전원오프 펄스 생성부의 동작을 설명한다.
저전원전압(VCC)이 오프된 경우, 제5 피모스 트랜지스터(MP5) 내지 제7 피모스 트랜지스터(MP7)는 턴온되고 제6엔모스 트랜지스터(MN6)는 턴오프되어 제4 노드(Node4)의 전압은 포지티브 전원전압(VPOS)이 된다. 제8 피모스 트랜지스터(MP8)는 턴오프되고, 제7 엔모스 트랜지스터(MN7)는 턴온 되므로 제5 노드(Node5)의 전압 레벨은 그라운드 전압(VSS)이다.
제9 피모스 트랜지스터(MP9)는 턴온되고, 제8 엔모스 트랜지스터(MN8) 내지 제10 엔모스 트랜지스터(MN10)는 턴오프되어 제6 노드(Node6)의 전압은 포지티브 전원 전압(VPOS)과 동일하거나, 그 보다 소정 레벨이 낮은 전압이 된다. 이에 따라, 제10피모스 트랜지스터(MP10)가 턴오프되고, 제11 엔모스 트랜지스터(MN11)가 턴온되어 제7 노드(Node7)의 전압은 로직 로우의 네거티브 전원전압(VNEG)가 된다.
제7 노드(Node7)의 전압인 로직로우는 네거티브 제어신호(PD_NEG)로 출력된다. 제5 인버팅부(519a)는 네거티브 제어신호(PD_NEG)를 반전시켜 로직 하이의 포지티브 제어신호(PD_POS)를 출력한다. 이때 출력드라이버는 그라운드 전압(VSS)을 출력한다.
상술한 바와 같이, 저전원전압(VCC)이 전원 오프시 본 실시예에 따른 전원 오프 펄스 생성부(510)는 포지티브 전원전압(VPOS) 레벨의 포지티브 제어 신호(PD_POS)를 출력하고, 네거티브 전원전압(VNEG) 레벨의 네거티브 제어 신호(PD_NEG)를 출력함으로써 저전원전압(VCC)의 오프를 감지할 수 있다. 출력드라이버는 전원오프 펄스 생성부(510)의 포지티브 제어신호(PD_POS)와 네거티브 제어신호(PD_NEG)를 이용하여 출력을 안정화시킬 수 있다.
도 11은 도10에 도시된 전원오프 펄스 생성부 각 노드에서 전압을 도시한 도면이다.
도 11을 참조하면, 저전원전압(VCC)이 로직 하이 레벨 일 때, 공정조건 또는 공급전원의 변화에 따라 제4 노드(Node4)의 전압은 그라운드 전압(VSS) 내지 그라운드 전압(VSS)보다 소정 레벨 높은 전압 내의 범위를 가질 수 있다. 전원전압(VCC)이 로직 로우 레벨 일 때, 공정조건 또는 공급전원의 변화에 따라 제6 노드(Node6)의 전압은 포지티브 전원전압(VPOS) 내지 포지티브 그라운드 전압(VPOS)보다 소정 레벨 낮은 전압 내의 범위를 가질 수 있다.
즉 공정조건이나 공급전원의 변화에 따라 제4노드(Node4) 및 제6노드(Node)의 전압은 소정의 범위를 가지게 되며, 그 범위 내에서 전원오프 펄스 생성부(510)는 정상적으로 동작할 수 있다. 따라서 전원오프 펄스 생성부(510)는 공정조건이나 공급전원의 변화에도 불구하고 정확한 값의 포지티브 제어신호(PD_POS) 및 네거티브 제어신호(PD_NEG)를 출력할 수 있다.
도 12는 도7에 도시된 전원 오프 펄스 생성부의 또 다른 실시예를 나타내는 도면이다.
도 12를 참조하면, 전원오프 펄스 생성부(510)는 제1 기준값 생성부(511b), 제2 기준값 생성부(512b), 제1 비교기(513b), 제2 비교기(514b), 논리합연산기(515b) 및 인버터(516b)를 구비한다.
상기 제1 기준값 생성부(511b)는 고전원전압(VPOS, VNEG)을 공급받아 제1비교기(513b) 및 제2비교기(514b)에 인가되는 제1 고전위 기준전압(Ref_HV1) 및 제2 고전위 기준전압(Ref_HV2)을 생성한다.
상기 제2 기준값 생성부(512b)는 저전원전압(VCC)을 공급받아 제1비교기(513b) 및 제2비교기(514b)에 인가되는 제1 저전위 기준전압(Ref_LV1) 및 제2 저전위 기준전압(Ref_LV2)을 생성한다.
상기 제1비교기(513b)는 제1 기준값 생성부(511b) 및 제2 기준값 생성부(512b)에서 생성된 제1 고전위 기준전압(Ref_HV1)과 제1 저전위 기준전압(Ref_LV1)을 비교한 후 제1 비교신호를 출력한다. 제1비교기(513b)는 제1 고전위 기준전압(Ref_HV1)이 비반전단자에 입력되고 제1 저전위 기준전압(Ref_LV1)이 반전단자에 입력된다. 전원전압이 정상적으로 인가되는 상태에서 제1 고전위 기준전압(Ref_HV1)이 제1 저전위 기준전압(Ref_LV1)보다 높으므로 로직 하이를 출력한다. 전원 오프 순서(power off sequence) 에 따라 전원이 오프되는 동안에는 제1 고전위 기준전압(Ref_HV1)과 제1 저전위 기준전압(Ref_LV1)의 크기가 반전되며, 제1 비교신호는 로직 로우의 반전된 값을 출력한다.
상기 제2비교기(514b)는 제1 기준값 생성부(511b) 및 제2 기준값 생성부(512b)에서 생성된 제2 고전위 기준전압(Ref_HV2)과 제2 저전위 기준전압(Ref_LV2)을 비교한 후 제2 비교신호를 출력한다. 제2비교기(514b)는 제2 저전위 기준전압(Ref_LV2)이 비반전단자에 입력되고 제2 고전위 기준전압(Ref_HV2)이 반전단자에 입력된다. 전원전압이 정상적으로 인가되는 상태에서는 제2 고전위 기준전압(Ref_HV2)이 제2 저전위 기준전압(Ref_LV2)보다 높으므로 로직 로우를 출력한다. 전원 오프순서(power off sequence) 에 따라 전원이 오프되는 동안에는 제2 고전위 기준전압(Ref_HV2)과 제2 저전위 기준전압(Ref_LV2)의 크기가 반전되며, 제2 비교 신호는 로직 하이의 반전된 값을 출력한다.
상기 논리합연산기(515b)는 제1 비교신호와 제2 비교신호를 입력받아 논리합 연산을 수행한 후 포지티브 제어 신호(PD_POS)를 출력한다. 상기 인버터(516b)는 포지티브 제어 신호(PD_POS)를 반전시켜 네거티브 제어 신호(PD_NEG)를 출력한다.
상술한 바와 같이, 출력 드라이버의 제어 신호인 포지티브 제어신호(PD_POS)와 네거티브 제어신호(PD_NEG)는 제1비교기(513b)의 출력과 제2비교기(514b)의 출력 중 하나만 반전되어도 논리 레벨이 반전되어 출력된다. 따라서, 저전원전압(VCC)과 고전원전압(VPOS/VNEG)이 오프되는 순서에 상관없이 전원이 오프되면, 전원 오프 펄스 생성부(510)의 출력은 반전되어 출력된다.
이하 본 실시예에 따른 전원오프 펄스 생성부(510)의 동작을 설명한다.
저전원전압(VCC)이 먼저 파워 오프되고, 포지티브 전원전압 (VPOS)과 상기 네거티브 전원전압(VNEG)이 나중에 파워 오프되는 경우, 제1 고전위 기준전압(Ref_HV1) 보다 제1 저전위 기준전압(Ref_LV1)이 높으므로 제1 비교기(513b)는 로직 로우의 제1 비교 신호를 출력한다. 한편, 제2 고전위 기준전압(Ref_HV2) 보다 제2 저전위 기준전압(Ref_LV2)이 높으므로 상기 제2 비교기(514b)는 로직 하이의 제2 비교 신호를 출력한다. 로직 로우의 제1 비교 신호 및 로직 하이의 제2 비교 신호를 입력받는 논리합연산기(515b)는 로직 하이의 신호를 출력한다.
따라서 상기 포지티브 제어 신호(PD_POS)는 로직 하이의 전압 레벨의 신호로, 네거티브 제어 신호(PD_NEG)는 로직 로우의 전압 레벨의 신호로 출력된다. 로직 로우는 네거티브 전원전압(VNEG) 레벨이고, 로직 하이는 포지티브 전원전압(VPOS) 레벨에 해당된다.
한편 포지티브 전원전압 (VPOS)과 네거티브 전원전압(VNEG)이 먼저 파워 오프되고, 전원전압(VCC)이 나중에 파워 오프되는 경우, 제1 고전위 기준전압(Ref_HV1)이 제1 저전위 기준전압(Ref_LV1)보다 높으므로 제1 비교기(513b)는 로직 하이의 제1 비교신호를 출력한다. 제2 저전위 기준전압(Ref_LV2) 보다 제2 고전위 기준전압(Ref_HV2)이 높으므로 제2 비교기(514b)는 로직 로우의 제2 비교신호를 출력한다. 로직 하이의 제1 비교 신호 및 로직 로우의 제2 비교 신호를 입력받는 논리합연산기(515b)는 로직 하이의 신호를 출력한다. 따라서 포지티브 제어 신호(PD_POS)는 로직 하이의 전압 레벨의 신호로, 네거티브 제어 신호(PD_NEG)는 로직 로우의 전압 레벨의 신호로 출력된다.
도 7에 도시된 출력 드라이버(530)에 있어서 포지티브 전압 스위치(531)의 제1 피모스 트랜지스터(MP1) 및 네거티브 전압 스위치(532)의 제1 엔모스 트랜지스터(MN1)는 턴 오프되고, 그라운드 전압 스위치(534)의 제4 엔모스 트랜지스터(MN4)는 턴온된다. 이에 따라 출력 드라이버(530)의 출력노드(Output)에서는 고전원전압(VPOS/VNEG)과 저전원전압(VCC)의 전원 오프 순서에 상관없이 그라운드 전압(VSS)이 출력된다.
도 13은 도7에 도시된 전원 오프 펄스 생성부의 또 다른 실시예를 나타내는 회로도이다.
도 13에 도시된 바와 같이 본 발명에 따른 출력 드라이버의 출력전압 안정화 회로의 전원 오프 펄스 생성부(510)는 제1 기준값 생성부(511c), 제2 기준값 생성부(512c), 제1 비교기(513c), 제2 비교기(514c), 논리합연산기(515c) 및 제1인버터(516c)를 구비한다.
상기 제1 기준값 생성부(511c)는 고전원전압(VPOS/VNEG)의 크기에 독립적인 저전위 전류원을 사용하여 고전원전압(VPOS/VNEG)의 크기에 종속적인 제1 고전위 기준전류(IREF _ HV1) 및 제2 고전위 기준전류(IREF_HV2)을 생성한다. 제 1 기준값 생성부(511c)는 고전원전압(VPOS/VNEG)의 레벨이 떨어지면 이를 검출하여 제1 고전위 기준전류(IREF _ HV1)와 제2 고전위 기준전류(IREF _ HV2)의 크기를 반전시켜 출력한다.
상기 제2 기준값 생성부(512c)는 저전원전압(VCC)의 크기에 독립적인 고전위 전류원을 사용하여 저전원전압(VCC)의 크기에 종속적인 제1 저전위 기준전류(IREF _ LV1) 및 제2 저전위 기준전류(IREF_LV2)을 생성한다. 제2 기준값 생성부(512c)는 저전원전압(VCC)의 레벨이 떨어지면 이를 검출하여 제1 저전위 기준전류(IREF _ LV1)와 제2 저전위 기준전류(IREF _ LV2)의 크기를 반전시켜 출력한다.
상기 제1 비교기(513c)는 제1 고전위 기준전류(IREF _ HV1) 및 제2 고전위 기준전류(IREF _ HV2)를 비교하며, 제1 고전위 기준전류(IREF _ HV1)와 제2 고전위 기준전류(IREF_HV2)의 크기가 반전되어 입력되면 출력을 반전시켜 제1 비교신호로 출력한다.
상기 제2 비교기(514c)는 제1 저전위 기준전류(IREF _ LV1) 및 제2 저전위 기준전류(IREF _ LV2)를 비교하며, 제1 저전위 기준전류(IREF _ LV1)와 제2 저전위 기준전류(IREF_LV2)의 크기가 반전되어 입력되면 출력을 반전시켜 제2 비교신호로 출력한다.
상기 논리합연산기(515c)는 제1 비교신호와 제2 비교신호를 입력받아 논리합 연산을 수행한 후 포지티브 제어 신호(PD_POS)를 출력한다.
상기 제1 인버터(516c)는 논리합연산기(515c)의 출력인 포지티브 제어 신호(PD_POS)를 반전시켜 네거티브 제어 신호(PD_NEG)를 출력한다.
도 14는 도 13에 도시된 제1 기준값 생성부의 구성을 나타내는 회로도이다.
도 14를 참조하면, 제1 기준값 생성부(511c)는 제1전류미러부(511c-1), 제2전류미러부(511c-2) 및 제3전류미러부(511c-3)를 포함한다.
상기 제1전류미러부(511c-1)는 고전원전압(VPOS/VNEG)의 크기에 독립적인 저전위 전류원(511c-1a)과 저전압전원(VCC)을 전원전압으로 하는 저전압용 모스트랜지스터를 포함하는 제1전류미러(511c-1b)를 구비하고 상기 저전위 전류원(511c-1a)에서 발생된 기준전류(ILV)를 상기 제1전류미러(511c-1b)를 통해 미러링하여 제1미러링전류(Imirr_1)를 출력한다.
상기 제2전류미러부(511c-2)는 네거티브 전원전압(VNEG)을 전원전압으로 하는 모스트랜지스터들을 포함하고, 상기 제1미러링전류(Imirr _1)를 미러링하여 제2미러링전류(Imirr_2)를 출력한다.
상기 제3전류미러부(511c-3)는 상기 제2미러링전류(Imirr _2)를 미러링하여 제1 고전위 기준전류(IREF _ HV1) 및 제2 고전위 기준전류(IREF_HV2)을 생성한다.
이때 상기 제3전류미러부(511c-3)는 포지티브 전원전압(VPOS)을 전원전압으로 하는. 제1 피모스 트랜지스터(511c-3a), 제2 피모스 트랜지스터(511c-3b), 제3 피모스 트랜지스터(511c-3c) 및 제4 피모스 트랜지스터(511c-3d)를 구비한다.
제1 피모스 트랜지스터(511c-3a)는 게이트 및 드레인이 상기 제2미러링전류(Imirr _2)가 출력되는 제 2전류미러부(511c-2)의 출력단자에 연결되고 소스가 상기 포지티브 전원전압(VPOS)에 접속되며, 제2 피모스 트랜지스터(511c-3b)는 게이트가 상기 제1 피모스 트랜지스터(511c-3a)의 게이트에 연결되고 소스가 상기 포지티브 전원전압(VPOS)에 접속된다.
제3 피모스 트랜지스터(511c-3c)는 게이트가 상기 제1 피모스 트랜지스터(511c-3a)의 게이트에 연결되고 소스가 상기 포지티브 전원전압(VPOS)에 접속되며 드레인으로 상기 제2 고전위 기준전류(IREF _ HV2)가 흐른다.
제4 피모스 트랜지스터(511c-3d)는 소스가 상기 제2 피모스 트랜지스터(511c-3b)의 드레인에 연결되고 게이트가 저전원전압(VCC)에 연결되며 드레인으로 상기 제1 고전위 기준전류(IREF _ HV1)가 흐른다.
제1 피모스 트랜지스터(511c-3a)와 제 3 피모스 트랜지스터(511c-3c)는 서로 크기가 같고, 제 2 피모스 트랜지스터(511c-3b)는 제1 피모스 트랜지스터(511c-3a) 및 제 3 피모스 트랜지스터(511c-3c)보다 크기가 큰 트랜지스터 인 것이 바람직하다.
포지티브 전원전압(VPOS)이 정상적으로 공급되면, 제1 기준값 생성부(511c)는 저전위 전류원(511c-1a)에서 발생된 기준전류(ILV)를 제1전류미러(511c-1b), 제2전류미러부(511c-2) 및 제3전류미러부(511c-3)를 통해 미러링 하여 제1 고전위 기준전류(IREF _ HV1) 및 제2 고전위 기준전류(IREF _ HV2)를 출력한다. 제1 고전위 기준전류(IREF _ HV1)가 흐르는 제 2 피모스 트랜지스터(511c-3b)는 제2 고전위 기준전류(IREF _ HV2)가 흐르는 제 3 피모스 트랜지스터(511c-3c)보다 크므로 정상상태에서 제1 고전위 기준전류(IREF _ HV1)가 제2 고전위 기준전류(IREF _ HV2) 보다 크다.
반면, 포지티브 전원전압(VPOS)이 오프(off)되어 전원전압 레벨이 떨어지면 제 4 트랜지스터(511c-3d)의 게이트 소스 전압이 작아지게 되고, 이에 따라 제 4트랜지스터(511c-3d)에 흐르는 제1 고전위 기준전류(IREF _ HV1)는 급격히 감소되어, 제1 고전위 기준전류(IREF _ HV1)와 제2 고전위 기준전류(IREF _ HV2)의 크기가 반전되게 된다.
상기에서 기술한 바와 같이, 제1 기준값 생성부(511c)는 고전원전압(VPOS/VNEG)의 크기에 독립적인 저전위 전류원(511c-1a)을 이용하여 고전원전압(VPOS)에 종속적인, 즉 고전원전압(VPOS)의 오프(off) 상태를 감지하는 제1 고전위 기준전류(IREF _ HV1)와 제2 고전위 기준전류(IREF _ HV2)를 생성할 수 있다.
제 1 기준값 생성부(511c)가 포지티브 전원전압(VPOS)에 종속적인 제1 고전위 기준전류(IREF _ HV1)와 제2 고전위 기준전류(IREF _ HV2)를 생성하는 본 실시예의 설명으로부터 당업자는 기준값 생성부가 네거티브 전원전압(VNEG)에 종속적인 제1 고전위 기준전류(IREF _ HV1)와 제2 고전위 기준전류(IREF _ HV2)를 생성할 수 있음을 용이하게 이해할 수 있을 것이다. 예를 들면, 당업자는 본 실시예의 제3전류미러부(511c-3)의 포지티브 전원전압(VPOS)를 네거티브 전원전압(VNEG)로 대체하고, 제3전류미러부(511c-3)를 구성하는 피모스 트랜지스터를 엔모스 트랜지스터로 대체함으로써, 네거티브 전원전압(VNEG)에 종속적인 제1 고전위 기준전류(IREF _ HV1)와 제2 고전위 기준전류(IREF_HV2)를 생성할 수 있다. 이때 제4 피모스 트랜지스터(511c-3d)에 해당하는 엔모스트랜지스터의 게이트에는 그라운드 전압(VSS)이 인가되는 것이 바람직하다.
도 15는 도 13에 도시된 제2 기준값 생성부의 구성을 나타내는 회로도이다.
도 15를 참조하면, 제2 기준값 생성부(512c)는 상기 저전원전압(VCC)의 크기에 독립적인 고전위 전류원(512c-1a)을 사용하여 상기 저전원전압(VCC)의 크기에 종속적인 제1 저전위 기준전류(IREF _ LV1) 및 제2 저전위 기준전류(IREF_LV2)을 생성한다.
상기 제2 기준값 생성부(512c)는 제4전류미러부(512c-1), 제5전류미러부(512c-2) 및 제6전류미러부(512c-3)를 구비한다.
상기 제4전류미러부(512c-1)는 고전위 전류원(512c-1a)과, 포지티브 전원전압(VPOS)을 전원전압으로 하는 고전압용 모스트랜지스터를 포함하는 제4전류미러(512c-1b)를 구비하고, 상기 고저위 전류원(512c-1a)에서 발생된 기준전류(IHV)를 상기 제4전류미러(512c-1b)를 통해 미러링하여 제4미러링전류(Imirr _4)를 출력한다.
상기 제5전류미러부(512c-2)는 네거티브 전원전압(VNEG)을 전원전압으로 하는 모스트랜지스터들을 포함하고, 상기 제4미러링전류(Imirr _4)를 미러링하여 제5미러링전류(Imirr_5)를 출력한다. 상기 제6전류미러부(512c-3)는 상기 제5미러링전류(Imirr _5)를 미러링하여 제1 저전위 기준전류(IREF _ lV1) 및 제2 저전위 기준전류(IREF_lV2)을 생성한다.
이때 상기 제6전류미러부(512c-3)는 저전원전압(VCC)을 전원전압으로 하는. 제5 피모스 트랜지스터(512c-3a), 제6 피모스 트랜지스터(512c-3b), 제7 피모스 트랜지스터(512c-3c) 및 제8 피모스 트랜지스터(512c-3d)를 구비한다.
제5 피모스 트랜지스터(512c-3a)는 게이트 및 드레인이 상기 제5미러링전류(Imirr _5)를 출력하는 제5전류미러부(512c-2)의 출력단자에 연결되고 소스가 상기 저전원전압(VCC)에 접속되며, 제6 피모스 트랜지스터(512c-3b)는 게이트가 상기 제5 피모스 트랜지스터(512c-3a)의 게이트에 연결되고 소스가 상기 저전원전압(VCC)에 접속된다.
제7 피모스 트랜지스터(512c-3c)는 게이트가 상기 제5 피모스 트랜지스터(512c-3a)의 게이트에 연결되고 소스가 상기 저전원전압(VCC)에 접속되며 드레인으로 상기 제2 저전위 기준전류(IREF _ LV2)가 흐른다.
제8 피모스 트랜지스터(512c-3d)는 소스가 상기 제6 피모스 트랜지스터(512c-3b)의 드레인에 연결되고 게이트가 그라운드 전압(VSS)에 연결되며 드레인으로 상기 제1 저전위 기준전류(IREF _ LV1)가 흐른다.
제5 피모스 트랜지스터(512c-3a)와 제 7 피모스 트랜지스터(512c-3c)는 서로 크기가 같고, 제 6 피모스 트랜지스터(512c-3b)는 제5 피모스 트랜지스터(512c-3a) 및 제 7 피모스 트랜지스터(512c-3c)보다 크기가 큰 트랜지스터인 것이 바람직하다.
저전원전압(VCC)이 정상적으로 공급되는 경우 및 저전원전압(VCC)이 오프(off)되어 전원전압 레벨이 떨어지는 경우, 제2 기준값 생성부(512c)의 동작은 도 14의 제1기준값 생성부(511c)의 동작 설명으로부터 당업자가 용이하게 이해할 수 있는 것이므로 상세한 설명은 생략한다.
도 16은 도 13에 도시된 제1 비교기의 구성을 나타내는 회로도이다.
도 16을 참조하면, 제1 비교기(513c)는 제7전류미러부(513c-1), 제8전류미러부(513c-2), 제9전류미러부(513c-3) 및 제2 인버터(513c-4)를 구비한다.
제7전류미러부(513c-1)는 상기 제1 고전위 기준전류(IREF _ HV1)를 미러링하여 제1 미러링된 제1 고전위 기준전류(IREF _ HV1)를 출력하고, 제8전류미러부(513c-2)는 상기 제2 고전위 기준전류(IREF _ HV2)를 미러링하여 제1 미러링된 제2 고전위 기준전류(IREF _ HV2)를 출력한다.
제9전류미러부(513c-3)는 상기 제1 미러링된 제1 고전위 기준전류(IREF _ HV1)를 미러링하여 제2 미러링된 제1 고전위 기준전류(IREF _ HV1)를 출력하고, 상기 제2 인버터(513c-4)는 상기 제2 미러링된 제1 고전위 기준전류(IREF _ HV1) 및 상기 제1 미러링된 제2 고전위 기준전류(IREF _ HV2)를 비교하여 상기 제1 비교신호를 출력한다.
이때 상기 제2 인버터(513c-4)는 상기 제2 미러링된 제1 고전위 기준전류(IREF _ HV1)가 상기 제1 미러링된 제2 고전위 기준전류(IREF _ HV2)보다 크면 상기 네거티브 전원전압(VNEG)을 출력하고, 상기 제2 미러링된 제1 고전위 기준전류(IREF _ HV1)가 상기 제1 미러링된 제2 고전위 기준전류(IREF _ HV2)보다 작으면 상기 포지티브 전원전압(VPOS)을 출력한다.
도 17은 도 13에 도시된 제2 비교기의 구성을 나타내는 회로도이다.
도 17을 참조하면, 상기 제2 비교기(514c)는 제10전류미러부(514c-1), 제11전류미러부(514c-2), 제12전류미러부(514c-3) 및 제3 인버터(514c-4)를 구비한다.
상기 제10전류미러부(514c-1)는 상기 제1 저전위 기준전류(IREF _ LV1)를 미러링하여 제1 미러링된 제1 저전위 기준전류(IREF _ LV1)를 출력하고, 상기 제11전류미러부(514c-2)는 상기 제2 저전위 기준전류(IREF _ LV2)를 미러링하여 제1 미러링된 제2 저전위 기준전류(IREF _ LV2)를 출력한다.
상기 제12전류미러부(514c-3)는 상기 제1 미러링된 제1 저전위 기준전류(IREF _ LV1)를 미러링하여 제2 미러링된 제1 저전위 기준전류(IREF _ LV1)를 출력하고, 상기 제3 인버터(514c-4)는 상기 제2 미러링된 제1 저전위 기준전류(IREF _ LV1) 및 상기 제1 미러링된 제2 저전위 기준전류(IREF _ LV2)를 비교하여 상기 제2 비교신호를 출력한다.
이때 상기 제3 인버터(514c-4)는 상기 제2 미러링된 제1 저전위 기준전류(IREF _ LV1)가 상기 제1 미러링된 제2 저전위 기준전류(IREF _ LV2)보다 크면 상기 네거티브 전원전압(VNEG)을 출력하고, 상기 제2 미러링된 제1 저전위 기준전류(IREF _ LV1)가 상기 제1 미러링된 제2 저전위 기준전류(IREF _ LV2)보다 작으면 상기 포지티브 전원전압(VPOS)을 출력한다.
도 18은 포지티브 전원전압에 따른 제1 기준값 생성부의 전류크기 변화와 제1비교기의 출력간의 상관관계를 나타내는 도면이다.
도 18을 참조하면, 정상상태에서는 제1 고전위 기준전류(IREF _ HV1)가 제2 고전위 기준전류(IREF _ HV2)보다 크고 제1 비교기(513c)의 출력인 제1비교신호는 네거티브 전원전압(VNEG)을 출력한다. 그러나 고전원전압인 포지티브 전원전압(VPOS)이 낮아짐에 따라 제1 고전위 기준전류(IREF _ HV1)와 제2 고전위 기준전류(IREF _ HV2)의 크기가 역전되고 제1비교신호는 포지티브 전원전압(VPOS)을 출력한다.
도 19는 저전원전압에 따른 제2 기준값 생성부의 전류크기 변화와 제2비교기의 출력간의 상관관계를 나타내는 도면이다.
도 19를 참조하면, 정상상태에서는 상기 제1 저전위 기준전류(IREF _ LV1)가 제2 저전위 기준전류(IREF _ LV2)보다 크고 제2 비교기(514c)의 출력인 제2비교신호는 네거티브 전원전압(VNEG)을 출력한다. 그러나 저전원전압(VCC)이 낮아짐에 따라 제1 저전위 기준전류(IREF _ LV1)와 제2 저전위 기준전류(IREF _ LV2)의 크기가 역전되고 제2비교신호는 포지티브 전원전압(VPOS)을 출력한다.
즉, 포지티브 전원전압(VPOS) 및 네거티브 전원전압(VNEG)이 저전원전압(VCC)보다 먼저 파워 오프되는 경우에는 제1비교신호가 포지티브 전원전압(VPOS)을 출력하고, 따라서 전원오프펄스 생성부(510)의 논리합연산기(515c) 출력인 포지티브 제어신호는(PD_POS)는 로직 하이의 포지티브 전원전압(VPOS)을 출력한다.
한편 저전원전압(VCC)이 포지티브 전원 전압(VPOS) 및 네거티브 전원 전압(VNEG)보다 먼저 파워 오프되는 경우에는 제2비교신호가 포지티브 전원전압(VPOS)을 출력하고, 따라서 전원오프펄스 생성부(510)의 논리합연산기(515c) 출력인 포지티브 제어신호는(PD_POS)는 로직 하이의 포지티브 전원전압(VPOS)을 출력한다.
살펴본 바와 같이 저전원전압(VCC)이 먼저 오프되는 경우에는 제2비교기(514c)가 로직하이의 포지티브 전원전압(VPOS)을 출력하고, 고전원전압(VPOS/VNEG)이 먼저 오프되는 경우에는 제1비교기(513c)가 로직하이의 포지티브 전원전압(VPOS)을 출력한다. 따라서 출력 드라이버(530)의 제어 신호인 포지티브 제어신호(PD_POS)는 제1비교기(513c)의 출력과 제2비교기(514c)의 출력 중 하나만 로직하이로 반전되어도 로직 하이 값을 가지며, 네거티브 제어신호(PD_NEG)는 로직 로우 값을 갖는다.
본 발명의 출력전압 안정화 회로의 일실시예에 따르면, 저전원전압과 고전원전압이 오프되는 순서에 상관없이 파워 오프 시퀀스가 이루어지면, 포지티브 제어신호(PD_POS)는 로직 하이 값, 네거티브 제어신호(PD_NEG)는 로직 로우 값을 갖고, 이에 따라 출력 드라이버(530)의 출력노드(Output)에서는 그라운드 전압(VSS)이 출력된다.
이상에서 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims (15)

  1. 고전원전압 및 저전원전압 중 하나의 공급전원이 오프되면 출력제어신호를 인에이블시켜 출력하는 전원오프 펄스 생성부(210,310);
    레벨쉬프터로부터 제공되는 데이터신호에 응답하여 출력신호를 표시패널에 출력하며, 상기 출력제어신호에 응답하여 상기 표시패널에 출력되는 출력신호를 차단하는 출력드라이버(230,330)를 포함하는 것을 특징으로 하는 표시장치 구동회로의 출력전압 안정화 회로.
  2. 제 1 항에 있어서, 상기 표시패널(240, 340)은
    전자종이 표시장치에 사용되는 표시패널인 것을 특징으로 하는 표시장치 구동회로의 출력전압 안정화 회로.
  3. 제 1 항에 있어서,
    상기 고전원전압은 포지티브 전원전압과 네거티브 전원전압을 포함하고, 절대값의 크기가 상기 저전원전압보다 큰 것을 특징으로 하는 표시장치 구동회로의 출력전압 안정화 회로.
  4. 제 3 항에 있어서, 상기 출력 드라이버(230, 330)는,
    상기 데이터신호에 응답하여 상기 포지티브 전원전압(VPOS)을 상기 표시패널에 상기 출력신호로 출력하는 포지티브 드라이버
    상기 데이터신호에 응답하여 상기 네거티브 전원전압(VNEG)을 상기 표시패널에 상기 출력신호로 출력하는 네거티브 드라이버 및
    상기 제어신호에 응답하여 상기 포지티브 드라이버 및 네거티브 드라이버의 출력신호를 차단하는 스위칭부를 포함하는 것을 특징으로 하는 표시장치 구동회로의 출력전압 안정화 회로.
  5. 고전원전압인 포지티브 전원전압(VPOS)과 네거티브 전원전압(VNEG) 및 상기 고전원전압보다 절대값의 크기가 작은 저전원전압(VCC)을 입력받아 포지티브 제어신호(PD_POS) 및 네거티브 제어신호(PD_NEG)를 생성하는 전원 오프 펄스 생성부(510);
    저전위 데이터 신호(LV_DATA_1 ~ LV_DATA_3)를 고전위 데이터 신호(HV_DATA_1 ~ HV_DATA_3)로 변환하는 레벨 쉬프터(520); 및
    상기 포지티브 제어신호, 네거티브 제어신호 및 고전위 데이터신호에 응답하여 상기 포지티브 전원전압(VPOS), 네거티브 전원전압(VNEG) 또는 그라운드 전압(VSS)을 갖는 출력신호를 출력하는 출력 드라이버(530)를 구비하되,
    상기 저전원전압(VCC), 포지티브 전원전압(VPOS) 및 네거티브 전원전압(VNEG)의 전원오프 순서에 관계없이 상기 출력신호의 전압을 안정화시키는 것을 특징으로 하는 표시장치 구동회로의 출력전압 안정화 회로.
  6. 제 5 항에 있어서, 상기 출력 드라이버(530)는,
    상기 포지티브 제어신호(PD_POS)에 응답하여 상기 포지티브 전원전압(VPOS)을 공급 또는 차단하는 포지티브 전압 스위치(531);
    상기 네거티브 제어신호(PD_NEG)에 응답하여 상기 네거티브 전원전압(VNEG)을 공급 또는 차단하는 네거티브 전압 스위치(532); 및
    상기 포지티브 전압 스위치 또는 네거티브 전압 스위치로부터 상기 포지티브 전원전압(VPOS) 또는 상기 네거티브 전원전압(VNEG)을 공급받음에 따라 상기 고전위 데이터 신호(HV_DATA_1 ~ HV_DATA_3)들을 구동하여 상기 출력신호를 출력하는 출력드라이버 구동부(534);를 포함하는 것을 특징으로 하는 표시장치 구동회로의 출력전압 안정화 회로.
  7. 제 6 항에 있어서, 상기 출력 드라이버(530)는,
    상기 포지티브 제어신호(PD_POS)에 응답하여 상기 그라운드 전압(VSS)을 공급 또는 차단하는 그라운드 전압 스위치(533);를 더 포함하는 것을 특징으로 하는 표시장치 구동회로의 출력전압 안정화 회로.
  8. 제 5 항에 있어서, 상기 전원 오프 펄스 생성부(510)는,
    상기 저전원전압(VCC)을 비반전단자로 입력받고 기준전압(Vref)을 반전단자로 입력받아 상기 저전원전압(VCC)과 기준전압(Vref)을 비교하여 제1 비교 신호를 출력하는 제1 비교기(511a);
    상기 저전원전압(VCC)을 반전단자로 입력받고 기준전압(Vref)을 비반전단자로 입력받아 상기 저전원전압(VCC)과 기준전압(Vref)을 비교하여 제2 비교 신호를 출력하는 제2 비교기(512a);
    상기 제1 비교기의 출력과 상기 제2 비교기의 출력을 비교하여 제3 비교 신호를 출력하는 제3 비교기(513a); 및
    상기 제3 비교 신호를 반전시켜 상기 포지티브 제어신호(PD_POS)를 생성하고, 상기 포지티브 제어신호(PD_POS)를 다시 반전시켜 상기 네거티브 제어신호(PD_NEG)를 생성하는 출력부(514a)를 포함하는 것을 특징으로 하는 표시장치 구동회로의 출력전압 안정화 회로.
  9. 제 5 항에 있어서, 상기 전원 오프 펄스 생성부(510)는,
    직렬로 연결되는 제1 인버팅부(515a) 내지 제5 인버팅부(519a)를 포함하고, 상기 제1 및 제2 인버팅부(515a, 516a)는 상기 포지티브 전원전압과 상기 그라운드 전압을 공급전원으로 사용하며, 상기 제3 내지 제5 인버팅부(517a, 518a, 519a)는 상기 포지티브 전원전압과 상기 네거티브 전원전압을 공급전원으로 사용하는 것을 특징으로 하는 표시장치 구동회로의 출력전압 안정화 회로.
  10. 제 9항에 있어서, 상기 제1 인버팅부(515a)는
    제어단자에 상기 저전원전압(VCC)이 입력되는 피모스 트랜지스터와 엔모스 트랜지스터를 포함하고, 상기 피모스 트랜지스터는 스위칭 문턱전압을 낮추기 위해 복수의 피모스 트랜지스터가 연결된 것을 특징으로 하는 표시장치 구동회로의 출력전압 안정화 회로.
  11. 제 10 항에 있어서, 상기 제3 인버팅부(517a)는
    제어단자에 상기 제2 인버팅부의 출력이 입력되는 피모스 트랜지스터와 엔모스 트랜지스터를 포함하고, 상기 엔모스 트랜지스터는 스위칭 문턱전압을 높이기 위해 복수의 피모스 트랜지스터가 연결된 것을 특징으로 하는 표시장치 구동회로의 출력전압 안정화 회로.
  12. 제 5 항에 있어서, 상기 전원 오프 펄스 생성부(510)는,
    상기 포지티브 전원전압(VPOS) 및 네가티브 전원전압(VNEG)을 공급받아 제1 고전위 기준전압(Ref_HV1) 및 제2 고전위 기준전압(Ref_HV2)을 생성하는 제1 기준값 생성부(511b);
    상기 저전원전압(VCC)을 공급받아 제1 저전위 기준전압(Ref_LV1) 및 제2 저전위 기준전압(Ref_LV2)을 생성하는 제2 기준값 생성부(512b);
    상기 제1 고전위 기준전압(Ref_HV1)을 비반전단자로 입력받고 상기 제1 저전위 기준전압(Ref_LV1)을 반전단자로 입력받아 상기 제1 고전위 기준전압과 상기 제1 저전위 기준전압을 비교하여 제1 비교신호를 출력하는 제1 비교기(513b);
    상기 제2 고전위 기준전압(Ref_HV2)을 반전단자로 입력받고 상기 제2 저전위 기준전압(Ref_LV2)을 비반전단자로 입력받아 상기 제2 고전위 기준전압과 상기 제2 저전위 기준전압을 비교하여 제2 비교신호를 출력하는 제2 비교기(514b); 및
    상기 제1 비교신호와 상기 제2 비교신호를 이용하여 상기 포지티브 제어 신호(PD_POS) 및 상기 네거티브 제어 신호(PD_NEG)를 출력하는 논리합연산기(515b) 및 인버터(516b)를 포함하는 것을 특징으로 하는 표시장치 구동회로의 출력전압 안정화 회로.
  13. 제 5 항에 있어서, 상기 전원 오프 펄스 생성부(510)는,
    상기 포지티브 전원전압(VPOS) 및 네거티브 전원전압(VNEG)에 독립적인 전류원을 사용하여 제1 고전위 기준전류 및 제2 고전위 기준전류를 생성하며, 상기 포지티브 전원전압(VPOS) 및 네거티브 전원전압(VNEG)의 레벨이 떨어지면 상기 제1 고전위 기준전류 및 제2 고전위 기준전류의 크기를 반전시켜 출력하는 제1기준값 생성부(511c) 및
    상기 제1 고전위 기준전류와 제2 고전위 기준전류의 크기를 비교하여 제1비교신호를 출력하되, 상기 제1 고전위 기준전류와 제2 고전위 기준전류의 크기가 반전되면 상기 제1비교신호를 반전시켜 출력하는 제1비교기(513c)를 포함하는 것을 특징으로 하는 표시장치 구동회로의 출력전압 안정화 회로.
  14. 제 5항에 있어서, 상기 전원 오프 펄스 생성부(510)는,
    상기 저전원전압(VCC)에 독립적인 전류원을 사용하여 제1 저전위 기준전류 및 제2 저전위 기준전류를 생성하며, 상기 저전원전압(VCC)의 레벨이 떨어지면 상기 제1 저전위 기준전류 및 제2 저전위 기준전류의 크기를 반전시켜 출력하는 제2기준값 생성부(512c) 및
    상기 제1 저전위 기준전류와 제2 저전위 기준전류의 크기를 비교하여 제2비교신호를 출력하되, 상기 제1 저전위 기준전류와 제2 저전위 기준전류의 크기가 반전되면 상기 제2비교신호를 반전시켜 출력하는 제2비교기(514c)를 포함하는 것을 특징으로 하는 표시장치 구동회로의 출력전압 안정화 회로.
  15. 제 5항에 있어서, 상기 전원 오프 펄스 생성부(510)는
    상기 포지티브 전원전압(VPOS) 및 네거티브 전원전압(VNEG)에 독립적인 전류원을 사용하여 제1 고전위 기준전류 및 제2 고전위 기준전류를 생성하며, 상기 포지티브 전원전압(VPOS) 및 네거티브 전원전압(VNEG)의 레벨이 떨어지면 상기 제1 고전위 기준전류 및 제2 고전위 기준전류의 크기를 반전시켜 출력하는 제1기준값 생성부(511c)
    상기 제1 고전위 기준전류와 제2 고전위 기준전류의 크기를 비교하여 제1비교신호를 출력하되, 상기 제1 고전위 기준전류와 제2 고전위 기준전류의 크기가 반전되면 상기 제1비교신호를 반전시켜 출력하는 제1비교기(513c)
    상기 저전원전압(VCC)에 독립적인 전류원을 사용하여 제1 저전위 기준전류 및 제2 저전위 기준전류를 생성하며, 상기 저전원전압(VCC)의 레벨이 떨어지면 상기 제1 저전위 기준전류 및 제2 저전위 기준전류의 크기를 반전시켜 출력하는 제2기준값 생성부(512c)
    상기 제1 저전위 기준전류와 제2 저전위 기준전류의 크기를 비교하여 제2비교신호를 출력하되, 상기 제1 저전위 기준전류와 제2 저전위 기준전류의 크기가 반전되면 상기 제2비교신호를 반전시켜 출력하는 제2비교기(514c) 및
    상기 제1비교신호 및 제2비교신호를 논리합 연산하여 상기 포지티브 제어신호를 출력하는 논리합연산기(515c)를 포함하는 것을 특징으로 하는 표시장치 구동회로의 출력전압 안정화 회로.
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