WO2018079929A1 - 넓은 범위의 입력 전압에 대해 안정적인 출력 특성을 가지며 입력전압의 변화에 대해 대처하는 장치를 갖는 dc-dc 컨버터 - Google Patents

넓은 범위의 입력 전압에 대해 안정적인 출력 특성을 가지며 입력전압의 변화에 대해 대처하는 장치를 갖는 dc-dc 컨버터 Download PDF

Info

Publication number
WO2018079929A1
WO2018079929A1 PCT/KR2016/014570 KR2016014570W WO2018079929A1 WO 2018079929 A1 WO2018079929 A1 WO 2018079929A1 KR 2016014570 W KR2016014570 W KR 2016014570W WO 2018079929 A1 WO2018079929 A1 WO 2018079929A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
boost converter
terminal
input
pmos
Prior art date
Application number
PCT/KR2016/014570
Other languages
English (en)
French (fr)
Inventor
김학윤
김주권
Original Assignee
주식회사 지니틱스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020160158627A external-priority patent/KR101879653B1/ko
Priority claimed from KR1020160158626A external-priority patent/KR101855339B1/ko
Application filed by 주식회사 지니틱스 filed Critical 주식회사 지니틱스
Priority to CN201680042032.5A priority Critical patent/CN108475984B/zh
Publication of WO2018079929A1 publication Critical patent/WO2018079929A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H02M1/088—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only

Definitions

  • the present invention relates to a DC-DC converter.
  • a DC-DC converter capable of providing a desired output voltage even with a high input voltage and correcting an output voltage using a change value of an input voltage of the DC-DC converter. It is about.
  • DC-DC converters are commonly used in portable electronics such as mobile phones and laptop computers powered by batteries. Such electronics often include several subcircuits, each subcircuit having its own voltage level requirements, which are different from those provided by batteries.
  • CMOS complementary metal-oxide-semiconductor
  • the battery voltage will drop slowly as the device is used. This causes a change in the input voltage of the DC-DC converter, that is, a line change.
  • a line change For example, particularly in the case of DC-DC converters for AMOLED, since the slight fluctuation of the DC output voltage causes flicker, it is desirable for the DC-DC converter for AMOLED panels to provide good line regulation characteristics.
  • DC-DC converters can accept a DC input voltage and provide a DC output voltage.
  • a phenomenon in which the value of the DC output voltage is not fixed to the set target value accurately and may have a predetermined error therefrom may occur.
  • the problem is that it can change the operating characteristics of a device that accepts a voltage.
  • 1 is a view for explaining the operation principle of a general boost converter.
  • the ordinary boost converter shown in FIG. 1A includes an inductor 211 having one terminal to which a battery voltage VBAT is applied, a common node LX defined at the other end of the inductor 211, and the common boost converter.
  • NMOS 110 having a drain connected to a node
  • PMOS 120 having a source (or drain) connected to the common node
  • the capacitor 12 may include a capacitor 12 connected to one terminal of the source.
  • the source of the NMOS 110 and the other terminal of the capacitor may be connected to a reference potential (ground).
  • the switching signal SW_NG may be applied to the gate of the NMOS 110, and the switching signal SW_PG may be applied to the gate of the PMOS 120. Positions of the source and the drain of the PMOS 120 may be interchanged.
  • the battery voltage VBAT may be referred to as an input voltage VIN.
  • the output voltage VOUT may also be referred to as an output voltage ELVDD.
  • the switching signal SW_NG and the switching signal SW_PG may be changed while periodically changing a low value and a high value, respectively.
  • the switching signal SW_NG and the switching signal SW_PG may not be kept on at the same time.
  • the switching signal SW_NG and the switching signal SW_PG may be complementary to each other.
  • the value of the output voltage may vary according to a duty ratio defined by a ratio of a time length during which the switching signal SW_NG and the switching signal SW_PG maintain an on state and an off state.
  • FIG. 1B illustrates the operation of the circuit when the NMOS 110 remains on and the PMOS 120 remains off.
  • the switching signal SW_NG may have a high value and the switching signal SW_PG may have a high value.
  • the current provided from the battery may flow through the NMOS 110.
  • FIG. 1C illustrates an operation of a circuit when the NMOS 110 maintains an off state and the PMOS 120 maintains an on state.
  • the switching signal SW_NG may have a low value and the switching signal SW_PG may have a low value.
  • the current provided from the battery may flow through the PMOS 120. Since the continuity of the current value flowing through the inductor 211 is ensured during the transition period from the state of FIG. 1B to the state of FIG. 1C, the voltage of the common node LX is reduced. Will rise.
  • the output voltage VOUT may be given as a value obtained by subtracting the voltage between the source and the drain of the PMOS 120 from the voltage of the common node.
  • the value of the output voltage VOUT may be maintained by a capacitor.
  • Equation 1 the output voltage VOUT and the input voltage VIN have a relationship as shown in Equation 1 below.
  • VOUT ⁇ 1 / (1-D) ⁇ * VIN
  • the circuit according to FIG. 1 operates so that VOUT has a value greater than VIN.
  • the boost converter can only generate an output voltage larger than the input voltage.
  • the lowest VOUT VIN + 0.2V.
  • the boost converter shown in FIG. 1 can be used as a DC-DC converter to generate a voltage provided to an AMOLED panel.
  • a DC-DC converter In order to provide the DC voltage input to the AMOLED panel, it is necessary to change the level of the DC input voltage provided from the battery or a predetermined DC power supply to convert the DC output voltage suitable for the AMOLED panel and provide such a function. It can be performed by a DC converter.
  • a DC-DC converter for a boost-type AMOLED panel is designed to receive a VBAT (2.9V to 4.4V) input and output a predetermined target value, for example, 4.6V. That is, the boosted difference may range from 0.2V to 1.7V.
  • the battery voltage VBAT may be provided in a state of being charged to a voltage of 4.5V or more.
  • the output voltage of the boost converter may have a value greater than or equal to the target value. If the voltage input to the AMOLED panel is greater than the pre-designed value, there is a problem that causes a screen failure.
  • the present invention senses this and leaves the PMOS 120 at the output terminal off, thereby providing a boost converter having the output voltage VOUT having, for example, 4.6 V.
  • a boost converter that ensures that the output voltage is 4.6 It aims to provide.
  • the present invention to solve the above problems, to provide a technique for minimizing the variation of the DC output voltage provided from the DC output terminal of the DC-DC converter in accordance with the change of the DC input voltage. That is, the present invention aims to provide a technique for improving the line regulation characteristics of a DC-DC converter.
  • a DC-DC boost converter provided according to an aspect of the present invention includes a boost converter including an NMOS and a PMOS; And a mode controller which senses an input voltage VBAT input to the boost converter and converts the boost converter into a first mode or a second mode according to the sensed input voltage.
  • the first mode is a mode in which the gate voltage of the PMOS always has a gate-off voltage while the NMOS periodically switches on and off states, and in the second mode, the NMOS periodically turns on and off states.
  • the gate voltage of the PMOS is also controlled to switch the on-off state.
  • the boost converter when the input voltage is greater than a predetermined value, the boost converter operates in the first mode, and when the input voltage is equal to or less than the predetermined value, the boost converter is It may be adapted to operate in a second mode.
  • the switching between the first mode and the second mode may have a hysteresis characteristic according to the input switching.
  • the boost converter is configured to switch from the second mode to the first mode at a moment when the input voltage is greater than the predetermined first value, and then the input voltage is smaller than the predetermined first value.
  • the boost converter may be adapted to switch from the first mode to the second mode.
  • an efficiency enhancing circuit may be connected to the boost converter.
  • the efficiency improving circuit includes a first diode; And a second diode, the output voltage of the boost converter is applied to the positive terminal of the first diode, the input voltage is applied to the positive terminal of the second diode, and the negative terminal of the first diode and the The negative terminals of the second diode may be connected to each other.
  • the cathode terminals of the first diode and the second diode may be connected to a first Iso_ring terminal of the PMOS, a back gate terminal of the PMOS, and a second Iso_ring terminal of the PMOS.
  • a DC-DC boost converter provided according to another aspect of the present invention includes a boost converter including an NMOS and a PMOS, wherein the gate voltage of the PMOS always provides a gate-off voltage while the NMOS periodically turns on and off. It is controlled to have.
  • the DC-DC boost converter may further include an inductor.
  • an input voltage input to the boost converter is applied to one terminal of the inductor, the other terminal of the inductor is connected to the drain of the NMOS, the source of the NMOS is connected to a reference potential, A drain may be connected to the first terminal of the PMOS, and the second terminal of the PMOS may be an output terminal of the boost converter.
  • an efficiency enhancing circuit may be connected to the boost converter.
  • the efficiency improving circuit the first diode; And a second diode.
  • the output voltage of the boost converter is applied to the positive terminal of the first diode
  • the input voltage is applied to the positive terminal of the second diode
  • the negative terminal of the first diode and the negative terminal of the second diode are
  • the cathode terminals of the first diode and the second diode may be connected to the first Iso_ring terminal of the PMOS, the back gate terminal of the PMOS, and the second Iso_ring terminal of the PMOS.
  • a DC-DC boost converter provided according to another aspect of the present invention includes a boost converter including an NMOS and a PMOS and an efficiency improving circuit connected to the boost converter.
  • the efficiency improving circuit includes a first diode and a second diode, an output voltage of the boost converter is applied to a positive terminal of the first diode, and an input voltage of the boost converter to a positive terminal of the second diode. Is applied, the cathode terminal of the first diode and the cathode terminal of the second diode are connected to each other, and the cathode terminals of the first diode and the second diode are connected to the first Iso_ring terminal of the PMOS and the back of the PMOS.
  • the gate terminal may be connected to the second Iso_ring terminal of the PMOS.
  • the detected change in the DC input voltage is used for PWM control.
  • the line regulation characteristic of the DC-DC converter can be improved by preventing the shake of the DC output voltage.
  • DC-DC converter provided according to an aspect of the present invention, a switching type DC voltage converter; A PWM waveform signal controller for generating a PWM waveform signal for controlling the operation of the switch included in the DC voltage converter, wherein the duty of the PWM waveform signal is determined by a feedback voltage V C input to the PWM waveform signal controller.
  • a PWM waveform signal controller for generating an error voltage.
  • the feedback voltage V C is the error voltage V ERR proportional to a difference between a value V SENSE related to the DC output voltage V OUT output by the DC voltage converter and a predetermined reference voltage V REF .
  • the DC voltage converter may be the boost converter described above, and the switches included in the DC voltage converter may be the NMOS and the PMOS.
  • the feedback voltage generating unit for generating the feedback voltage may be further included.
  • the feedback voltage generator may include a first current mirror, a second current mirror, and a third current mirror.
  • the first current mirror mirrors an error current I ERR proportional to the error voltage to generate a duplicated error current I ERR
  • the third current mirror is input proportional to the DC input voltage V BAT .
  • generating a current (I BAT) for mirroring the replicated input current (I BAT) and the second current mirror generates a second input current replicated mirrors the duplicated input current (I BAT) (I BAT)
  • the feedback current I C subtracted from the duplicated second input current I BAT may be output from the duplicated error current I ERR .
  • the feedback voltage V C may be generated from the feedback current I C.
  • the feedback voltage V C may be inversely proportional to the DC input voltage V BAT .
  • the magnitude of the feedback voltage may be proportional to the tuit value of the PWM waveform signal.
  • the first current mirror may include an eleventh PMOS transistor and a twelfth PMOS transistor.
  • the source terminal of the eleventh PMOS transistor and the source terminal of the twelfth PMOS transistor may be connected to a supply terminal.
  • the gate terminal of the eleventh PMOS transistor may be connected to the gate terminal of the twelfth PMOS transistor and the drain terminal of the eleventh PMOS transistor, respectively.
  • the second current mirror may include a thirteenth PMOS transistor and a fourteenth PMOS transistor.
  • the source terminal of the thirteenth PMOS transistor and the source terminal of the fourteenth PMOS transistor may be connected to the supply terminal.
  • the gate terminal of the thirteenth PMOS transistor may be connected to the gate terminal of the fourteenth PMOS transistor and the drain terminal of the fourteenth PMOS transistor, respectively.
  • the third current mirror may include an eleventh NMOS transistor and a twelfth NMOS transistor.
  • the source terminal of the eleventh NMOS transistor and the source terminal of the twelfth NMOS transistor may be connected to a first reference potential.
  • the gate terminal of the eleventh NMOS transistor may be connected to the gate terminal of the twelfth NMOS transistor and the drain terminal of the twelfth NMOS transistor, respectively.
  • the drain terminal of the eleventh NMOS transistor may be connected to the drain terminal of the twelfth PMOS transistor.
  • the drain terminal of the twelfth NMOS transistor may be connected to the drain terminal of the thirteenth PMOS transistor.
  • the DC voltage converter may include an inductor, a first NMOS transistor, and a first PMOS transistor.
  • One terminal of the inductor is connected to the input terminal of the DC-DC converter, the other terminal of the inductor is connected to the drain terminal of the first NMOS transistor and the drain terminal of the first PMOS transistor, and the source of the first PMOS transistor.
  • the terminal may be connected to the output terminal of the DC-DC converter.
  • the PWM waveform signal controller may include a gate driver and control the first NMOS transistor and the first PMOS transistor using a PWM voltage value of the gate driver.
  • the PWM waveform signal controller may further include a current detector and a slope compensator.
  • the current sensing unit may be configured to sense a current of a source terminal of the first NMOS transistor, detect a peak value of the sensed current, and output the detected peak value.
  • the slope compensator may be configured to receive a sawtooth voltage having an output value and a predetermined period and output a compensation voltage.
  • the PWM waveform signal control unit may further include a comparator, a latch unit, and a gate driver.
  • the comparator may be configured to output a logical value by receiving the compensation voltage and the feedback voltage
  • the latch part may be configured to output the PWM voltage value to the gate driver by receiving the logical value and a clock signal.
  • the feedback circuit unit may include a first resistor, a second resistor, and an error amplifier.
  • One terminal of the first resistor is connected to an output terminal of the DC-DC converter, and another terminal of the first resistor and one terminal of the second resistor are commonly connected to an inverting input terminal of the error amplifier.
  • the other terminal of the second resistor may be connected to a first reference potential, and the non-inverting input terminal of the error amplifier may be connected to a second reference potential.
  • the present invention even when the battery is overcharged and the battery voltage VBAT is increased, it is possible to provide an output voltage for ensuring normal display quality.
  • the present invention by detecting a change in the DC input voltage (ex: the voltage of the battery, or the output voltage of the rectifier in the next stage of the wireless charging coil) input to the DC-DC converter,
  • the value can be used for PWM control to improve the line regulation characteristic of the DC-DC converter, thereby improving the operation quality of the device receiving the DC output voltage of the DC-DC converter. Therefore, by designing a converter for use in a device which is sensitive to a change in voltage input to, for example, a device using a battery, a product having improved line regulation characteristics can be obtained.
  • 1 is a view for explaining the operation principle of a general boost converter.
  • FIG. 2 is a diagram illustrating a structure of a DC-DC boost converter according to an embodiment of the present invention.
  • FIG. 3 illustrates a structure of a boost converter and an efficiency improving circuit which may be connected thereto according to an embodiment of the present invention, and an operating principle when a battery voltage VBAT having a voltage higher than 4.4V is applied to the boost converter. It is a figure for demonstrating.
  • FIG. 4 is a view for explaining a technique for switching between two operation modes provided by a boost converter according to an embodiment of the present invention.
  • FIG. 5 illustrates a result of simulating an output voltage according to mode switching according to an embodiment of the present invention described with reference to FIG. 4.
  • FIG. 6 is a graph showing a result of simulating the efficiency when the boost converter operates in the STS mode according to an embodiment of the present invention.
  • FIG. 7 and 8 illustrate the internal structure of a DC-DC converter according to a conventional embodiment.
  • FIG. 9 is a graph showing the current value of the inductor 50, the voltage values of the nodes N2 to N4, and the PWM signal according to a conventional embodiment with time.
  • FIG. 10 is a block diagram of a DC-DC converter 200 according to an embodiment of the present invention
  • FIG. 11 is a circuit diagram of a DC-DC converter according to an embodiment of the present invention.
  • FIG 12 illustrates an internal circuit of the feedback voltage generator 60 according to an embodiment of the present invention.
  • FIG. 13 is a view for explaining a difference in feedback voltage according to the magnitude of an input current according to an embodiment of the present invention.
  • the gate voltage provided to turn off the NMOS or the PMOS may be referred to as a 'gate off voltage' for convenience.
  • FIG. 2 is a diagram illustrating a structure of a DC-DC boost converter according to an embodiment of the present invention.
  • the DC-DC boost converter 1 may include a boost converter 210, an efficiency improving circuit 220, and a mode controller 230.
  • the boost converter 210 may have the same structure as the boost converter shown in FIG. 1.
  • the efficiency enhancing circuit 220 is for enhancing the efficiency in the STS mode, which is an operation mode described in detail below with reference to FIG. 3, and a detailed configuration thereof will be described below with reference to FIG. 3.
  • the battery voltage VBAT and the output voltage VOUT may be input to the efficiency improvement circuit 220.
  • the mode controller 230 may detect a battery voltage VBAT and perform a function of switching the operation mode of the boost converter 210 according to the detected value.
  • FIG. 3 illustrates a structure of a boost converter and an efficiency improving circuit which may be connected thereto according to an embodiment of the present invention, and an operating principle when a battery voltage VBAT having a voltage higher than 4.4V is applied to the boost converter. It is a figure for demonstrating.
  • the 'efficiency improvement circuit 220' may be selectively added to the PMOS 120 of the conventional boost converter shown in FIG. 1.
  • the efficiency improvement circuit 220 may include a first diode 221 and a second diode 222.
  • the output voltage VOUT of the boost converter 210 is applied to the positive terminal of the first diode 221
  • the input voltage VBAT is applied to the positive terminal of the second diode 222.
  • the cathode terminal of the first diode 221 and the cathode terminal of the second diode 222 may be connected to each other, where the cathode terminal of the first diode 221 and the second diode 222 is connected to each other.
  • the voltage of may be referred to as a 'breaking voltage'.
  • the cathode terminals of the first diode 221 and the second diode 222 have a first Iso_ring terminal 121 of the PMOS, a back gate terminal 122 of the PMOS, and a second Iso_ring terminal of the PMOS. And may be connected to 125.
  • the blocking voltage may block the operation of the PMOS body diode (PMOS parasitic diode).
  • the source (drain) 123 terminal of the PMOS 120 may be connected to the common node LX1, and the drain (source) terminal 124 of the PMOS 120 may provide an output voltage ELVDD.
  • the first Iso_ring terminal 111 and the second Iso_ring terminal 115 of the NMOS 110 of FIG. 3 are configured to receive a battery voltage VBAT.
  • the back gate terminal 112 and the source terminal 113 of the NMOS 110 are connected to the reference potential PGND.
  • the drain terminal 114 of the NMOS 110 may be connected to the common node LX1.
  • One terminal of the inductor 211 is configured to receive a battery voltage VBAT, and the other terminal of the inductor 211 may be connected to the common node LX1.
  • the boost converter 210 may operate in a plurality of modes.
  • 3 illustrates an operation principle in the first mode operating when the battery voltage VBAT is 4.4 V or more.
  • the first mode may be referred to as a self triggering switch (STS) mode.
  • STS self triggering switch
  • a high gate-off voltage (eg, 4.6V) is always applied to the gate of the PMOS 120 to allow the PMOS 120 to remain off.
  • the NMOS 110 when the NMOS 110 is switched from the on state to the off state, current cannot flow through the NMOS 110.
  • the gate of the PMOS 120 since the gate of the PMOS 120 is provided with a high gate off voltage (ex: 4.6V) for keeping the PMOS 120 off, the PMOS 120 initially has an off state. Therefore, the voltage VLX1 of the common node LX1 continues to rise. In this case, the voltage VLX1 may be greater than 4.6V which is a gate voltage provided to the gate of the PMOS 120 and VTH.PMOS 120 which is a threshold voltage of the PMOS 120. At this time, the PMOS 120 is self-triggered, so that a current can flow between the source and the drain of the PMOS 120, and the output voltage ELVDD has about 4.6V.
  • FIG. 4 is a diagram for describing a technique for switching between two operation modes provided by a boost converter according to an embodiment of the present invention.
  • the mode switching technology described with reference to FIG. 4 may be implemented using a boost converter 210 to which the efficiency improving circuit 220 is added, or a boost converter 220 to which the efficiency improving circuit is not shown. Can be.
  • the boost converter 220 may be selectively operated in the STS mode described with reference to FIG. 3 and the synchronous switch (SS) mode described below.
  • the STS mode may be referred to as an asynchronous switch mode as a concept corresponding to the SS mode.
  • the STS mode provides the gate of the PMOS 120 with a high gate-off voltage (ex: 4.6V) such that the PMOS 120 is always in an off state, while the NMOS 110 repeatedly turns on / off periodically.
  • a mode for switching Refers to a mode for switching.
  • the SS mode refers to a mode in which the PMOS 120 and the NMOS 110 periodically turn on / off complementary to each other.
  • the boost converter 210 senses the battery voltage VBAT and operates in the STS mode when the battery voltage VBAT is greater than 4.4V, and the battery voltage VBAT is 4.4V. Is lower than or equal to 4.4V, the operation mode is switched according to the battery voltage VBAT to operate in the SS mode. Therefore, the boost converter 210 according to an embodiment of the present invention detects a battery voltage VBAT and accordingly, the boost converter 210 switches the STS mode and the SS mode according to the 'mode control unit ( 230) 'may be connected.
  • a device in which the mode control unit 230 and the boost converter 210 are combined may be referred to as a 'DC-DC boost converter 1' according to an embodiment of the present invention.
  • the DC-DC boost converter 1 may or may not include the efficiency enhancing circuit 220.
  • the boost converter 210 When operating in the SS mode, the boost converter 210 has an advantage of high efficiency of providing the required output voltage VOUT even when the battery voltage VBAT is low. When operating in the STS mode, the boost converter 210 provides a predesigned output voltage VOUT even when the battery voltage VBAT is too high so that the device receiving the output voltage VOUT operates reliably. It is effective.
  • hysteresis characteristics may be provided for switching between the STS mode and the SS mode in order to switch the mode of the boost converter 210. That is, the mode control unit 230 controls the gate of the PMOS 120 to have a gate voltage (ex: 4.6 V) for keeping the PMOS 120 off when the battery voltage VBAT becomes greater than 4.45 V, for example. By applying to the terminal, it is possible to operate in the STS mode. Thereafter, the mode controller 230 is complementary to a pulse train in which the voltage applied to the gate of the PMOS 120 is applied to the gate of the NMOS 110 when the battery voltage VBAT is lower than, for example, 4.35V. It is possible to switch to the SS mode by having a pulse train shape having a typical value. In this way, by providing hysteresis to the entry and exit of the STS mode, the operational stability at the time of mode conversion can be improved.
  • the above-described efficiency enhancing circuit may be omitted in the boost converter 210 shown in FIGS. 2 and 3.
  • the efficiency enhancing circuit 220 is included in the boost converter 210, current does not flow from the body of the PMOS 120 to the parasitic diode of the PMOS 120, thereby improving efficiency in the STS mode. It is effective.
  • the boost converter 210 operating in the STS mode performs normal operation even when the battery voltage VBAT has a value greater than 4.4V. Therefore, when the output voltage of the boost converter 210 operating in the STS mode is provided to the panel of the AMOLED, the display quality of the AMOLED panel can be guaranteed.
  • the STS mode according to an embodiment of the present invention appears to operate in an asynchronous type using a diode as a rectifier element, but thoroughly blocks the operation of the body diode, and at the common node LX1.
  • the voltage rising property is used to transfer current through the PMOS 120 channel. Therefore, when operating according to the STS mode according to an embodiment of the present invention, compared to the operation according to the diode mode, the efficiency in the STD mode is higher.
  • FIG. 5 illustrates a result of simulating an output voltage according to mode switching according to an embodiment of the present invention described with reference to FIG. 4.
  • the horizontal axis represents the value of the battery voltage VBAT
  • the vertical axis represents the value of the output voltage VOUT.
  • the operation was performed in the SS mode when the battery voltage was relatively low, and in the STS mode when the battery voltage was relatively high.
  • the output voltage VOUT has a good line regulation characteristic by keeping the output voltage VOUT constant for all battery voltages VBAT.
  • the difference value of the output voltage according to the SS mode and STS mode switching appeared within 2mV.
  • the output voltage in the STS mode is lower than the output voltage in the SS mode.
  • FIG. 6 is a graph showing a result of simulating the efficiency when the boost converter operates in the STS mode according to an embodiment of the present invention.
  • the horizontal axis represents the magnitude of the current Iout from the output terminal, which is a terminal providing the output voltage VOUT, and the vertical axis represents the efficiency. 6 shows the results when the input voltage VIN is variously changed. As the input voltage VIN increases, the efficiency tends to decrease slightly. However, it can be seen that the maximum efficiency in the STS mode is at least 84%.
  • the STS mode may be referred to as a first mode and the SS mode may be referred to as a second mode.
  • FIG. 7 and 8 illustrate the internal structure of a DC-DC converter according to a conventional embodiment.
  • FIG. 7 is a block diagram illustrating a schematic configuration of a DC-DC converter.
  • the DC-DC converter 100 shown in FIG. 7 includes a DC voltage converter 30, a PWM waveform signal controller 10, and a feedback circuit unit 20 therein.
  • the DC voltage converter 30 may include, for example, two transistors.
  • the current input through the DC voltage converter 30 may be controlled to flow through the first transistor of the two transistors or to flow through the second transistor of the two transistors.
  • the two transistors may be controlled to perform a switching operation in which on and off are repeated periodically.
  • the two transistors may be controlled so as not to be turned on at the same time.
  • the second transistor when the first transistor is in the on state, the second transistor may be in an off state, and conversely, when the first transistor is in the off state, the second transistor may be controlled to be in an on state.
  • the output voltage of the DC-DC converter may vary according to the duty ratio of the switching clock of each transistor.
  • the duty ratio may be defined as the ratio between the time length of the on period of the switching clock provided to the gate of the first transistor or the second transistor and the time length of the off period.
  • the 'duty ratio' may be defined as a time ratio between a time period in which the first transistor is in an on state and a time period in which the second transistor is in an on state.
  • the first transistor and the second transistor may be, for example, NMOS transistors and PMOS transistors, respectively.
  • the DC voltage converter may be defined including an inductor 50 provided at an input terminal thereof or may be defined except for the inductor 50.
  • the voltage value Vst of the first output terminal TO1 of the DC voltage converter 30 or a current value proportional to the voltage value Vst is input to the PWM waveform signal controller 10, and the DC voltage converter (
  • the feedback circuit unit 20 receives the output voltage of the DC voltage converter 30, that is, the output voltage of the DC-DC converter 100, and amplifies a difference value between the scaled value of the input output voltage and a preset reference value. By doing so, the error voltage V ERR can be provided. In FIGS. 7 and 8, the error voltage V ERR is equal to the feedback voltage V C.
  • the PWM waveform signal controller 10 may compare the compensation voltage generated using the values received from the DC voltage converter 30 and the like with the feedback voltage V C , and output the corresponding PWM voltage.
  • the output voltage of the DC-DC converter 100 may be compensated by providing gate voltages of the two transistors (for example, NMOS transistor and PMOS transistor) of the DC voltage converter 30 based on the PWM voltage.
  • FIG. 8 illustrates an internal circuit of the DC-DC converter shown in FIG. 7.
  • FIG. 9 is a graph showing the current value of the inductor 50, the voltage values of the nodes N2 to N4, and the PWM signal according to a conventional embodiment with time.
  • the DC-DC converter 100 illustrated in FIG. 8 includes a DC voltage converter 30, a PWM waveform signal controller 10, and a feedback circuit unit 20 therein.
  • the DC voltage converter 30 may include an inductor 50, an NMOS transistor 31, and a PMOS transistor 32.
  • the PWM waveform signal controller 10 may include a current detector 11, a slope compensator 12, a comparator 13, a latch 14, and a gate driver 15.
  • the feedback circuit 20 may include a first resistor 23, a second resistor 24, a reference potential 22, and an error amplifier 21.
  • the DC input voltage V IN may be provided to the input terminal IN of the DC voltage converter 30.
  • the DC input voltage V IN may be provided, for example, from the rectifier of the next stage of the wireless charging power providing coil of the battery or the wireless charging.
  • One terminal of the inductor 50 may be connected to the rectifier of the next stage of the battery or the wireless charging power providing coil, and the other terminal N1 of the inductor 50 may be connected to the LX terminal, respectively.
  • the LX terminal may be connected to the drain terminal of the NMOS transistor 31 and the drain terminal of the PMOS transistor 32, respectively.
  • the gate terminal of the NMOS transistor 31 and the gate terminal of the PMOS transistor may be connected to the first terminal and the second terminal of the gate driver 15, respectively.
  • the source terminal of the NMOS transistor 31 may be connected to one terminal of the resistor 33, and the other terminal of the resistor 33 may be connected to the reference potential GND.
  • the drain terminal of the PMOS transistor 32 may be connected to the output terminal OUT.
  • an example in which the two transistors included in the DC voltage converter 30 are the NMOS transistor 31 and the PMOS transistor 32, respectively, is not limited thereto.
  • the value of the current flowing through the inductor 50 by the switching operation of the NMOS transistor and the PMOS transistor is shown in the graph of FIG. 9A. 311 may be provided.
  • the NMOS transistors and the PMOS transistors may alternately turn on and off.
  • the resistor 33 may be connected between the source of the NMOS transistor 31 and the reference potential.
  • the switching operation may be provided by a separate gate driver 15.
  • the current detector 11 of the PWM waveform signal controller 10 may detect the value of the current flowing through the resistor 33 and output the voltage.
  • the voltage V N2 at the node N2 may be the same as the graph 312 of FIG. 9B.
  • the reason why the voltage of the node N2 dropped to 0 in the T1 to T3 section is that the NMOS transistor is closed at the beginning of each of the Tl, T2, and T3 sections, the PMOS transistor is operated, and the current flowing through the inductor 50 is PMOS. This is because it flows into the transistor. That is, in each of the sections T1, T2, and T3, the voltage drops to zero because no current flows through the NMOS transistor.
  • the current sensing unit 11 is configured to detect the peak value of the current I L flowing through the inductor 50.
  • the detection point of the peak value may be provided to the slope compensator 12.
  • a time point at which the inductor 50 has a peak value may be t1, t2, and t3, and the t1, t2, and t3 values may be provided to the slope compensator 12.
  • a sawtooth wave voltage V N3 having a predetermined period and a voltage V N2 at the node N2 may be input to the slope compensator 12 of the PWM waveform signal controller 10.
  • the sawtooth voltage may be the same as the graph 313 of FIG. 9.
  • the slope compensator 12 may output a compensation voltage V N4 which is the sum of the voltage V N2 of the node N2 and the sawtooth voltage V N3 .
  • the slope compensator 12 compensates for the interval between the time points t11, t12, and t13 when the sawtooth voltage V N3 falls to the lowest value from the time points t1, t2, and t3 when the peak value is detected.
  • the voltage V N4 can be forcibly controlled to be a constant value, for example, the reference potential value. That is, the compensation voltage V N4 may be the same as the graph 314 of FIG. 9D. Oscillation of the output voltage can be prevented by using the slope compensator 12.
  • the comparison unit 13 of the PWM waveform signal control unit 10 outputs a logical '1' value when the compensation voltage V N4 is greater than the feedback voltage V C provided from the feedback circuit unit 20. If not, outputs a value of logical '0', or if the compensation voltage V N4 is greater than the feedback voltage V C provided from the feedback circuit unit 20, outputs a logical '0' value. In this case, the value of logical '1' may be output.
  • the latch unit 14 of the PWM waveform signal controller 10 receives a clock signal and a value output to the comparison unit 13, and as a result, outputs a PWM voltage (V PWM ) provided to the gate driver 15. Can be.
  • the period of the clock signal has a preset value, and the period of the sawtooth wave voltage and the period of the inductor current may be the same as the period of the clock signal.
  • the gate driver 15 of the PWM waveform signal controller 10 may receive the PWM voltage V PWM and provide gate voltages of the NMOS transistor 31 and the PMOS transistor 32 based on the PWM voltage V PWM . .
  • the first resistor 23 and the second resistor 24 of the feedback circuit unit 20 may form a voltage divider.
  • One end of the first resistor (R1) 23 is connected to the DC output terminal (OUT) of the DC voltage converter 30, and the other end of the first resistor (R1) 23 is the second resistor (R2) (24). It may be connected to one end of the). The other end of the second resistor R2 24 may be connected to the reference potential.
  • the sensing voltage V SENSE which is the voltage at the node Nsense defined between the first resistor R1 23 and the second resistor R2 24, and the reference potential provided by the reference potential 22.
  • the difference between V REF may be amplified by the error amplifier 21.
  • the sensing voltage V SENSE may be, for example, a value scaled from the DC output voltage using the voltage divider.
  • the reference potential V REF may be set to the same value as the sensing voltage generated when the DC output voltage has a predetermined desired value. For example, if the preferred preset value is 4.6V, and the circuit is configured such that the sense voltage is 2.3V, the reference potential may be set to 2.3V.
  • the voltage amplified and output by the error amplifier 21 is an error voltage V ERR .
  • the error voltage V ERR is a feedback voltage V inputted to the PWM waveform signal controller 10. C ).
  • FIG. 10 is a block diagram of a DC-DC converter 200 according to an embodiment of the present invention
  • FIG. 11 is a circuit diagram of a DC-DC converter according to an embodiment of the present invention.
  • the basic internal configuration of the DC-DC converter of FIG. 10 may be the same as that of FIG. 8 as the DC voltage converter 30, the PWM waveform signal controller 10, and the feedback circuit unit 20.
  • FIG. 10 is different from FIG. 7 in that the feedback voltage generator 60 is added between the output terminal of the feedback circuit unit 20 and the input terminal of the PWM waveform signal controller 10. Therefore, in FIG. 8, if the feedback voltage V C and the error voltage V ERR are the same value, the feedback voltage V C and the error voltage V ERR in FIG. 9 are reduced due to the feedback voltage generator 60. Can be different values.
  • the feedback voltage generator 60 detects an input voltage V IN input to the DC voltage converter 30, and uses the sensed input voltage and the error voltage V ERR to detect the feedback voltage V C.
  • the feedback voltage V C is obtained by amplifying a difference between a value V SENSE scaled by the DC output voltage V OUT output by the DC voltage converter 30 and a predetermined reference voltage V REF .
  • the small change in the error voltage V ERR means that the difference between the output voltage V OUT and the desired value originally set is small. Therefore, despite the change in the input voltage (V IN ) it is possible to obtain a constant output voltage (V OUT ) closer to the preset output voltage.
  • FIG 12 illustrates an internal circuit of the feedback voltage generator 60 according to an embodiment of the present invention.
  • the feedback voltage generator 60 may include a first current mirror 61, a second current mirror 62, and a third current mirror 63.
  • the first current mirror 61 mirrors an error current I ERR 611 that is proportional to the error voltage V ERR .
  • An error current (I ERR ) 612 may be generated.
  • the first current mirror 61 may include two PMOS transistors.
  • the source terminal of the eleventh PMOS transistor PM1 and the source terminal of the twelfth PMOS transistor PM2 may be connected to a supply voltage VDD.
  • the gate terminal of the eleventh PMOS transistor PM1 may be connected to the gate terminal of the twelfth PMOS transistor PM2, and the gate terminal of the eleventh PMOS transistor PM1 may also be connected to the drain terminal of the eleventh PMOS transistor PM1.
  • the drain terminal of the eleventh PMOS transistor PM1 may be connected to the drain terminal of the NMOS transistor NM0, and the error voltage V ERR may be input to the gate terminal of the NMOS transistor NM0.
  • One end of the resistor may be connected to the source terminal of the NMOS transistor NM0, and the reference potential GND may be connected to the other end of the resistor.
  • the input current I BAT may flow through the drain terminal of the thirteenth NMOS transistor NM3.
  • one end of the resistor may be connected to the source terminal of the thirteenth NMOS transistor NM3, and the reference potential GND may be connected to the other end of the resistor.
  • the input voltage V BAT may flow equally to the third current mirror 63.
  • the third current mirror 63 may generate an input current (I BAT) replicated by a 631 mirror the input current (I BAT) (632) that is proportional to the DC input voltage (V BAT).
  • the third current mirror 63 may include two PMOS transistors.
  • the source terminal of the thirteenth PMOS transistor PM3 and the source terminal of the fourteenth PMOS transistor PM4 may be connected to a supply voltage VDD.
  • the gate terminal of the thirteenth PMOS transistor PM3 may be connected to the gate terminal of the fourteenth PMOS transistor PM4, and the gate terminal of the thirteenth PMOS transistor PM3 may also be connected to the drain terminal of the fourteenth PMOS transistor PM4.
  • the duplicated input current I BAT 632 may flow to the second current mirror 62.
  • the second current mirror 62 may generate the duplicated second input current I BAT 622 by mirroring the duplicated input currents I BAT 632 and 621.
  • the second current mirror 62 may include two NMOS transistors.
  • the source terminal of the eleventh NMOS transistor NM1 and the source terminal of the twelfth NMOS transistor NM2 may be connected to the reference potential GND, respectively.
  • the gate terminal of the eleventh NMOS transistor NM1 may be connected to the gate terminal of the twelfth NMOS transistor NM2, and may also be connected to the drain terminal of the twelfth NMOS transistor NM2.
  • the feedback voltage generator 60 outputs the feedback current Ic obtained by subtracting the duplicated second input current I BAT 622 from the duplicated error current I ERR 612.
  • the feedback voltage V C may be generated from the feedback current Ic.
  • the feedback voltage V C may be proportional to a value (a * V ERR ) proportional to the error voltage (V ERR ) minus a value (b * V BAT ) proportional to the input voltage (V BAT ). (V C ⁇ (a * V ERR -b * V BAT )).
  • FIG. 13 is a view for explaining a difference in feedback voltage according to the magnitude of an input voltage according to an embodiment of the present invention.
  • FIG. 13A compares the change pattern of the inductor current when input voltages having different magnitudes are applied.
  • FIG. 13B compares the magnitudes of the signals of the feedback voltage V C and the error voltage V ERR when the input voltages having different magnitudes are input with time.
  • FIG. 13C illustrates a signal of the PWM voltage V PWM according to the feedback voltage V C according to time.
  • FIG. 13A for example, when a change in inductor current when an input voltage of a first level is input shows a graph according to reference numeral 211, an input voltage of a second level having a level higher than the first level is shown. When this input is made, the change in inductor current can follow the graph according to reference number 212.
  • the magnitude of the error voltage (V ERR ) 215 output from the feedback circuit unit 20 is such that the input voltage of the second level higher than the first level is applied. In this case, it may be greater than the error voltage (V ERR ) 216 output from the feedback circuit unit 20.
  • the present invention maintains the value of the feedback voltage V C as it is in the prior art (that is, adjusts the duty ratio of PWM as in the prior art), but further senses the change in the input voltage to improve the line regulation. This will continue to be explained with reference.
  • the magnitude of the error voltage (V ERR ) 215 generated when the first input voltage is input is the error voltage generated when the second input voltage is input. It may be different from the size of (V ERR ) 216.
  • a feedback voltage V C 213 may be output.
  • a feedback voltage V C 214 may be output.
  • the change value of the error voltage according to different input voltages is the same as the change value of the feedback voltage according to the different input voltages. Do.
  • a change value of an error voltage according to different input voltages for example, a difference value between the error voltage 215 and the error voltage 216 is different from each other. It can be seen that the change value of the feedback voltage according to the input voltage (for example, the feedback voltage 213 is smaller than the difference value of the feedback voltage 214).
  • the present invention an error voltage (V ERR) to in generating a feedback voltage (V C) in the present invention in requiring the same feedback voltage (V C) and the feedback voltage (V C) obtained in the above-described comparison techniques situation Is used to compensate for the change in the input voltage V IN , so that the same feedback voltage (V C ) as in the prior art is produced while the difference value of the error voltage (V ERR ) (error voltage when the input voltages are different from each other) (Difference value of (V ERR )) can be reduced. That is, decreasing the difference value of the error voltage V ERR means that the line regulation is improved.
  • the error voltage V ERR described above is a value in which DC variation of the output voltage is reflected. Therefore, in order to reduce the DC variation of the output voltage, a method of reducing the change of the error voltage (V ERR ) must be found. In the related art, the duty ratio has to be adjusted using the error voltage V ERR . However, in the present invention, the change in the error voltage V ERR can be reduced under the same condition by adopting a configuration that detects and compensates for a change in the input voltage.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Dc-Dc Converters (AREA)

Abstract

NMOS와 PMOS를 포함하는 부스트 컨버터를 포함하며, 상기 NMOS가 주기적으로 온오프 상태를 전환하는 동안 상기 PMOS의 게이트 전압이 항상 게이트오프전압을 갖도록 제어되는 것을 특징으로 하는 DC-DC 부스트 컨버터를 공개한다. 상기 DC-DC 컨버터는, 스위칭 타입의 직류전압 변환부, 상기 직류전압 변환부에 포함된 스위치의 동작을 위해 제공되는 PWM 파형 신호를 생성하는 PWM 파형 신호 제어부로서, 상기 PWM 파형 신호의 듀티는 PWM 파형 신호 제어부에 입력되는 피드백전압에 의해 결정되는, PWM 파형 신호 제어부, 및 상기 피드백전압을 생성하는 피드백 회로부을 포함할 수 있으며, 이때, 상기 피드백전압은, 상기 직류전압 변환부가 출력하는 DC 출력전압에 관한 값과 소정의 기준전압의 차이에 비례하는 에러전압에 비례하는 값으로부터 상기 직류전압 변환부에 입력되는 DC 입력전압에 비례하는 값을 차감하여 생성한 것이다.

Description

넓은 범위의 입력 전압에 대해 안정적인 출력 특성을 가지며 입력전압의 변화에 대해 대처하는 장치를 갖는 DC-DC 컨버터
본 발명은 DC-DC 컨버터에 관한 것으로서, 특히 높은 입력 전압에 대해서도 원하는 출력전압을 제공할 수 있으며, DC-DC 컨버터의 입력전압의 변화값을 이용하여 출력전압을 보정할 수 있는 DC-DC 컨버터에 관한 것이다.
AMOLED 패널에 입력되는 DC 전압을 제공하기 위해서는, 배터리 또는 소정의 DC 전원으로부터 제공되는 DC 입력전압의 레벨을 변화시켜 상기 AMOLED 패널에 적합한 DC 출력전압으로 바꾸어 제공할 필요가 있으며, 이러한 기능은 DC-DC 컨버터에 의해 수행될 수 있다.
또는, 무선충전 시 충전되는 배터리 셀에 입력되는 DC 출력전압을 제공하기 위해서는, 무선충전 장치로부터 제공되는 DC 입력전압의 레벨을 변화시켜 상기 배터리 셀에 적합한 DC 출력전압으로 바꿀 필요가 있으며, 이러한 기능도 DC-DC 컨버터에 의해 수행될 수 있다.
이 밖에도 DC-DC 컨버터가 활용되는 어플리케이션은 다양하다. DC-DC 컨버터는 주로 배터리로부터 전력을 제공받는 휴대폰 및 랩톱 컴퓨터와 같은 휴대형 전자장치들에서 사용된다. 이러한 전자장치들은 종종 몇몇 서브회로들을 포함하는데, 각각의 서브회로들은 그 자신만의 전압 수준 요구사항을 갖고 있으며, 이러한 전압 수준은 배터리에 의해 제공되는 것과 다르다.
예컨대 모바일 디스플레이 장치들은 배터리를 전원으로 사용한다. 배터리 전압은 장치를 사용함에 따라 서서히 떨어지게 된다. 이는 DC-DC 컨버터의 입력전압의 변화, 즉 라인(Line) 변화를 야기하게 된다. 예컨대 특히 AMOLED 용의 DC-DC 컨버터의 경우, DC 출력전압의 미세한 흔들림은 화면 떨림 현상(flicker)을 야기하기 때문에, AMOLED 패널용의 DC-DC 컨버터는 좋은 라인 레귤레이션 특성을 제공하는 것이 바람직하다.
DC-DC 컨버터는 DC 입력전압을 받아들여 DC 출력전압을 제공할 수 있다. 이때, DC 입력전압이 변화하는 경우 DC 출력전압의 값이 설정된 목표값에 정확하게 고정되지 않고, 이로부터 소정의 오차를 갖는 값을 나타내는 현상이 발생할 수 있는데, 이러한 DC 출력전압의 변화는 상기 DC 출력전압을 받아들이는 장치의 작동 특성을 변화시킬 수 있다는 문제가 있다.
도 1은 일반적인 부스트 컨버터의 동작원리를 설명하기 위한 도면이다.
도 1의 (a)에 제시한 보통의 부스트 컨버터는 배터리전압(VBAT)이 인가되는 일 단자를 갖는 인덕터(211), 상기 인덕터(211)의 타단부에서 정의되는 공통노드(LX), 상기 공통노드에 드레인이 연결된 NMOS(110), 상기 공통노드에 소스(또는 드레인)가 연결된 PMOS(120), 상기 PMOS(120)의 드레인(또는 소스)에서 출력되는 출력전압(VOUT), 상기 PMOS(120)의 소스에 일 단자가 연결된 커패시터(12)를 포함할 수 있다. 상기 NMOS(110)의 소스 및 상기 커패시터의 타 단자는 기준전위(그라운드)에 연결될 수 있다. 그리고 상기 NMOS(110)의 게이트에는 스위칭 신호(SW_NG)가 인가되고 상기 PMOS(120)의 게이트에는 스위칭 신호(SW_PG)가 인가될 수 있다. 상기 PMOS(120)의 소스와 드레인의 위치는 서로 바뀔 수도 있다. 이하 본 명세서에서 상기 배터리전압(VBAT)은 입력전압(VIN)으로 지칭될 수 있다. 또한 상기 출력전압(VOUT)은 출력전압(ELVDD)로 지칭될 수도 있다.
상기 스위칭 신호(SW_NG)와 상기 스위칭 신호(SW_PG)는 각각 로우값과 하이값을 주기적으로 번갈아 가면서 변할 수 있다. 일 실시예에서 상기 스위칭 신호(SW_NG)와 상기 스위칭 신호(SW_PG)가 동시에 온 상태를 유지하지 않도록 되어 있을 수 있다. 또는 일 실시예에서 상기 스위칭 신호(SW_NG)와 상기 스위칭 신호(SW_PG)는 서로 상보적인 값을 갖도록 되어 있을 수 있다. 상기 스위칭 신호(SW_NG)와 상기 스위칭 신호(SW_PG)가 온 상태 및 오프 상태를 유지하는 시간길이의 비율에 의해 정의되는 듀티비에 따라 출력전압의 값이 달라질 수 있다.
도 1의 (b)는 상기 NMOS(110)가 온 상태를 유지하고 상기 PMOS(120)가 오프 상태를 유지하는 경우의 회로의 동작을 나타낸 것이다. 이때, 상기 스위칭 신호(SW_NG)는 하이 값을 갖고 상기 스위칭 신호(SW_PG)는 하이값을 가질 수 있다. 이때 배터리로부터 제공되는 전류는 NMOS(110)를 통해 흐를 수 있다. 도 1의 (b)의 상태가 안정화 된 경우 상기 인덕터(211) 양 단의 전위차는 0이며, 따라서 상기 공통노드의 전압은 입력전압(VIN)이 된다.
도 1의 (c)는 상기 NMOS(110)가 오프 상태를 유지하고 상기 PMOS(120)가 온 상태를 유지하는 경우의 회로의 동작을 나타낸 것이다. 이때, 상기 스위칭 신호(SW_NG)는 로우 값을 갖고 상기 스위칭 신호(SW_PG)는 로우값을 가질 수 있다. 이 경우 배터리로부터 제공되는 전류는 PMOS(120)를 통해 흐를 수 있다. 도 1의 (b)의 상태에서 도 1의 (c)의 상태로 전환되는 전이구간 동안, 상기 인덕터(211)에 흐르는 전류값의 연속성이 보장되기 때문에, 그 결과 공통노드(LX)의 전압이 상승하게 된다. 이때, 출력전압(VOUT)은 공통노드의 전압으로부터 PMOS(120)의 소스와 드레인 간의 전압을 차감한 값으로 주어질 수 있다.
도 1의 (c) 상태에서 도 1의 (b) 상태로 다시 전환되면, 출력전압(VOUT)의 값은 커패시터에 의해 유지될 수 있다.
도 1에 따른 일반적인 부스트 컨버터의 경우, 출력전압(VOUT)과 입력전압(VIN)은 아래 수식1과 같은 관계를 갖는다.
[수식1]
VOUT={1/(1-D)}*VIN
여기서 D<1, 일반적으로 D<0.8
즉, VOUT은 VIN보다 큰 값을 갖도록 도 1에 따른 회로가 동작한다. 즉, 부스트 컨버터는 입력전압보다 큰 출력전압만 생성할 수 있다. 통상 가장 낮은 VOUT=VIN+0.2V이다.
도 1에 나타낸 부스트 컨버터는 AMOLED 패널에 제공되는 전압을 생성하는 DC-DC 컨버터로 사용될 수 있다. AMOLED 패널에 입력되는 DC 전압을 제공하기 위해서는, 배터리 또는 소정의 DC 전원으로부터 제공되는 DC 입력전압의 레벨을 변화시켜 상기 AMOLED 패널에 적합한 DC 출력전압으로 바꾸어 제공할 필요가 있으며, 이러한 기능은 DC-DC 컨버터에 의해 수행될 수 있다.
또는, 무선충전 시 충전되는 배터리 셀에 입력되는 DC 출력전압을 제공하기 위해서는, 무선충전 장치로부터 제공되는 DC 입력전압의 레벨을 변화시켜 상기 배터리 셀에 적합한 DC 출력전압으로 바꿀 필요가 있으며, 이러한 기능도 DC-DC 컨버터에 의해 수행될 수 있다.
일반적으로 부스트 타입의 AMOLED 패널용 DC-DC 컨버터는 VBAT(2.9V~4.4V)입력을 받아서 미리 설정된 바람직한 타겟값 예컨대, 4.6V를 출력하도록 설계된다. 즉 부스트되는 차이값이 0.2V ~ 1.7V 범위를 가질 수 있다. 그러나 최근 불량 유선충전기 및 급속충전에 의해 배터리전압(VBAT)은 4.5V이상의 전압으로 충전된 상태로 제공될 수 있다. 이런 경우에 부스트 컨버터의 출력전압이 상기 타겟값 이상의 값을 갖게 될 수 있다. AMOLED 패널에 입력되는 전압이 미리 설계된 값보다 커지게 되면 화면 불량을 야기한다는 문제가 있다.
본 발명은 배터리전압(VBAT)이 예컨대 4.4V보다 클 경우에도, 이를 감지하여 출력단의 PMOS(120)를 오프 상태로 둠으로써, 출력전압(VOUT)가 예컨대 4.6V을 갖도록 하는 부스트 컨버터를 제공하는 것을 목적으로 한다. 즉, 배터리전압(VBAT)이 예컨대 2.9~(4.4V+VTHP) 범위를 가질 때에, 즉 배터리전압이 예컨대 2.9V~5.2V의 범위를 가질 때에, 예컨대 출력전압이 4.6가 되도록 보장하는 부스트 컨버터를 제공하는 것을 목적으로 한다.
또한, 본 발명에서는 상술한 문제점을 해결하기 위하여, DC 입력전압의 변화에 따라 DC-DC 컨버터의 DC 출력단자로부터 제공되는 DC 출력전압의 변동을 최소화할 수 있도록 하기 위한 기술을 제공하고자 한다. 즉, DC-DC 컨버터의 라인 레귤레이션(line regulation) 특성을 향상시키는 기술을 제공하고자 한다.
본 발명의 일 관점에 따라 제공되는 DC-DC 부스트 컨버터는 NMOS와 PMOS를 포함하는 부스트 컨버터; 및 상기 부스트 컨버터에 입력되는 입력전압(VBAT)을 감지하여 상기 감지된 입력전압에 따라 상기 부스트 컨버터를 제1모드 또는 제2모드로 변환하는 모드 제어부를 포함한다. 이때. 상기 제1모드는, 상기 NMOS가 주기적으로 온오프 상태를 전환하는 동안 상기 PMOS의 게이트 전압이 항상 게이트오프전압을 갖도록 제어하는 모드이며, 상기 제2모드는, 상기 NMOS가 주기적으로 온오프 상태를 전환하는 동안 상기 PMOS의 게이트 전압도 온오프 상태를 전환하도록 제어하는 모드이다.
이때, 상기 입력전압이 미리 결정된 값보다 클 때에는, 상기 부스트 컨버터가 상기 제1모드로 동작하고, 상기 입력전압이 상기 미리 결정된 값과 같거나 또는 상기 미리 결정된 값보다 작은 때에는, 상기 부스트 컨버터가 상기 제2모드로 동작하도록 되어 있을 수 있다.
이때, 상기 제1모드와 상기 제2모드 간의 전환은 상기 입력전환에 따른 히스테리시스 특징을 가질 수 있다.
이때, 상기 입력전압이 미리 결정된 제1값보다 커지는 순간에, 상기 부스트 컨버터가 상기 제2모드로부터 상기 제1모드로 전환하도록 되어 있고, 그 후, 상기 입력전압이 상기 미리 결정된 제1값보다 작은 미리 결정된 제2값보다 작아지는 순간에, 상기 부스트 컨버터가 상기 제1모드로부터 상기 제2모드로 전환하도록 되어 있을 수 있다.
이때, 상기 부스트 컨버터에는 효율향상회로가 연결되어 있을 수 있다. 그리고 상기 효율향상회로는, 제1 다이오드; 및 제2 다이오드를 포함하며, 상기 제1 다이오드의 양극 단자에는 상기 부스트 컨버터의 출력전압이 인가되고, 상기 제2 다이오드의 양극 단자에는 상기 입력전압이 인가되고, 상기 제1 다이오드의 음극 단자와 상기 제2 다이오드의 음극 단자는 서로 연결되어 있을 수 있다. 그리고 상기 제1 다이오드 및 상기 제2 다이오드의 음극단자는 상기 PMOS의 제1 Iso_ring 단자, 상기 PMOS의 백게이트 단자, 및 상기 PMOS의 제2 Iso_ring 단자에 연결되어 있을 수 있다.
본 발명의 다른 관점에 따라 제공되는 DC-DC 부스트 컨버터는 NMOS와 PMOS를 포함하는 부스트 컨버터를 포함하며, 상기 NMOS가 주기적으로 온오프 상태를 전환하는 동안 상기 PMOS의 게이트 전압이 항상 게이트오프전압을 갖도록 제어된다.
상기 DC-DC 부스트 컨버터는 인덕터를 더 포함할 수 있다. 이때, 상기 인덕터의 일 단자에는 상기 부스트 컨버터에 입력되는 입력전압이 인가되고, 상기 인덕터의 타 단자는 상기 NMOS의 드레인에 연결되어 있으며, 상기 NMOS의 소스는 기준전위에 연결되어 있으며, 상기 NMOS의 드레인은 상기 PMOS의 제1단자에 연결되어 있고, 상기 PMOS의 제2단자는 상기 부스트 컨버터의 출력단자일 수 있다.
이때, 상기 부스트 컨버터에는 효율향상회로가 연결되어 있을 수 있다. 이때, 상기 효율향상회로는, 제1 다이오드; 및 제2 다이오드를 포함할 수 있다. 그리고 상기 제1 다이오드의 양극 단자에는 상기 부스트 컨버터의 출력전압이 인가되고, 상기 제2 다이오드의 양극 단자에는 상기 입력전압이 인가되고, 상기 제1 다이오드의 음극 단자와 상기 제2 다이오드의 음극 단자는 서로 연결되어 있으며, 상기 제1 다이오드 및 상기 제2 다이오드의 음극단자는 상기 PMOS의 제1 Iso_ring 단자, 상기 PMOS의 백게이트 단자, 및 상기 PMOS의 제2 Iso_ring 단자에 연결되어 있을 수 있다.
본 발명의 또 다른 관점에 따라 제공되는 DC-DC 부스트 컨버터는, NMOS와 PMOS를 포함하는 부스트 컨버터 및 상기 부스트 컨버터에 연결된 효율향상회로를 포함한다. 이때, 상기 효율향상회로는 제1 다이오드 및 제2 다이오드를 포함하며, 상기 제1 다이오드의 양극 단자에는 상기 부스트 컨버터의 출력전압이 인가되고, 상기 제2 다이오드의 양극 단자에는 상기 부스트 컨버터의 입력전압이 인가되고, 상기 제1 다이오드의 음극 단자와 상기 제2 다이오드의 음극 단자는 서로 연결되어 있으며, 상기 제1 다이오드 및 상기 제2 다이오드의 음극단자는 상기 PMOS의 제1 Iso_ring 단자, 상기 PMOS의 백게이트 단자, 및 상기 PMOS의 제2 Iso_ring 단자에 연결되어 있을 수 있다.
본 발명의 또 다른 관점에 따르면, PWM 파형 신호 제어부를 갖는 DC-DC 컨버터에 입력되는 DC 입력전압의 변화를 감지하여, 상기 감지된 DC 입력전압의 변화를 PWM 제어에 이용한다. 이로써, DC 입력전압이 흔들리더라도 DC 출력전압의 흔들림을 방지함으로써 DC-DC 컨버터의 라인 레귤레이션 특성을 향상시킬 수 있다.
본 발명의 일 관점에 따라 제공되는 DC-DC 컨버터는, 스위칭 타입의 직류전압 변환부; 상기 직류전압 변환부에 포함된 스위치의 동작을 제어하는 PWM 파형 신호를 생성하는 PWM 파형 신호 제어부로서, 상기 PWM 파형 신호의 듀티는 PWM 파형 신호 제어부에 입력되는 피드백전압(VC)에 의해 결정되는, PWM 파형 신호 제어부; 및 에러전압을 생성하는 피드백 회로부를 포함한다. 이때. 상기 피드백전압(VC)은, 상기 직류전압 변환부가 출력하는 DC 출력전압(VOUT)에 관한 값(VSENSE)과 소정의 기준전압(VREF) 간의 차이에 비례하는 상기 에러전압(VERR)에 비례하는 값(a*VERR)으로부터 상기 직류전압 변환부에 입력되는 DC 입력전압(VBAT)에 비례하는 값(b*VBAT을 차감하여 생성한 것이다.
여기서 상기 직류전압 변환부는 상술한 부스트 컨버터일 수 있으며, 상기 직류전압 변환부에 포함된 스위치는 상술한 NMOS 및 PMOS일 수 있다.
이때, 상기 피드백전압을 생성하는 피드백전압 생성부를 더 포함할 수 있다. 그리고 상기 피드백전압 생성부는 제1커런트미러, 제2커런트미러, 및 제3커런트미러를 포함할 수 있다. 그리고 제1커런트미러는 상기 에러전압에 비례하는 에러전류(IERR)를 미러링하여 복제된 에러전류(IERR)를 생성하고, 제3커런트미러는 상기 DC 입력전압(VBAT)에 비례하는 입력전류(IBAT)를 미러링하여 복제된 입력전류(IBAT)를 생성하고, 상기 제2커런트미러는 상기 복제된 입력전류(IBAT)를 미러링하여 복제된 제2입력전류(IBAT)를 생성하고, 상기 복제된 에러전류(IERR)로부터 상기 복제된 제2입력전류(IBAT)를 차감한 피드백전류(IC)를 출력하도록 되어 있을 수 있다. 그리고 상기 피드백전류(IC)로부터 상기 피드백전압(VC)을 생성하도록 되어 있을 수 있다.
이때, 상기 피드백전압(VC)은 상기 DC 입력전압(VBAT)에 반비례하도록 되어있을 수 있다.
이때, 상기 피드백전압의 크기와 상기 PWM 파형 신호의 튜티값은 비례할 수 있다.
이때, 상기 제1커런트미러는 제11PMOS 트랜지스터 및 제12PMOS 트랜지스터를 포함할 수 있다. 그리고 상기 제11PMOS 트랜지스터의 소스단자 및 상기 제12PMOS 트랜지스터의 소스 단자는 공급단자에 연결되어 있을 수 있다. 그리고 상기 제11PMOS 트랜지스터의 게이트단자는 상기 제12PMOS 트랜지스터의 게이트단자 및 상기 제11PMOS 트랜지스터의 드레인단자에 각각 연결되어 있을 수 있다. 그리고 상기 제2커런트미러는 제13PMOS 트랜지스터 및 제14PMOS 트랜지스터를 포함할 수 있다. 그리고 상기 제13PMOS 트랜지스터의 소스단자 및 상기 제14PMOS 트랜지스터의 소스 단자는 상기 공급단자에 연결되어 있을 수 있다. 그리고 상기 제13PMOS 트랜지스터의 게이트단자는 상기 제14PMOS 트랜지스터의 게이트단자 및 상기 제141PMOS 트랜지스터의 드레인단자에 각각 연결되어 있을 수 있다. 그리고 상기 제3커런트미러는 제11NMOS 트랜지스터 및 제12NMOS 트랜지스터를 포함할 수 있다. 그리고 상기 제11NMOS 트랜지스터의 소스단자 및 상기 제12NMOS 트랜지스터의 소스단자는 제1기준전위에 연결되어 있을 수 있다. 그리고 상기 제11NMOS 트랜지스터의 게이트단자는 상기 제12NMOS 트랜지스터의 게이트 단자 및 상기 제12NMOS 트랜지스터의 드레인단자에 각각 연결되어 있을 수 있다. 그리고 상기 제11NMOS 트랜지스터의 드레인단자는 상기 제12PMOS 트랜지스터의 드레인단자에 연결되어 있을 수 있다. 그리고 상기 제12NMOS 트랜지스터의 드레인단자는 상기 제13PMOS 트랜지스터의 드레인단자에 연결되어 있을 수 있다.
이때, 상기 직류전압 변환부는, 인덕터, 제1NMOS 트랜지스터, 및 제1PMOS 트랜지스터를 포함할 수 있다. 그리고 인덕터의 일 단자는 상기 DC-DC 컨버터의 입력단자에 연결되며, 상기 인덕터의 타 단자는 상기 제1NMOS 트랜지스터의 드레인단자 및 상기 제1PMOS 트랜지스터의 드레인단자에 연결되어 있고, 상기 제1PMOS 트랜지스터의 소스단자는 상기 DC-DC 컨버터의 출력단자에 연결되어 있을 수 있다.
이때, PWM 파형 신호 제어부는 게이트 구동부를 포함하고, 상기 게이트 구동부의 PWM전압값을 이용하여 상기 제1NMOS 트랜지스터, 및 제1PMOS 트랜지스터를 제어하도록 되어 있을 수 있다.
이때, PWM 파형 신호 제어부는 전류 감지부, 및 기울기 보상부를 더 포함할 수 있다. 그리고 상기 전류 감지부는, 상기 제1NMOS 트랜지스터의 소스단자의 전류를 감지하고, 상기 감지한 전류의 피크값을 검출하여 출력하도록 되어 있을 수 있다. 그리고 상기 기울기 보상부는, 상기 전류 감지부의 출력값 및 미리 결정된 주기를 갖는 톱니파 전압을 입력받아 보상전압을 출력하도록 되어 있을 수 있다.
이때, 상기 PWM 파형 신호 제어부는 비교부, 랫치부, 및 게이트 구동부를 더 포함할 수 있다. 그리고 상기 비교부는 상기 보상전압 및 상기 피드백전압을 입력받아 로지컬 값을 출력하도록 되어 있으며, 상기 랫치부는 상기 로지컬값 및 클록신호를 입력받아 상기 게이트 구동부에 상기 PWM전압값을 출력하도록 되어 있을 수 있다.
이때, 상기 피드백 회로부는 제1저항, 제2저항, 및 에러 증폭기를 포함할 수 있다. 그리고 상기 제1저항의 일 단자는 상기 DC-DC 컨버터의 출력단자에 연결되어 있고, 상기 제1저항의 타 단자 및 제2저항의 일 단자는 공통으로 상기 에러 증폭기의 반전 입력단자에 연결되어 있을 수 있다. 그리고 상기 제2저항의 타 단자는 제1기준전위에 연결되어 있으며, 상기 에러 증폭기의 비반전 입력단자는 제2기준전위에 연결되어 있을 수 있다.
본 발명에 따르면, 배터리가 과충전되어 배터리전압(VBAT)이 높아지더라도 정상적인 디스플레이 품질을 보장하기 위한 출력전압을 제공할 수 있다.
또한, 본 발명에 따르면, DC-DC 컨버터에 입력되는 DC 입력전압(ex: 배터리의 전압, 또는 무선충전코일의 다음 단에 있는 정류기(Rectifier)의 출력전압)의 변화를 감지하고, 상기 감지된 값을 PWM 제어에 이용함으로써 DC-DC 컨버터의 라인 레귤레이션 특성을 향상시킬 수 있고, 이를 통해 상기 DC-DC 컨버터의 DC 출력전압을 제공받는 장치의 동작 품질을 향상시킬 수 있다. 따라서 예컨대 배터리를 사용하는 장치 등에 입력되는 전압의 변화에 민감한 장치에 사용되는 컨버터를 본 발명에 따라 설계함으로써, 라인 레귤레이션 특성이 향상된 제품을 얻을 수 있다.
도 1은 일반적인 부스트 컨버터의 동작원리를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 DC-DC 부스트 컨버터의 구조를 나타낸 다이어그램이다.
도 3은 본 발명의 일 실시예에 따른 부스트 컨버터 및 여기에 연결될 수 있는 상기 효율향상회로의 구조 및 이 부스트 컨버터에 4.4V보다 높은 전압을 갖는 배터리전압(VBAT)이 인가되었을 때의 동작원리를 설명하기 위한 도면이다.
도 4은 본 발명의 일 실시예에 따른 부스트 컨버터가 제공하는 두 개의 동작모드 사이를 전환하는 기술을 설명하기 위한 것이다.
도 5는 도 4에 설명한 본 발명의 일 실시예에 따른 모드 전환에 따른 출력전압을 시뮬레이션 한 결과를 나타낸다.
도 6은 본 발명의 일 실시예에 따른 부스트 컨버터가 STS 모드로 동작할 경우의 효율을 시뮬레이션 한 결과를 나타내는 그래프이다.
도 7 및 도 8는 종래의 일 실시예에 따른 DC-DC 컨버터의 내부구조를 나타낸 것이다.
도 9는 종래의 일 실시예에 따라 인덕터(50)의 전류값, 노드 N2~N4 및 PWM 신호의 전압값을 시간에 따라 그래프로 나타낸 것이다.
도 10는 본 발명의 일 실시예에 따른 DC-DC 컨버터(200)의 구성도를 나타낸 것이며, 도 11는 본 발명의 일 실시예에 따른 DC-DC 컨버터의 회로도를 나타낸 것이다.
도 12는 본 발명의 일 실시예에 따른 피드백전압 생성부(60)의 내부 회로를 나타낸 것이다.
도 13는 본 발명의 일 실시예에 따라 입력전류의 크기에 따른 피드백전압의 차이를 설명하기 위한 도면이다.
이하, 본 발명의 실시예를 첨부한 도면을 참고하여 설명한다. 그러나 본 발명은 본 명세서에서 설명하는 실시예에 한정되지 않으며 여러 가지 다른 형태로 구현될 수 있다. 본 명세서에서 사용되는 용어는 실시예의 이해를 돕기 위한 것이며, 본 발명의 범위를 한정하고자 의도된 것이 아니다. 또한, 이하에서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다.
이하 설명하는 실시예에서 기술하는 특정한 전압값은 설명의 편의를 위하여 특정한 것이며, 그 전압값이 변하더라도 본 발명의 사상은 그대로 유지될 수 있다는 점에 유의해야 한다.
본 명세서에서 NMOS 또는 PMOS를 오프 상태로 하기 위하여 제공되는 게이트 전압을 편의를 위해 '게이트오프전압'이라고 지칭할 수 있다.
도 2는 본 발명의 일 실시예에 따른 DC-DC 부스트 컨버터의 구조를 나타낸 다이어그램이다.
본 발명의 일 실시예에 따른 DC-DC 부스트 컨버터(1)는 부스트 컨버터(210), 효율향상회로(220), 및 모드 제어부(230)를 포함할 수 있다.
부스트 컨버터(210)는 도 1에 도시한 부스트 컨버터와 동일한 구조를 가질 수 있다. 효율향상회로(220)는, 이하 도 3에 자세히 설명하는 동작모드인 STS 모드에서의 효율을 높이기 위한 것으로서 그 구체적인 구성은 아래 도 3에 관한 설명에 서술한다.
효율향상회로(220)에는 배터리 전압(VBAT) 및 출력전압(VOUT)이 입력될 수 있다.
모드 제어부(230)는 배터리 전압(VBAT)을 감지하여 감지된 값에 따라 부스트 컨버터(210)의 동작 모드를 전환하는 기능을 수행할 수 있다.
도 3은 본 발명의 일 실시예에 따른 부스트 컨버터 및 여기에 연결될 수 있는 상기 효율향상회로의 구조 및 이 부스트 컨버터에 4.4V보다 높은 전압을 갖는 배터리전압(VBAT)이 인가되었을 때의 동작원리를 설명하기 위한 도면이다.
도 3에 따른 부스트 컨버터에는 도 1에 제시된 종래의 부스트 컨버터의 PMOS(120)에 상기 '효율향상회로(220)'가 선택적으로 부가될 수 있다. 도 3을 참조하여 설명하면, 상기 효율향상회로(220)는 제1 다이오드(221) 및 제2 다이오드(222)를 포함할 수 있다. 이때, 상기 제1 다이오드(221)의 양극 단자에는 상기 부스트 컨버터(210)의 출력전압((VOUT)이 인가되고, 상기 제2 다이오드(222)의 양극 단자에는 상기 입력전압(VBAT)이 인가되고, 상기 제1 다이오드(221)의 음극 단자와 상기 제2 다이오드(222)의 음극 단자는 서로 연결되어 있을 수 있다. 이때, 상기 제1 다이오드(221) 및 상기 제2 다이오드(222)의 음극단자의 전압을 '차단전압'이라고 지칭할 수 있다.
이때, 상기 제1 다이오드(221) 및 상기 제2 다이오드(222)의 음극단자는 상기 PMOS의 제1 Iso_ring 단자(121), 상기 PMOS의 백게이트 단자(122), 및 상기 PMOS의 제2 Iso_ring 단자(125)에 연결되어 있을 수 있다. 상기 차단전압에 의해 PMOS 바디 다이오드(PMOS 기생 다이오드)의 동작을 차단할 수 있다.
상기 PMOS(120)의 소스(드레인)(123) 단자는 공통노드(LX1)에 연결되고, 상기 PMOS(120)의 드레인(소스) 단자(124)는 출력전압(ELVDD)을 제공할 수 있다.
도 3의 NMOS(110)의 제1 Iso_ring 단자(111) 및 제2 Iso_ring 단자(115)는 배터리 전압(VBAT)을 제공받도록 되어 있다. 그리고 NMOS(110)의 백게이트 단자(112) 및 소스 단자(113)는 기준전위(PGND)에 연결된다. 그리고 NMOS(110)의 드레인 단자(114)는 공통노드(LX1)에 연결될 수 있다.
인덕터(211)의 일 단자는 배터리 전압(VBAT)을 제공받도록 되어 있고, 상기 인덕터(211)의 타 단자는 상기 공통노드(LX1)에 연결될 수 있다.
본 발명의 일 실시예에 따른 부스트 컨버터(210)는 복수 개의 모드로 동작할 수 있다. 이때, 도 3은 배터리전압(VBAT)이 4.4V 이상인 경우에 동작하는 제1모드에서의 동작원리를 나타낸 것이다. 이하, 본 명세서에서 상기 제1모드는 STS(self triggering switch) 모드라고 지칭될 수 있다.
상기 STS 모드가 유지되는 동안, 상기 PMOS(120)의 게이트에는 언제나 높은 게이트오프전압(ex: 4.6V)가 인가되어 상기 PMOS(120)가 오프상태를 유지하도록 할 수 있다.
이때, NMOS(110)를 온 상태에서 오프 상태로 전환하면, 전류는 NMOS(110)를 통해 흐를 수 없다. 그리고 PMOS(120)의 게이트는 PMOS(120)가 오프상태를 유지하도록 하기 위한 높은 게이트오프전압(ex: 4.6V)가 제공되고 있기 때문에 상기 PMOS(120)는 초기에는 오프 상태를 갖는다. 따라서 공통노드(LX1)의 전압(VLX1)은 계속 상승하게 된다. 이때, 상기 전압(VLX1)이 상기 PMOS(120)의 게이트에 제공되는 게이트전압인 4.6V에 상기 PMOS(120)의 임계전압인 VTH.PMOS(120)를 더한 값보다 커질 수 있다. 이때, PMOS(120)는 스스로 트리거링되어(self triggered), 전류가 PMOS(120)의 소스와 드레인 사이를 통과하여 흐를 수 있고, 이때 출력전압(ELVDD)는 약 4.6V를 갖게 된다.
도 4는 본 발명의 일 실시예에 따른 부스트 컨버터가 제공하는 두 개의 동작모드 사이를 전환하는 기술을 설명하기 위한 것이다.
도 4에서 설명하는 모드 간 전환기술은, 도 2에서 제시한 상기 효율향상회로(220)가 부가된 부스트 컨버터(210), 또는 상기 효율향상회로가 부가되지 않은 부스트 컨버터(220)를 이용하여 구현할 수 있다.
본 발명의 일 실시예에 따른 부스트 컨버터(220)는 도 3에서 설명한 STS 모드 및 이하 서술하는 SS(Synchronous Switch) 모드로 선택적으로 동작될 수 있다. 상기 STS 모드는 상기 SS 모드에 맞대응하는 개념으로서 Asynchronous Switch Mode라고 지칭될 수도 있다.
이때 상기 STS 모드는 PMOS(120)의 게이트에는 PMOS(120)가 언제나 오프상태가 되도록 하는 높은 게이트오프전압(ex: 4.6V)을 제공하면서, NMOS(110)는 온/오프를 반복적으로 주기적으로 전환하도록 하는 모드를 지칭한다.
그리고 상기 SS 모드는 PMOS(120)와 NMOS(110)가 서로 상보적으로 온/오프를 주기적으로 반복하는 모드를 지칭한다.
본 발명의 일 실시예에 따른 부스트 컨버터(210)는, 배터리전압(VBAT)을 감지하여, 배터리전압(VBAT)이 4.4V보다 클 때에는 상기 STS 모드로 동작하고, 배터리전압(VBAT)이 4.4V와 같거나 4.4V보다 작을 때에는 상기 SS 모드로 동작하도록, 그 동작모드를 배터리전압(VBAT)에 따라 전환하도록 되어 있다. 따라서 본 발명의 일 실시예에 따른 부스트 컨버터(210)에는, 배터리전압(VBAT)을 감지하여 그 결과에 따라 상기 부스트 컨버터(210)가 상기 STS 모드와 상기 SS 모드를 전환하도록 하는 '모드 제어부(230)'가 연결될 수 있다. 상기 모드 제어부(230)와 상기 부스트 컨버터(210)가 결합된 장치를 본 발명의 일 실시예에 따른 'DC-DC 부스트 컨버터(1)'라고 지칭할 수도 있다. DC-DC 부스트 컨버터(1)에는 상기 효율향상회로(220)가 포함될 수도 있고 포함되지 않을 수도 있다.
상기 SS 모드로 동작할 때에는, 상기 부스트 컨버터(210)가, 배터리전압(VBAT)이 낮을 때에도 필요한 출력전압(VOUT)을 제공하는 고효율의 장점을 갖는다. 상기 STS 모드로 동작할 때에는, 상기 부스트 컨버터(210)가, 배터리전압(VBAT)이 너무 높을 때에도 미리 설계된 출력전압(VOUT)을 제공함으로써 상기 출력전압(VOUT)을 제공받는 장치가 신뢰성 있게 동작하도록 하는 효과가 있다.
본 발명의 다른 실시예에 따르면, 상기 부스트 컨버터(210)의 모드 전환을 위하여, 상기 STS 모드와 상기 SS 모드 간의 전환을 위해 히스테리시스 특성을 부여할 수 있다. 즉, 상기 모드 제어부(230)는, 배터리전압(VBAT)이 예컨대 4.45V 보다 커지는 순간, PMOS(120)가 오프 상태를 유지하도록 하는 게이트 전압(ex:4.6V)을 상기 PMOS(120)의 게이트 단자에 인가함으로써, 상기 STS 모드로 동작하도록 할 수 있다. 그 후, 상기 모드 제어부(230)는, 상기 배터리전압(VBAT)이 예컨대 4.35V 보다 낮아지는 순간, PMOS(120)의 게이트에 인가되는 전압이 NMOS(110)의 게이트에 인가되는 펄스트레인과 상보적인 값을 갖는 펄스트레인 형태를 갖도록 함으로써 상기 SS 모드로 전환할 수 있다. 이와 같이 STS 모드의 진입 및 진출에 히스테리시스를 부여함으로써 모드 변환 시의 동작 안정성을 높일 수 있다.
도 2 및 도 3에 나타낸 부스트 컨버터(210)에는 상술한 효율향상회로가 생략될 수도 있다. 그러나 상기 효율향상회로(220)가 상기 부스트 컨버터(210)에 포함된 경우에는, PMOS(120)의 바디로부터 PMOS(120)의 기생 다이오드로 전류가 흐르지 않게 되며, 이로써 STS 모드에서의 효율이 향상되는 효과가 있다.
본 발명의 일 실시예와 같이 STS 모드로 동작하는 부스트 컨버터(210)는, 배터리 전압(VBAT)이 4.4V보다 큰 값을 갖는 경우에도 정상동작을 수행한다. 따라서 상기 STS 모드로 동작하는 부스트 컨버터(210)의 출력전압을 AMOLED의 패널에 제공하는 경우 상기 AMOLED 패널의 디스플레이 품질이 보장될 수 있다.
본 발명의 일 실시예에 따른 상기 STS 모드는 정류(rectifier) 소자로 다이오드를 사용하는 비동기 타입(asynchronous type)으로 동작하는 것처럼 보이지만, 철저히 바디 다이오드의 동작을 차단하고, 공통노드(LX1)에서의 전압 상승 성질을 이용하여 PMOS(120) 채널을 통해 전류를 전달한다. 따라서 본 발명의 일 실시예에 따른 STS 모드에 따른 동작 시 다이오드 모드에 따른 동작 시와 비교하여, STD 모드에서의 효율이 더 높다.
도 5는 도 4에 설명한 본 발명의 일 실시예에 따른 모드 전환에 따른 출력전압을 시뮬레이션 한 결과를 나타낸다. 가로축은 배터리전압(VBAT)의 값을 나타낸 것이고, 세로축은 출력전압(VOUT)의 값을 나타낸 것이다. 도 5에 나타낸 것과 같이 배터리전압이 상대적으로 낮을 때에는 SS 모드로 동작하고, 배터리전압이 상대적으로 높을 때에는 STS 모드로 동작하도록 시뮬레이션 하였다. 이때, 출력전압(VOUT)이 모든 배터리전압(VBAT)에 대하여 일정하게 유지됨으로써 출력전압(VOUT)이 좋은 라인 레귤레이션 특성을 갖는다는 점을 이해할 수 있다. 도 5에 나타낸 그래프에 따르면, SS 모드와 STS 모드 전환에 따른 출력전압의 차이값은 2mV 이내로 나타났다. STS 모드에서의 출력전압이 SS 모드에서의 출력전압보다 더 낮다.
도 6은 본 발명의 일 실시예에 따른 부스트 컨버터가 STS 모드로 동작할 경우의 효율을 시뮬레이션 한 결과를 나타내는 그래프이다. 가로축은 출력전압(VOUT)을 제공하는 단자인 출력단자로부터의 전류(Iout)의 크기를 나타내고, 세로축은 효율을 나타낸다. 도 6에는 입력전압(VIN)을 다양하게 변화시켰을 때에 결과를 나타낸 것인데, 입력전압(VIN)이 높아질수록 그 효율이 조금 감소하는 경향을 확인할 수 있다. 그러나 STS 모드에서의 최대효율은 적어도 84% 이상임을 알 수 있다.
본 명세서에서 상기 STS 모드는 제1모드로 지칭하고 상기 SS 모드는 제2모드로 지칭할 수 있다.
도 7 및 도 8는 종래의 일 실시예에 따른 DC-DC 컨버터의 내부구조를 나타낸 것이다.
도 7는 DC-DC 컨버터의 개략적인 구성을 블록도로 나타낸 것이다.
도 7에 제시한 DC-DC 컨버터(100)는 그 내부에 직류전압 변환부(30), PWM 파형 신호 제어부(10), 및 피드백 회로부(20)를 포함한다.
직류전압 변환부(30)은 예컨대 두 개의 트랜지스터를 포함할 수 있다. 직류전압 변환부(30)를 통해 입력된 전류는 상기 두 개의 트랜지스터 중 제1트랜지스터를 통해 흐르거나 또는 그렇지 않을 때에는 상기 두 개의 트랜지스터 중 제2트랜지스터를 흐르도록 제어될 수 있다. 상기 두 개의 트랜지스터는 주기적으로 온오프가 반복되는 스위칭 동작을 하도록 제어될 수 있다. 또한, 상기 두 개의 트랜지스터가 동시에 온 상태가 되지 않도록 제어될 수 있다. 또한, 상기 제1트랜지스터가 온 상태일 때에는 상기 제2트랜지스터는 오프 상태이고, 반대로 상기 제1트랜지스터가 오프 상태일 때에는 상기 제2트랜지스터는 온 상태가 되도록 제어될 수도 있다. 상기 각 트랜지스터의 스위칭 클록의 듀티비에 따라 DC-DC 컨버터의 출력전압이 변화할 수 있다. 여기서 '듀티비'는 상기 제1트랜지스터 또는 상기 제2트랜지스터의 게이트에 제공되는 스위칭 클록의 온 구간의 시간길이와 오프 구간의 시간길이 간의 비율로 정의될 수도 있다. 또는 상기 '듀티비'는 제1트랜지스터가 온 상태를 유지하는 시구간과 상기 제2트랜지스터가 온 상태를 유지하는 시구간의 시간비율로 정의될 수도 있다.
상기 제1트랜지스터와 상기 제2트랜지스터는 예컨대 각각 NMOS 트랜지스터 및 PMOS 트랜지스터일 수 있다.
직류전압 변환부(30)의 입력단자(TI1 = IN)에 DC-DC 컨버터의 DC 입력전압(VIN)이 제공될 수 있다. 직류전압 변환부는 그 입력단에 제공된 인덕터(50)를 포함하여 정의되거나 또는 상기 인덕터(50)를 제외하고 정의될 수도 있다. 직류전압 변환부(30)의 제1출력터미널(TO1)의 전압값(Vst) 또는 상기 전압값(Vst)에 비례하는 전류값은 PWM 파형 신호 제어부(10)로 입력되며, 직류전압 변환부(30)의 제2출력터미널(TO2 = OUT)의 전압값(VOUT)은 피드백 회로부의 입력단자(TI2)로 입력될 수 있다.
피드백 회로부(20)는 직류전압 변환부(30)의 출력전압 즉, DC-DC 컨버터(100)의 출력전압을 입력받아, 상기 입력된 출력전압을 스케일링한 값과 미리 설정된 기준값 간의 차이값을 증폭함으로써 에러 전압(VERR)을 제공할 수 있다. 도 7 및 도 8에서 상기 에러 전압(VERR)은 피드백 전압(VC)와 동일하다.
PWM 파형 신호 제어부(10)는 직류전압 변환부(30) 등으로부터 입력받은 값들을 이용하여 생성한 보상전압을 상기 피드백 전압(VC)과 비교하여, 그에 따른 PWM 전압을 출력할 수 있으며, 상기 PWM 전압을 기초로 상기 직류전압 변환부(30)의 상기 두 개의 트랜지스터(예컨대: NMOS 트랜지스터 및 PMOS 트랜지스터)의 게이트 전압을 제공함으로써, DC-DC 컨버터(100)의 출력전압을 보상할 수 있다.
도 8는 도 7에서 제시한 DC-DC 컨버터의 내부 회로를 나타낸 것이다.
도 9는 종래의 일 실시예에 따라 인덕터(50)의 전류값, 노드 N2~N4 및 PWM 신호의 전압값을 시간에 따라 그래프로 나타낸 것이다.
이하, 도 8 및 도 9를 함께 참조하여 설명한다.
도 8에 예시한 DC-DC 컨버터(100)는 그 내부에 직류전압 변환부(30), PWM 파형 신호 제어부(10), 및 피드백 회로부(20)를 포함한다.
직류전압 변환부(30)은 인덕터(50), NMOS 트랜지스터(31) 및 PMOS 트랜지스터(32)를 포함할 수 있다. PWM 파형 신호 제어부(10)는 전류 감지부(11), 기울기 보상부(12), 비교부(13), 랫치(latch)(14), 게이트 구동부(15)를 포함할 수 있다. 그리고 피드백 회로부(20)는 제1저항(23), 제2저항(24), 기준전위부(22), 및 에러 증폭기(21)를 포함할 수 있다.
<직류전압 변환부>
직류전압 변환부(30)의 입력단자(IN)에 DC 입력전압(VIN)이 제공될 수 있다. 상기 DC 입력전압(VIN)은 예컨대, 배터리 또는 무선충전의 무선충전파워 제공코일의 다음 단의 Rectifier로부터 제공될 수 있다. 상기 인덕터(50)의 일 단자는 상기 배터리 또는 상기 무선충전파워 제공코일의 다음 단의 Rectifier에 연결될 수 있고, 상기 인덕터(50)의 타 단자(N1)는 LX단자에 각각 연결될 수 있다. LX단자는 NMOS 트랜지스터(31)의 드레인 단자 및 PMOS 트랜지스터(32)의 드레인 단자에 각각 연결될 수 있다. NMOS 트랜지스터(31)의 게이트 단자와 PMOS 트랜지스터의 게이트 단자는 각각 게이트 구동부(15)의 제1단자 및 제2단자에 각각 연결될 수 있다. 그리고 NMOS 트랜지스터(31)의 소스단자는 저항(33)의 일 단자에 연결될 수 있으며, 저항(33)의 타 단자는 기준전위(GND)에 연결될 수 있다. 그리고 PMOS 트랜지스터(32)의 드레인 단자는 출력단자(OUT)에 연결될 수 있다.
도 8에서는 직류전압 변환부(30)에 포함된 두 개의 트랜지스터가 각각 NMOS 트랜지스터(31)와 PMOS 트랜지스터(32)인 예를 설명하였지만, 이에 한정되지는 않는다.
DC 입력전압(VIN)이 직류전압 변환부의 입력단자(IN)에 제공되면, NMOS 트랜지스터 및 PMOS 트랜지스터의 스위칭 동작에 의해 인덕터(50)를 통해 흐르는 전류의 값은 도 9의 (a)의 그래프(311)와 같이 제공될 수 있다. NMOS 트랜지스터 및 PMOS 트랜지스터는 서로 교대로 온오프 상태가 변화할 수 있다. NMOS 트랜지스터(31)의 소스와 기준전위 사이에는 저항(33)이 연결되어 있을 수 있다. 상기 스위칭 동작은 별도의 게이트 구동부(15)에 의해 제공될 수 있다.
<PWM 파형 신호 제어부>
PWM 파형 신호 제어부(10)의 전류 감지부(11)는 상기 저항(33)에 흐르는 전류의 값을 감지하여 전압으로 출력할 수 있다. 이때, 노드(N2)에서의 전압(VN2)은 도 9의 (b)의 그래프(312)와 같을 수 있다. 이때, T1~T3 구간에서 노드(N2)의 전압이 0으로 떨어진 이유는 Tl, T2, T3 각 구간의 시작시점에 NMOS 트랜지스터가 닫히고, PMOS 트랜지스터가 동작하여, 인덕터(50)로 흐르는 전류가 PMOS 트랜지스터로 흐르기 때문이다. 즉, 각 구간(Tl, T2, T3)에서는 NMOS 트랜지스터로 전류가 흐르지 않기 때문에 전압이 0으로 떨어진다.
전류 감지부(11)는 인덕터(50)를 통해 흐르는 전류(IL)의 피크값을 검출하도록 되어 있다. 상기 피크값의 검출시점은 기울기 보상부(12)에 제공될 수 있다. 예컨대, 인덕터(50)가 피크값을 갖는 시점은 t1, t2, t3일 수 있으며, 상기 t1, t2, 및 t3 값이 기울기 보상부(12)에 제공될 수 있다.
PWM 파형 신호 제어부(10)의 기울기 보상부(12)에는 노드(N2)에서의 전압(VN2)과 미리 결정된 주기를 갖는 톱니파 전압(VN3)이 입력될 수 있다. 상기 톱니파 전압은 도 9의 그래프(313)과 같을 수 있다.
기울기 보상부(12)는 상기 노드(N2)의 전압(VN2)과 상기 톱니파 전압(VN3)의 합인 보상전압(VN4)을 출력할 수 있다. 단, 기울기 보상부(12)는, 상기 피크값이 검출된 시점(t1, t2, t3)으로부터 상기 톱니파 전압(VN3)이 최저값으로 떨어지는 시점(t11, t12, t13) 사이의 구간에서는 상기 보상전압(VN4)이 예컨대 기준전위 값과 같은 상수값이 되도록 강제로 제어할 수 있다. 즉, 상기 보상전압(VN4)은 도 9의 (d)의 그래프(314)와 같을 수 있다. 기울기 보상부(12)를 이용함으로써 출력전압의 오실레이션을 방지할 수 있다.
PWM 파형 신호 제어부(10)의 비교부(13)는, 상기 보상전압(VN4)이 상기 피드백 회로부(20)에서 제공된 피드백전압(VC)보다 큰 경우에는 로지컬 '1' 값을 출력하고 그렇지 않은 경우에는 로지컬 '0'의 값을 출력하거나, 또는 상기 보상전압(VN4)이 상기 피드백 회로부(20)에서 제공된 피드백전압(VC)보다 큰 경우에는 로지컬 '0' 값을 출력하고 그렇지 않은 경우에는 로지컬 '1'의 값을 출력할 수 있다.
PWM 파형 신호 제어부(10)의 랫치부(14)는 클록신호 및 상기 비교부(13)에 출력한 값을 입력받아, 그 결과 게이트 구동부(15)에 제공되는 PWM 전압(VPWM)을 출력할 수 있다. 상기 클록신호의 주기는 미리 설정된 값을 가지며, 상기 톱니파 전압의 주기 및 상기 인덕터 전류의 주기는 상기 클록신호의 주기와 동일할 수 있다.
PWM 파형 신호 제어부(10)의 게이트 구동부(15)는 상기 PWM 전압(VPWM)을 입력받아, 이를 기초로 하여 상기 NMOS 트랜지스터(31) 및 상기 PMOS 트랜지스터(32)의 게이트 전압을 제공할 수 있다.
<피드백 회로부>
피드백 회로부(20)의 제1저항(23) 및 제2저항(24)은 전압 디바이더(voltage divider)를 형성할 수 있다.
제1저항(R1)(23)의 일단부는 직류전압 변환부(30)의 DC 출력단자(OUT) 연결되고, 제1저항(R1)(23)의 타단부는 제2저항(R2)(24)의 일단부에 연결될 수 있다. 제2저항(R2)(24)의 타단부는 기준전위에 연결될 수 있다.
제1저항(R1)(23)과 제2저항(R2)(24) 사이에 정의되는 노드(Nsense)에서의 전압인 감지전압(VSENSE)과, 기준전위부(22)에서 제공하는 기준전위(VREF) 간의 차이값은 에러 증폭기(21)에 의해 증폭될 수 있다.
이때, 감지전압(VSENSE)은, 예컨대 상기 전압 디바이더를 이용하여, 상기 DC 출력전압으로부터 스케일링 된 값일 수 있다. 그리고 예컨대, 상기 기준전위는(VREF)는, 상기 DC 출력전압이 미리 설정된 바람직한 값을 갖는 경우에 발생하는 상기 감지전압과 동일한 값으로 설정될 수 있다. 예컨대 상기 바람직한 미리 설정된 값이 4.6V이고, 이때, 상기 감지전압이 2.3V를 갖도록 회로가 구성되어 있다면, 상기 기준전위는 2.3V로 설정될 수 있다.
이때, 에러 증폭기(21)에 의해 증폭되어 출력된 전압은 에러 전압(VERR)이고, 도 8의 예에서는 상기 에러 전압(VERR)이 PWM 파형 신호 제어부(10)에 입력되는 피드백 전압(VC)으로서 제공될 수 있다.
도 10는 본 발명의 일 실시예에 따른 DC-DC 컨버터(200)의 구성도를 나타낸 것이며, 도 11는 본 발명의 일 실시예에 따른 DC-DC 컨버터의 회로도를 나타낸 것이다.
도 10의 DC-DC 컨버터의 기본적인 내부 구성은 직류전압 변환부(30), PWM 파형 신호 제어부(10), 및 피드백 회로부(20)로써 도 8의 구성과 동일할 수 있다.
이때, 도 10가 도 7와 다른점은 피드백 회로부(20)의 출력단자와 PWM 파형 신호 제어부(10)의 입력단자 사이에 피드백전압 생성부(60)가 추가된다는 것이다. 따라서, 도 8에서는 피드백전압(VC)과 에러전압(VERR)이 동일한 값이었다면, 상기 피드백전압 생성부(60)로 인해 도 9에서 피드백전압(VC)과 에러전압(VERR)은 서로 다른 값일 수 있다.
즉 피드백전압 생성부(60)는 직류전압 변환부(30)에 입력되는 입력전압(VIN)을 감지하고, 감지된 상기 입력전압과 상기 에러 전압(VERR)을 이용하여 피드백전압(VC)를 생성하다. 상기 피드백전압(VC)은, 상기 직류전압 변환부(30)이 출력하는 DC 출력전압(VOUT)을 스케일링한 값(VSENSE)과 소정의 기준전압(VREF) 간의 차이를 증폭하여 얻은 에러전압(VERR)에 비례하는 값(a*VERR)으로부터 상기 직류전압 변환부(30)에 입력되는 DC 입력전압(VBAT=ViIN)에 비례하는 값(b*VIN=b*VBAT)을 차감하여 생성한 것일 수 있다.
본 발명의 실시예에 따르면, 필요한 피드백전압을 얻기 위해 사용되는 에러전압(VERR)의 변화를 감소시킬 수 있다. 즉, 에러전압(VERR)의 변화가 작다는 것은 출력전압(VOUT)과 원래 설정된 바람직한 값의 차이가 작다는 것을 의미한다. 따라서 상기 입력전압(VIN)의 변화에도 불구하고 미리 설정된 출력전압에 더 가까운 일정한 출력전압(VOUT)을 얻을 수 있다.
도 12는 본 발명의 일 실시예에 따른 피드백전압 생성부(60)의 내부 회로를 나타낸 것이다.
피드백전압 생성부(60)는 제1커런트미러(61), 제2커런트미러(62), 및 제3커런트미러(63)를 포함할 수 있다.
피드백전압 생성부(60)로 에러전압(VERR)이 입력되면, 제1커런트미러(61)는 상기 에러전압(VERR)에 비례하는 에러전류(IERR)(611)를 미러링하여 복제된 에러전류(IERR)(612)를 생성할 수 있다.
제1커런트 미러(61)는 두 개의 PMOS 트랜지스터를 포함할 수 있다. 제11PMOS 트랜지스터(PM1)의 소스단자 및 제12PMOS 트랜지스터(PM2)의 소스단자는 각각 공급전압(VDD)에 연결될 수 있다. 제11PMOS 트랜지스터(PM1)의 게이트 단자는 제12PMOS 트랜지스터(PM2)의 게이트단자에 연결될 수 있으며, 또한 제11PMOS 트랜지스터(PM1)의 게이트 단자는 제11PMOS 트랜지스터(PM1)의 드레인 단자에도 연결될 수 있다.
제11PMOS 트랜지스터(PM1)의 드레인 단자는 NMOS 트랜지스터(NM0)의 드레인 단자에 연결될 수 있으며, NMOS 트랜지스터(NM0)의 게이트 단자에 상기 에러전압(VERR)이 입력될 수 있다. NMOS 트랜지스터(NM0)의 소스 단자에는 저항의 일 단부가 연결되며, 상기 저항의 타단부에는 기준전위(GND)가 연결될 수 있다.
입력전압(VBAT=VIN)이 제13NMOS트랜지스터(NM3)의 게이트 단자로 입력되면, 제13NMOS트랜지스터(NM3)의 드레인 단자를 통해 입력전류(IBAT)가 흐를 수 있다. 이때, 제13NMOS트랜지스터(NM3)의 소스 단자에는 저항의 일 단부가 연결되며, 상기 저항의 타단부에는 기준전위(GND)가 연결될 수 있다. 상기 입력전압(VBAT)은 제3커런트미러(63)에 동일하게 흐를 수 있다.
제3커런트미러(63)는 DC 입력전압(VBAT)에 비례하는 입력전류(IBAT)(631)를 미러링하여 복제된 입력전류(IBAT)(632)를 생성할 수 있다.
제3커런트미러(63)는 두 개의 PMOS 트랜지스터를 포함할 수 있다. 제13PMOS트랜지스터(PM3)의 소스단자 및 제14PMOS 트랜지스터(PM4)의 소스단자는 각각 공급전압(VDD)에 연결될 수 있다. 제13PMOS 트랜지스터(PM3)의 게이트 단자는 제14PMOS 트랜지스터(PM4)의 게이트단자에 연결될 수 있으며, 또한 제13PMOS 트랜지스터(PM3)의 게이트 단자는 제14PMOS 트랜지스터(PM4)의 드레인 단자에도 연결될 수 있다.
상기 복제된 입력전류(IBAT)(632)는 제2커런트미러(62)로 흐를 수 있다. 상기 제2커런트미러(62)는 상기 복제된 입력전류(IBAT)(632, 621)를 미러링하여 복제된 제2입력전류(IBAT)(622)를 생성할 수 있다.
제2커런트미러(62)는 두 개의 NMOS 트랜지스터를 포함할 수 있다. 제11NMOS트랜지스터(NM1)의 소스단자 및 제12NMOS 트랜지스터(NM2)의 소스단자는 각각 기준전위(GND)에 연결될 수 있다. 제11NMOS 트랜지스터(NM1)의 게이트 단자는 제12NMOS 트랜지스터(NM2)의 게이트단자에 연결될 수 있으며, 또한 제12NMOS 트랜지스터(NM2)의 드레인 단자에도 연결될 수 있다.
결과적으로, 피드백전압 생성부(60)는 상기 복제된 에러전류(IERR)(612)로부터 상기 복제된 제2입력전류(IBAT)(622)를 차감한 피드백전류(Ic)를 출력하도록 되어 있고, 상기 피드백전류(Ic)로부터 상기 피드백전압(VC)을 생성할 수 있다.
즉, 피드백전압(VC)는 에러전압(VERR)에 비례하는 값(a*VERR)에서 입력전압(VBAT)에 비례하는 값(b*VBAT)을 차감한 값에 비례할 수 있다(VC∝(a*VERR-b*VBAT)).
도 13는 본 발명의 일 실시예에 따라 입력전압의 크기에 따른 피드백전압의 차이를 설명하기 위한 도면이다.
도 13의 (a)는 서로 다른 크기의 입력전압이 인가되었을 때의 인덕터 전류의 변화 패턴을 비교한 것이다. 도 13의 (b)는 시간에 따라 상기 각각의 서로 다른 크기의 입력전압이 입력될 때의 피드백전압(VC)과 에러전압(VERR)의 신호의 크기를 비교한 것이다. 도 13의 (c)는 시간에 따라 상기 각각의 피드백전압(VC)에 따른 PWM의 전압(VPWM)의 신호를 나타낸 것이다.
도 13의 (a)에서, 예컨대 제1 수준의 입력전압이 입력되었을 때의 인덕터 전류의 변화가 참조번호 211에 따른 그래프를 나타낸다면, 상기 제1 수준보다 높은 수준을 갖는 제2 수준의 입력전압이 입력되었을 때에 인덕터 전류의 변화는 참조번호 212에 따른 그래프를 따를 수 있다.
이때, 상기 제1 수준의 입력전압이 인가되는 경우 피드백 회로부(20)에서 출력되는 에러전압(VERR)(215)의 크기는, 상기 제1 수준보다 높은 상기 제2 수준의 입력전압이 인가되는 경우 피드백 회로부(20)에서 출력되는 에러전압(VERR)(216)보다 클 수 있다.
본 발명은 피드백전압(VC)의 값은 종래 기술과 같이 그대로 유지하지만(즉, PWM의 듀티비를 종래와 같이 조절) 추가로 입력전압의 변화를 감지하여 라인 레귤레이션을 향상시키는 것이다. 이를 참고하여 계속해서 설명한다.
도 8에 설명한 비교기술 및 도3b를 함께 참조하여 설명하면, 제1입력전압이 입력되었을 때에 발생하는 에러전압(VERR)(215)의 크기는 제2입력전압이 입력되었을 때에 발생하는 에러전압(VERR)(216)의 크기와 다를 수 있다. 상기 에러전압(VERR)(215) 피드백전압 생성부(60)에 입력되면 피드백전압(VC)(213)이 출력될 수 있다. 또한, 상기 에러전압(VERR)(216)이 피드백전압 생성부(60)에 입력되면 피드백전압(VC)(214)이 출력될 수 있다. 도 9에 나타낸 종래기술과 비교해 보면, 종래기술에 따르면 에러전압은 피드백전압과 동일한 전압이므로, 서로 다른 입력전압에 따른 에러전압의 변화값은 상기 서로 다른 입력전압에 따른 피드백전압의 변화값과 동일하다. 이에 비하여, 도 13에 나타낸 것과 같이, 본 발명의 일 실시예에 따르면 서로 다른 입력전압에 따른 에러전압의 변화값(예컨대 에러전압(215)과 에러전압(216)의 차이값)은 상기 서로 다른 입력전압에 따른 피드백전압의 변화값(예컨대, 피드백전압(213)가 피드백전압(214)의 차이값)보다 작다는 것을 알 수 있다.
본 발명은, 상술한 비교기술에서 얻은 피드백전압(VC)과 동일한 피드백전압(VC)을 요구하는 상황에 있어서, 본 발명에서는 피드백전압(VC)을 생성하기 위하여 에러전압(VERR)을 입력전압(VIN)의 변화에 대하여 보상하여 사용하므로, 종래의 기술과 동일한 피드백전압(VC) 값을 만들어 내면서 에러전압(VERR)의 차이값(입력전압이 서로 다를 때의 에러전압(VERR)의 차이값)은 줄일 수 있다. 즉, 에러전압(VERR)의 차이값이 줄어든다는 것은 라인 레귤레이션이 향상된다는 것을 의미한다.
즉, 종래에는 피드백전압(VC)과 에러전압(VERR)이 같은 값이었다면, 본 발명에서는 피드백전압(VC)과 에러전압(VERR)은 서로 다른 값이다(예컨대, VC=k1*VERR+k2*VIN). 여기서 k1 및 k2는 실수일 수 있다.
상술한 에러전압(VERR)은 출력전압의 DC Variation이 반영된 값이다. 따라서 출력전압의 DC Variation을 줄이기 위해서는 에러전압(VERR)의 변화를 줄이는 방법을 찾아야 한다. 종래기술에서는 에러전압(VERR)을 이용해서 듀티비를 조절해야했는데 본 발명에서는 입력전압의 변화를 감지하여 보상하는 구성을 취함으로써 동일 조건에서 에러전압(VERR)의 변화를 줄일 수 있다.
상술한 본 발명의 실시예들을 이용하여, 본 발명의 기술 분야에 속하는 자들은 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에 다양한 변경 및 수정을 용이하게 실시할 수 있을 것이다. 특허청구범위의 각 청구항의 내용은 본 명세서를 통해 이해할 수 있는 범위 내에서 인용관계가 없는 다른 청구항에 결합될 수 있다.

Claims (13)

  1. NMOS와 PMOS를 포함하는 부스트 컨버터; 및
    상기 부스트 컨버터에 입력되는 입력전압(VBAT)을 감지하여 상기 감지된 입력전압에 따라 상기 부스트 컨버터를 제1모드 또는 제2모드로 변환하는 모드 제어부;
    를 포함하며,
    상기 제1모드는, 상기 NMOS가 주기적으로 온오프 상태를 전환하는 동안 상기 PMOS의 게이트 전압이 항상 게이트오프전압을 갖도록 제어하는 모드이며,
    상기 제2모드는, 상기 NMOS가 주기적으로 온오프 상태를 전환하는 동안 상기 PMOS의 게이트 전압도 온오프 상태를 전환하도록 제어하는 모드인,
    DC-DC 부스트 컨버터.
  2. 제1항에 있어서,
    상기 입력전압이 미리 결정된 값보다 클 때에는, 상기 부스트 컨버터가 상기 제1모드로 동작하고,
    상기 입력전압이 상기 미리 결정된 값과 같거나 또는 상기 미리 결정된 값보다 작은 때에는, 상기 부스트 컨버터가 상기 제2모드로 동작하도록 되어 있는,
    DC-DC 부스트 컨버터.
  3. 제1항에 있어서, 상기 제1모드와 상기 제2모드 간의 전환은 상기 입력전환에 따른 히스테리시스 특징을 갖는, DC-DC 부스트 컨버터.
  4. 제1항에 있어서,
    상기 입력전압이 미리 결정된 제1값보다 커지는 순간에, 상기 부스트 컨버터가 상기 제2모드로부터 상기 제1모드로 전환하도록 되어 있고, 그 후,
    상기 입력전압이 상기 미리 결정된 제1값보다 작은 미리 결정된 제2값보다 작아지는 순간에, 상기 부스트 컨버터가 상기 제1모드로부터 상기 제2모드로 전환하도록 되어 있는,
    DC-DC 부스트 컨버터.
  5. 제1항에 있어서,
    상기 부스트 컨버터에는 효율향상회로가 연결되어 있으며,
    상기 효율향상회로는,
    제1 다이오드; 및
    제2 다이오드;
    를 포함하며,
    상기 제1 다이오드의 양극 단자에는 상기 부스트 컨버터의 출력전압이 인가되고,
    상기 제2 다이오드의 양극 단자에는 상기 입력전압이 인가되고,
    상기 제1 다이오드의 음극 단자와 상기 제2 다이오드의 음극 단자는 서로 연결되어 있으며,
    상기 제1 다이오드 및 상기 제2 다이오드의 음극단자는 상기 PMOS의 제1 Iso_ring 단자, 상기 PMOS의 백게이트 단자, 및 상기 PMOS의 제2 Iso_ring 단자에 연결되어 있는,
    DC-DC 부스트 컨버터.
  6. NMOS와 PMOS를 포함하는 부스트 컨버터를 포함하며,
    상기 NMOS가 주기적으로 온오프 상태를 전환하는 동안 상기 PMOS의 게이트 전압이 항상 게이트오프전압을 갖도록 제어되는 것을 특징으로 하는,
    DC-DC 부스트 컨버터.
  7. 제6항에 있어서,
    인덕터(211)를 더 포함하며,
    상기 인덕터의 일 단자에는 상기 부스트 컨버터에 입력되는 입력전압이 인가되고,
    상기 인덕터의 타 단자는 상기 NMOS의 드레인에 연결되어 있으며,
    상기 NMOS의 소스는 기준전위에 연결되어 있으며,
    상기 NMOS의 드레인은 상기 PMOS의 제1단자에 연결되어 있고,
    상기 PMOS의 제2단자는 상기 부스트 컨버터의 출력단자인,
    DC-DC 부스트 컨버터.
  8. 제6항에 있어서,
    상기 부스트 컨버터(210)에는 효율향상회로(220)가 연결되어 있으며,
    상기 효율향상회로(220)는,
    제1 다이오드(221);
    제2 다이오드(222);
    를 포함하며,
    상기 제1 다이오드의 양극 단자에는 상기 부스트 컨버터의 출력전압이 인가되고,
    상기 제2 다이오드의 양극 단자에는 상기 입력전압이 인가되고,
    상기 제1 다이오드의 음극 단자와 상기 제2 다이오드의 음극 단자는 서로 연결되어 있으며,
    상기 제1 다이오드 및 상기 제2 다이오드의 음극단자는 상기 PMOS의 제1 Iso_ring 단자(121), 상기 PMOS의 백게이트 단자(122), 및 상기 PMOS의 제2 Iso_ring 단자(125)에 연결되어 있는,
    DC-DC 부스트 컨버터.
  9. NMOS와 PMOS를 포함하는 부스트 컨버터 및 상기 부스트 컨버터에 연결된 효율향상회로를 포함하며,
    상기 효율향상회로는 제1 다이오드 및 제2 다이오드를 포함하며,
    상기 제1 다이오드의 양극 단자에는 상기 부스트 컨버터의 출력전압이 인가되고,
    상기 제2 다이오드의 양극 단자에는 상기 부스트 컨버터의 입력전압이 인가되고,
    상기 제1 다이오드의 음극 단자와 상기 제2 다이오드의 음극 단자는 서로 연결되어 있으며,
    상기 제1 다이오드 및 상기 제2 다이오드의 음극단자는 상기 PMOS의 제1 Iso_ring 단자, 상기 PMOS의 백게이트 단자, 및 상기 PMOS의 제2 Iso_ring 단자에 연결되어 있는,
    DC-DC 부스트 컨버터.
  10. 제1항에 있어서,
    상기 부스트 컨버터에 포함된 NMOS 및 PMOS의 동작을 제어하는 PWM 파형 신호를 생성하는 PWM 파형 신호 제어부(10)로서, 상기 PWM 파형 신호의 듀티는 PWM 파형 신호 제어부에 입력되는 피드백전압(VC)에 의해 결정되는, PWM 파형 신호 제어부; 및
    에러전압을 생성하는 피드백 회로부(20);
    를 포함하며,
    상기 피드백전압(VC)은, 상기 직류전압 변환부가 출력하는 DC 출력전압(VOUT)에 관한 값(VSENSE)과 소정의 기준전압(VREF) 간의 차이에 비례하는 상기 에러전압(VERR)에 비례하는 값(a*VERR)으로부터 상기 직류전압 변환부에 입력되는 DC 입력전압(VBAT)에 비례하는 값(b*VBAT)을 차감하여 생성한 것인,
    DC-DC 부스트 컨버터.
  11. 제10항에 있어서,
    상기 피드백전압을 생성하는 피드백전압 생성부(60)를 더 포함하며,
    상기 피드백전압 생성부(60)는 제1커런트미러(61), 제2커런트미러(62), 및 제3커런트미러(63)를 포함하며,
    제1커런트미러(61)는 상기 에러전압에 비례하는 에러전류(IERR)(611)를 미러링하여 복제된 에러전류(IERR)(612)를 생성하고,
    제3커런트미러(63)는 상기 DC 입력전압(VBAT)에 비례하는 입력전류(IBAT)(631)를 미러링하여 복제된 입력전류(IBAT)(632)를 생성하고,
    상기 제2커런트미러(62)는 상기 복제된 입력전류(IBAT)(632, 621)를 미러링하여 복제된 제2입력전류(IBAT)(622)를 생성하고,
    상기 복제된 에러전류(IERR)(612)로부터 상기 복제된 제2입력전류(IBAT)(622)를 차감한 피드백전류(IC)를 출력하도록 되어 있고,
    상기 피드백전류(IC)로부터 상기 피드백전압(VC)을 생성하도록 되어 있는,
    DC-DC 부스트 컨버터.
  12. 제10항에 있어서, 상기 피드백전압(VC)은 상기 DC 입력전압(VBAT)에 반비례하도록 되어있는, DC-DC 부스트 컨버터.
  13. 제10항에 있어서, 상기 피드백전압의 크기와 상기 PWM 파형 신호의 튜티값은 비례하는, DC-DC 부스트 컨버터.
PCT/KR2016/014570 2016-11-25 2016-12-13 넓은 범위의 입력 전압에 대해 안정적인 출력 특성을 가지며 입력전압의 변화에 대해 대처하는 장치를 갖는 dc-dc 컨버터 WO2018079929A1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201680042032.5A CN108475984B (zh) 2016-11-25 2016-12-13 Dc-dc转换器

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2016-0158626 2016-11-25
KR1020160158627A KR101879653B1 (ko) 2016-11-25 2016-11-25 넓은 범위의 입력 전압에 대해 안정적인 출력 특성을 갖는 dc-dc 컨버터의 구현 방법
KR1020160158626A KR101855339B1 (ko) 2016-11-25 2016-11-25 입력전압의 변화에 대해 대처하는 장치를 갖는 dc-dc 컨버터
KR10-2016-0158627 2016-11-25

Publications (1)

Publication Number Publication Date
WO2018079929A1 true WO2018079929A1 (ko) 2018-05-03

Family

ID=62023744

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2016/014570 WO2018079929A1 (ko) 2016-11-25 2016-12-13 넓은 범위의 입력 전압에 대해 안정적인 출력 특성을 가지며 입력전압의 변화에 대해 대처하는 장치를 갖는 dc-dc 컨버터

Country Status (2)

Country Link
CN (2) CN108475984B (ko)
WO (1) WO2018079929A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110417262A (zh) * 2019-06-28 2019-11-05 上海芯导电子科技有限公司 一种环路补偿电路
CN110868069B (zh) * 2019-12-13 2021-11-30 北京集创北方科技股份有限公司 电压调整装置、芯片及电子设备
CN113126691B (zh) * 2019-12-31 2022-12-02 苏州福瑞思信息科技有限公司 一种电流源电路和一种控制系统
CN111711361B (zh) * 2020-06-09 2023-03-31 成都芯源系统有限公司 超低输入电压升压变换器及其控制电路和方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006149128A (ja) * 2004-11-22 2006-06-08 Funai Electric Co Ltd スイッチング電源
US20120299553A1 (en) * 2011-05-27 2012-11-29 Paolo Menegoli Bidirectional hysteretic power converter
JP2013141409A (ja) * 2013-04-23 2013-07-18 Fuji Electric Co Ltd 電力変換装置のスイッチング素子駆動回路
JP2014212626A (ja) * 2013-04-18 2014-11-13 旭化成エレクトロニクス株式会社 スイッチング電源回路
WO2016129415A1 (ja) * 2015-02-13 2016-08-18 三菱電機株式会社 電力変換装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006050833A (ja) * 2004-08-06 2006-02-16 Matsushita Electric Ind Co Ltd チャージポンプ回路
JP2009253990A (ja) * 2008-04-01 2009-10-29 Seiko Epson Corp スイッチング電源回路
JP5294105B2 (ja) * 2008-06-11 2013-09-18 セイコーＮｐｃ株式会社 反転型ｄｃ／ｄｃコンバータ
JP2010081748A (ja) * 2008-09-26 2010-04-08 Fujitsu Microelectronics Ltd 昇圧型ｄｃ−ｄｃコンバータの制御回路、昇圧型ｄｃ−ｄｃコンバータの制御方法及び昇圧型ｄｃ−ｄｃコンバータ
CN102761258B (zh) * 2012-07-25 2018-02-02 圣邦微电子（北京）股份有限公司 升压电路及其控制方法
CN105337500B (zh) * 2014-06-27 2018-05-04 意法半导体研发(深圳)有限公司 功率变换器及用于调节功率变换器的线性瞬态响应的方法
CN105245100B (zh) * 2015-10-28 2018-08-03 成都芯源系统有限公司 升压电路及其控制方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006149128A (ja) * 2004-11-22 2006-06-08 Funai Electric Co Ltd スイッチング電源
US20120299553A1 (en) * 2011-05-27 2012-11-29 Paolo Menegoli Bidirectional hysteretic power converter
JP2014212626A (ja) * 2013-04-18 2014-11-13 旭化成エレクトロニクス株式会社 スイッチング電源回路
JP2013141409A (ja) * 2013-04-23 2013-07-18 Fuji Electric Co Ltd 電力変換装置のスイッチング素子駆動回路
WO2016129415A1 (ja) * 2015-02-13 2016-08-18 三菱電機株式会社 電力変換装置

Also Published As

Publication number Publication date
CN108475984A (zh) 2018-08-31
CN109378969A (zh) 2019-02-22
CN108475984B (zh) 2021-05-07

Similar Documents

Publication Publication Date Title
WO2018079929A1 (ko) 넓은 범위의 입력 전압에 대해 안정적인 출력 특성을 가지며 입력전압의 변화에 대해 대처하는 장치를 갖는 dc-dc 컨버터
US7859511B2 (en) DC-DC converter with temperature compensation circuit
US8742834B2 (en) Negative-voltage charge pump circuit
WO2014038785A1 (ko) 제어된 스타트 업이 가능한 로우 드랍아웃 회로 및 그 제어 방법
US8508196B2 (en) Switching regulator
US8872491B2 (en) Regulator and DC/DC converter
TWI432741B (zh) 用於檢測電流並補償偏移電壓的方法以及電路
JP3998465B2 (ja) ボルテージホロワ及びそのオフセットキャンセル回路並びに液晶表示装置及びそのデータドライバ
JP2007043862A (ja) ソフトスタート回路、電源装置、電気機器
CN101097456A (zh) 电压调节器
JP2007244012A (ja) Ｄｃ−ｄｃコンバータ制御回路、ｄｃ−ｄｃコンバータ、電源装置およびｄｃ−ｄｃコンバータ制御方法
TW201115155A (en) Circuit for detecting an input voltage, method for comparing an input voltage with a voltage threshold and electronic system
US10771027B2 (en) Operational amplifier circuit and current detection device using the same
EP3416287B1 (en) High voltage comparator
WO2011062442A4 (ko) 표시장치 구동회로의 출력전압 안정화 회로
Al-Shyoukh et al. A compact ramp-based soft-start circuit for voltage regulators
US20100045255A1 (en) Voltage Generator Arrangement and Method for Voltage Conversion
US9553461B2 (en) Charge control circuit, charge circuit, and mobile device
US20180034376A1 (en) Device and method for closed-loop control of a power converter
US8299819B2 (en) Peak or zero current comparator
WO2022080624A1 (ko) 컨버터용 적응형 소프트 스타트 및 소프트 스톱 장치
Al-Shyoukh et al. A current-limiter-based soft-start scheme for linear and low-dropout voltage regulators
KR101347538B1 (ko) 저전압 강하 레귤레이터의 돌입 전류 보호회로
WO2013008967A1 (ko) Led 구동 드라이버
WO2021225208A1 (ko) 전원공급장치 및 이의 구동 방식

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16919666

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16919666

Country of ref document: EP

Kind code of ref document: A1